JP5815790B2

JP5815790B2 - 半導体装置の製造方法

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Publication number: JP5815790B2
Application number: JP2014093768A
Authority: JP
Inventors: 友博岡村; 沖原　将生; 将生沖原
Original assignee: Lapis Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2014-04-30
Filing date: 2014-04-30
Publication date: 2015-11-17
Anticipated expiration: 2029-03-27
Also published as: JP2014143447A

Description

本発明は、２種類以上の受光素子を有する半導体装置の製造方法に関するものである。

従来、照度センサーや、イメージセンサ等の受光素子を有する半導体装置は、例えば、２種類以上のフォトダイオード（受光素子）を、シリコン基板内に形成して構成している。

例えば、特許文献１には、半導体基板上に絶縁層を介して半導体層が形成されたＳＯＩ基板に対して絶縁層と半導体層を除去して半導体基板の一部を露出させ、露出された半導体基板にフォトダイオードを形成するためのウェルを形成し、その後に半導体層にトランジスタを形成する方法が開示されている。

また、特許文献２には、２種類以上のフォトダイオードを、接合の深さがそれぞれ異なるように構成することが提案されている。この提案では、接合の深さが浅いほど、比較的短い波長の光に対して感度を持ち、一方、接合を深く形成した場合は比較的短い波長の光に対しての感度を持たせている。このように波長に対して異なる感度を持つフォトダイオードからのフォト電流を検出し、演算回路による演算により、赤外線波長領域の感度を抑制させるフォトダイオードを形成している。

特開２００６−２４７８７公報特開２００６−２４５２４６公報

しかしながら、２種類以上のフォトダイオード（受光素子）を、シリコン基板内に形成する場合、非常に複雑な構造となり、その製造工程数も多くなる。

そこで、本発明の課題は、工程数を削減して、低コストで、２種類以上の受光素子を有する半導体装置が得られる半導体装置の製造方法を提供することである。

第１実施態様に係る半導体装置の製造方法は、第１導電型のシリコン支持基板と埋込み酸化膜層とシリコン層とが順次形成された半導体基板において埋込み酸化膜層上のシリコン層を有するアクティブ領域と埋込み酸化膜層及びシリコン層が除去されたシリコン支持基板の受光素子領域とを形成する工程と、受光素子領域の第１領域及び第１領域と並んで配置される第２領域において、シリコン支持基板に第１導電型と反対の第２導電型の不純物を注入して第１ウェル及び第２ウェルを同時に形成する工程と、第１ウェルに第１導電型の不純物を注入して第３ウェルを形成し、第１ウェル及び第３ウェルを有する第１受光素子を形成する工程と、第２ウェルに第１導電型の不純物を注入して第３ウェルと異なる拡散深さを有する第４ウェルを形成し、第２ウェル及び第４ウェルを有する第２受光素子を形成する工程と、第１ウェル〜第４ウェルの接合深さを深くするドライブインを行う工程と、ドライブインを行う工程の後に、アクティブ領域のシリコン層に増幅素子を形成する工程と、を有している。
また、第２実施態様に係る半導体装置の製造方法では、第１実施態様に係る半導体装置の製造方法において、第１ウェル及び第２ウェルを同時に形成する工程は、第２導電型の不純物を第１領域及び第２領域に同時に注入して第１ウェル及び第２ウェルを同時に形成する工程である。
また、第３実施態様に係る半導体装置の製造方法では、第１又は第２実施態様に係る半導体装置の製造方法において、第４ウェルは、第３ウェルよりも浅い拡散深さで形成されている。

本発明によれば、工程数を削減して、低コストで、２種類以上の受光素子を有する半導体装置が得られる半導体装置の製造方法を提供することができる。

本実施形態に係る半導体装置の製造方法により得られる半導体装置を示す概略構成図である。（Ａ）、（Ｂ）は、本実施形態に係る半導体装置の製造方法を示す工程図である。（Ｃ）、（Ｄ）は、本実施形態に係る半導体装置の製造方法を示す工程図である。（Ｅ）〜（Ｇ）は、本実施形態に係る半導体装置の製造方法を示す工程図である。（Ｈ）、（Ｉ）は、本実施形態に係る半導体装置の製造方法を示す工程図である。（Ｊ）、（Ｋ）は、本実施形態に係る半導体装置の製造方法を示す工程図である。（Ｌ）、（Ｍ）は、本実施形態に係る半導体装置の製造方法を示す工程図である。

以下、本発明の一例の実施形態について図面を参照しつつ説明する。なお、実質的に同様の機能を有する部材には、全図面を通して同じ符号を付与し、重複する説明は省略する場合がある。

図１は、本実施形態に係る半導体装置の製造方法により得られる半導体装置を示す概略構成図である。図２（Ａ）〜図２（Ｍ）は、本実施形態に係る半導体装置の製造方法を示す工程図である。

＜半導体装置の構成＞

まず、本実施形態に係る半導体装置の製造方法により得られる半導体装置１０（以下本実施形態に係る半導体装置）の構成について簡単に説明する。

本実施形態に係る半導体装置１０は、照度センサーの一例であり、シリコン（Ｓｉ）からなるシリコン支持基板１２上に、酸化シリコン（ＳｉＯ２）からなる絶縁層としての埋込み酸化膜層１４を挟んで薄い単結晶シリコンからなるシリコン層１６を形成したＳＯＩ構造の半導体基板１８が用いられている。この半導体基板１８のシリコン層１６に、制御回路用トランジスタ（増幅素子）２０、フォトダイオード（受光素子）２２、２４が形成されている。

制御回路用トランジスタ２０は、周知の構成であり、例えば、ソース領域２６及びドレイン領域２８と、これに挟まれるチャネル領域２９と、チャネル領域上に順次形成されるゲート酸化膜３２及びゲート電極３４と、等を含んで構成され、ゲート電極３４の頂面、ソース領域２６の表面及びドレイン領域２８の表面には、シリサイド層３１が形成されている。

フォトダイオード２２の構造は、シリコン支持基板１２に設けられたＮ型ウェル３６と、Ｎ型ウェル３６内に設けられたＰ型ウェル３８と、を含んで構成されており、Ｎ型ウェル３６とＰ型ウェル３８との境界面がＰＮ接合部となっている。また、フォトダイオード２２のＮ型ウェル３６には、引出し電極用の高濃度のＮ＋型不純物拡散層４０が形成されており、Ｐ型ウェル３８には引出し電極用の高濃度のＰ＋型不純物拡散層４２が形成されている。

一方、フォトダイオード２４の構造は、シリコン支持基板１２に設けられたＮ型ウェル４４と、Ｎ型ウェル４４内に設けられたＰ型ウェル４６と、を含んで構成されており、Ｎ型ウェル４４とＰ型ウェル４６との境界面がＰＮ接合部となっている。また、フォトダイオード２４のＮ型ウェル４４には、引出し電極用の高濃度のＮ＋型不純物拡散層４８が形成されており、Ｐ型ウェル４６には引出し電極用の高濃度のＰ＋型不純物拡散層５０が形成されている。

ここで、フォトダイオード２４におけるＰＮ接合部は、フォトダイオード２２におけるＰＮ接合部よりも浅く位置している。このように、フォトダイオード２４は、フォトダイオード２２よりもＰＮ接合部の位置を浅く形成させることで、例えば、３００ｎｍ〜５００ｎｍ程度の波長領域に感度を持つこととなる。一方、フォトダイオード２２は、フォトダイオード２４よりもＰＮ接合部の位置を深くすることで、３００ｎｍ〜５００ｎｍ程度の波長領域の感度を落とすことができる。このような２種類のフォトダイオードを適用することで、２種類のフォトダイオードからフォト電流値を検出し、演算回路により可視光波長の領域に感度を持たせることができる。

さらに、シリコン層１６およびＰ型シリコン支持基板１２上の全面には、層間絶縁膜５２が形成されており、層間絶縁膜５２には、制御回路用トランジスタ２０のシリサイド層３１、フォトダイオード２２のＮ＋型不純物拡散層４０及びＰ＋型不純物拡散層４２、フォトダイオード２４のＮ＋型不純物拡散層４８及びＰ＋型不純物拡散層５０の表面と連通するコンタクトホール５４内には、導電性のコンタクトプラグ５６が埋め込まれている。そして、層間絶縁膜５２の上面には、各コンタクトプラグ５６と電気的に接続する配線５８が形成されている。

＜半導体装置の製造方法＞

次に、図１を参照しながら、本実施形態に係る半導体装置１０の製造方法について説明する。

まず、図２（Ａ）に示すように、Ｐ型の半導体基板１８として、例えば、シリコン支持基板１２と埋込み酸化膜層１４とシリコン層１５とが順次形成されたＳＯＩ（ＳｉｌｉｃｏｎＯｎＩｎｓｕｌａｔｏｒ）基板（ＳＯＩウェハ）を準備する。

次に、図２（Ｂ）に示すように、制御回路用トランジスタ２０（図１参照）を形成するためのアクティブ領域３０となるシリコン層１５上にパターン形成された窒化膜層６０を形成する。この窒化膜層６０をマスクとして、ＬＯＣＯＳ（ＬｏｃａｌＯｘｉｄａｔｉｏｎＯｆＳｉｌｉｃｏｎ）法、またはＳＴＩ（ＳｈａｌｌｏｗＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ）法により、シリコン層１５を酸化して埋込み酸化膜層１４に達する素子分離層（シリコン層１６）を形成する。ここで、マスクとしての窒化膜層６０下層領域は、制御回路用トランジスタ２０を形成するためのアクティブ領域３０となる（アクティブ領域形成工程）。

次に、図２（Ｃ）に示すように、フォトダイオード２２、２４となる領域が露出する開口パターン６１が形成されたフォトレジスト６２を、アクティブ領域３０を位置決め基準として半導体基板１８上に形成する。

そして、このフォトレジスト６２をマスクとして、ドライエッチング、例えば反応性イオンエッチング（ＲＩＥ）等により、図２（Ｄ）に示すように、開口パターン６１によって開口された領域のシリコン層１６及び埋込み酸化膜層１４を除去する。これにより、半導体基板１８のシリコン支持基板１２の表面が一部露出される。ドライエッチング後、３０ｎｍ程度の酸化膜（図示省略）を形成する。これは、インプラ工程、及び窒化膜除去時の保護膜として機能する。

次に、図２（Ｅ）に示すように、フォトダイオード２２、２４となる領域がそれぞれ露出する開口パターン６４、６６が形成されたフォトレジスト６７を、アクティブ領域３０を位置決め基準として半導体基板１８上に形成する（受光素子領域形成工程）。

このフォトレジスト６７をマスクとして、半導体基板１８のシリコン支持基板１２表層に、イオン注入により、フォトダイオード２２を構成するＮ型ウェル３６と、フォトダイオード２４を構成するＮ型ウェル４４と、を同時に形成する（不純物注入工程）。このイオン注入は、例えばイオン種としてリンを用い、イオンを２４００ＫｅＶ程度に加速して打ち込むことで行う（いわゆるＮウェルインプラ）。

そして、上記フォトレジスト６７を除去した後、図２（Ｆ）に示すように、フォトダイオード２２を構成するＮ型ウェル３６の中央部が露出する開口パターン６８が形成されたフォトレジスト７２を、アクティブ領域３０を位置決め基準として半導体基板１８上に形成する（受光素子領域形成工程）。

このフォトレジスト７２をマスクとして、イオン注入により、フォトダイオード２２を構成するＮ型ウェル３６の中央部表層にＰ型ウェル３８を形成する（不純物注入工程）。このイオン注入は、例えばイオン種としてボロンを用い、イオンを１０００ＫｅＶ程度に加速して打ち込みことで行う（いわゆるＰウェルインプラ）。

そして、上記フォトレジスト７２を除去した後、図２（Ｇ）に示すように、フォトダイオード２４を構成するＮ型ウェル４４の中央部を露出する開口パターン７０が形成されたフォトレジスト７３を、アクティブ領域３０を位置決め基準として半導体基板１８上に形成する（受光素子領域形成工程）。

このフォトレジスト７３をマスクとして、イオン注入により、フォトダイオード２４を構成するＮ型ウェル４４の中央部表層にＰ型ウェル４６を形成する（不純物注入工程）。このイオン注入は、例えばイオン種としてボロンを用い、イオンを１０００ＫｅＶ程度に加速して打ち込みことで行う（いわゆるＰウェルインプラ）。

フォトダイオード２２、２４のＰＮ接合位置（Ｐ型ウェル３８の底部とＮ型ウェル３６との界面及びＰ型ウェル４６の底部とＮ型ウェル４４との界面）の調整は、このＰウェルインプラによって行われる。

次に、ドライブインを行い、イオン注入によるＰＮ接合の深さをさらに深くする（ドライブイン工程）。ここで、「ドライブイン」は、所定の不純物分布と拡散深さを得るための工程であり、ウェル拡散とも言われ、１２００℃くらいの高温熱処理であり、数時間かけて行われる。

そして、図２（Ｈ）に示すように、窒化膜層６０マスクとし、シリコン層１６の素子分離端７４における寄生チャネル発生を抑制するため、素子分離端７４にイオン注入（いわゆるチャネルストップインプラ）を行う。

次に、制御回路用トランジスタ２０を形成する領域において、窒化膜層６０を除去した後、図２（Ｉ）に示すように、アクティブ領域３０表面（シリコン層１６表面）を酸化させゲート酸化膜３２を形成する。このゲート酸化膜３２を形成した後、ゲート酸化膜３２以外の領域となる半導体基板１８上にフォトレジスト（図示省略）を形成し、閾値調整のイオン注入を行い、アクティブ領域３０をＰ−型不純物拡散層３０Ａとする。

次に、図２（Ｊ）に示すように、ゲート酸化膜３２上にゲート電極３４を形成する共に、ショートチャネル効果を抑制するためＰ−型不純物拡散層３０ＡにＬｄｄ（ＬｉｇｈｔｌｙＤｏｐｅｄＤｒａｉｎ）領域７８（図２（Ｋ）参照）を形成するためのイオン注入を行い、ゲート電極３４両側面にサイドウォールスペーサ８０を形成する。そして、半導体基板１８全面（つまり、制御回路用トランジスタ２０を形成するための領域、及びフォトダイオード２２、２４となる領域の全面）に、膜厚１０ｎｍ程度でＣＶＤ法などにより、マスク酸化膜層（図示省略）を形成する。

そして、Ｐ−型不純物拡散層３０Ａへのイオン注入により、図２（Ｋ）に示すように、Ｐ−型不純物拡散層３０Ａの両端部には、高濃度のＮ＋型不純物拡散層を形成する。この２つのＮ＋型不純物拡散層のうち、一方をソース領域２６とし、他方をドレイン領域２８とする（増幅素子形成工程）。そして、ソース領域２６及びドレイン領域２８に挟まれた領域をチャネル領域２９とする。

次に、図２（Ｌ）に示すように、フォトダイオード２２を構成するＮ型ウェル３６の一部及びＰ型ウェル３８の中央部を露出する開口パターンと、フォトダイオード２４を構成するＮ型ウェル３６の一部及びＰ型ウェル４６の中央部を露出する開口パターンが形成されたフォトレジスト８２を、半導体基板１８上に形成する。

このフォトレジスト８２をマスクとして、イオン注入により、フォトダイオード２２を構成するＮ型ウェル３６に引出し電極用の高濃度のＮ＋型不純物拡散層４０と、Ｐ型ウェル３８中央部表層にＰ＋型不純物拡散層４２と、フォトダイオード２４を構成するＮ型ウェル４４に引出し電極用の高濃度のＮ＋型不純物拡散層４８と、Ｐ型ウェル４６中央部表層にＰ＋型不純物拡散層５０と、を形成する（いわゆるコンタクトインプラ）。そして、フォトレジスト８２を除去後した後に、高温短時間（例えば１０００℃、１０秒程度）の熱処理を行うことで、ソース領域２６及びドレイン領域２８と、フォトダイオード２２、２４部分の各Ｎ＋不純物拡散層及び各Ｐ＋不純物拡散層を活性化させる。

次に、フォトレジスト８２の一部を除去し、図２（Ｍ）に示すように、制御回路用トランジスタ２０を構成するゲート電極３４頂面、ソース領域２６表面及びドレイン領域２８表面に、シリサイド層３１を形成した後、半導体基板１８全面に層間絶縁膜５２を形成する。

そして、半導体基板１８に形成された制御回路用トランジスタ２０（そのゲート電極３４、ソース領域２６、及びドレイン領域２８）、フォトダイオード２２（Ｎ＋型不純物拡散層４０及びＰ＋型不純物拡散層４２）、及びフォトダイオード２４（Ｎ＋型不純物拡散層４８及びＰ＋型不純物拡散層５０）とそれぞれコンタクトを取るためのコンタクトホール５４を形成し、このコンタクトホール５４に金属（例えばタングステン等）を埋め込んでコンタクトプラグ５６を形成する。次に、層間絶縁膜５２の上面に、コンタクトプラグ５６と電気的に接続する配線５８を形成する。

以上のようにして、半導体装置１０が製造される。

＜半導体装置の製造方法の作用＞

一般的に、半導体装置１０を製造するに当たって、半導体基板１８上での制御回路用トランジスタ２０の位置決め、特にアクティブ領域３０の位置は大変重要であり、制御回路用トランジスタ２０の形成時には、精度の高いマスクが用いられる。

一方、半導体装置１０を製造する際、所定の不純物分布と拡散深さを得るためドライブイン工程（ウェル拡散）が行われる場合があるが、このドライブイン工程では、高温長時間（約１２００℃、約１２時間）の熱処理であるため、ドライブイン工程の前に制御回路用トランジスタ２０が形成されていると、ドライブイン工程による熱の影響を該制御回路用トランジスタ２０が受けてしまうことになる。このため、ドライブイン工程を行う場合は、Ｎ型ウェル３６、４４及びＰ型ウェル３８、４６を形成した後、制御回路用トランジスタ２０を形成することとなる。

この場合、半導体基板１８上に予め位置決めマーク（図示省略）を形成し、該位置決めマークを基準として、Ｎ型ウェル３６、４４及びＰ型ウェル３８、４６等の形成を行う。このため、位置決めマークを形成するための工程が必要となってしまう。

本実施形態では、図２（Ｂ）に示すように、半導体基板１８上に制御回路用トランジスタ２０のアクティブ領域３０を形成し、制御回路用トランジスタ２０を形成する前に、フォトダイオード２２、２４を構成する、Ｎ型ウェル３６、４４及びＰ型ウェル３８、４６等の形成を行う。半導体基板１８上にＮ型ウェル３６、４４等を形成する際、図２（Ｃ）〜（Ｆ）に示すように、フォトレジスト６２、６７、７２等が形成されるが、これらはアクティブ領域３０を位置決め基準として半導体基板１８上に形成される。

したがって、高い精度で、Ｎ型ウェル３６、４４及びＰ型ウェル３８、４６等が半導体基板１８上に形成される。また、半導体基板１８上に予め位置決めマークを形成するひつようがないため、工程数を削減して、低コストで半導体装置１０を製造することができる。

そして、図２（Ｈ）において、Ｎ型ウェル３６、４４及びＰ型ウェル３８、４６の形成後、ドライブイン工程を行い、その後で、図２（Ｊ）、（Ｋ）に示すように、制御回路用トランジスタ２０を形成する。このため、制御回路用トランジスタ２０がドライブイン工程による熱の影響を受けることはない。

なお、本実施形態に係る半導体装置１０の製造方法では、フォトダイオードを２つ形成した形態を説明をしたが、これに限られず、３つ以上形成する形態であってもよい。また、半導体基板上にロジック回路やセンサ素子を混載することができる。

また、本実施形態に係る半導体装置１０の製造方法では、半導体基板１８としてＳＯＩウエハを用いた形態を説明したが、これに限られず、バルクウエハや、エピウエハを用いた形態であってもよい。

また、上記説明した本実施形態に係る半導体装置の製造方法は、限定的に解釈されるものではなく、本発明の要件を満足する範囲内で実現可能である

１０半導体装置
１８半導体基板
２０制御回路用トランジスタ（増幅素子）
２２フォトダイオード（受光素子）
２４フォトダイオード（受光素子）
３０アクティブ領域
３６Ｎ型ウェル（拡散層）
３８Ｐ型ウェル（拡散層）
４４Ｎ型ウェル（拡散層）
４６Ｐ型ウェル（拡散層）

Claims

第１導電型のシリコン支持基板と埋込み酸化膜層とシリコン層とが順次形成された半導体基板において前記埋込み酸化膜層上の前記シリコン層を有するアクティブ領域と前記埋込み酸化膜層及び前記シリコン層が除去された前記シリコン支持基板の受光素子領域とを形成する工程と、
前記受光素子領域の第１領域及び当該第１領域と並んで配置される第２領域において、前記シリコン支持基板に第１導電型と反対の第２導電型の不純物を注入して第１ウェル及び第２ウェルを同時に形成する工程と、
前記第１ウェルに第１導電型の不純物を注入して第３ウェルを形成し、前記第１ウェル及び前記第３ウェルを有する第１受光素子を形成する工程と、
前記第２ウェルに第１導電型の不純物を注入して前記第３ウェルと異なる拡散深さを有する第４ウェルを形成し、前記第２ウェル及び前記第４ウェルを有する第２受光素子を形成する工程と、
前記第１ウェル〜前記第４ウェルの接合深さを深くするドライブインを行う工程と、
前記ドライブインを行う工程の後に、前記アクティブ領域の前記シリコン層に増幅素子を形成する工程と、
を有する半導体装置の製造方法。
前記第１ウェル及び前記第２ウェルを同時に形成する工程は、前記第２導電型の不純物を前記第１領域及び第２領域に同時に注入して前記第１ウェル及び前記第２ウェルを同時に形成する工程である請求項１に記載の半導体装置の製造方法。
前記第４ウェルは、前記第３ウェルよりも浅い拡散深さで形成されている請求項１又は請求項２に記載の半導体装置の製造方法。