JP5547516B2 - 半導体装置の製造方法 - Google Patents

Description

本発明は、半導体装置及びその製造方法に関するものであり、特に、半導体基板にバイポーラトランジスタを有する半導体装置とその製造方法に関するものである。

一般的に、バイポーラトランジスタはＣＭＯＳトランジスタに比べて高速動作が可能であることが特徴で、主に高周波の回路に用いられている。エミッタとベースに異なる半導体材料を用いたヘテロ接合バイポーラトランジスタ（ＨＢＴ：Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）として、従来よりＧａＡｓのような化合物半導体が量産化されていたが、ベース部分にシリコンゲルマニウム膜（以下、「ＳｉＧｅ膜」ともいう）を用いることでＳｉ基板上にバイポーラトランジスタ（以下、「ＳｉＧｅ−ＨＢＴ」ともいう）を形成することが可能になり、近年では同一の半導体基板上にＳｉＧｅ−ＨＢＴとＣＭＯＳトランジスタを形成するＢｉＣＭＯＳと呼ばれるプロセスが注目されている。バイポーラトランジスタの「高パワー、高速性能」特性と、ＣＭＯＳの「低消費電力、高集積特性」特性の両方を備えるため、主に通信分野の製品においてその用途は広がりつつある。

ＳｉＧｅ膜はエピタキシャル成長と呼ばれる薄膜結晶成長技術を用いて形成される。これは、基板となる単結晶表面に配向して結晶が成長する方式で、形成された膜はエピタキシャル膜（以下、エピ膜）と呼ばれる。シリコン表面のみならず各種の膜の上にも膜が堆積する全面エピタキシャル（Ｂｌａｎｋｅｔエピ、以下「全面エピ」ともいう）と、シリコン表面にのみ選択的にエピ膜が成長する選択エピタキシャル（以下「選択エピ」ともいう）の２種類があり、製膜条件が異なる。前者は寄生容量が大きいという欠点があるものの、後者に比べて構造が簡単で技術的にも容易なため、量産に多用されている。

全面エピは、単結晶シリコン基板上ではエピタキシャル成長する一方、シャロートレンチアイソレーション（以下、「ＳＴＩ」ともいう）などのシリコン酸化膜上や、ポリシリコン膜上、ナイトライド膜上などではポリシリコン膜として成長する。ＳｉＧｅ−ＨＢＴについて、縦方向に電流を流す領域は活性領域であるシリコン基板だが、寄生容量を低減させる目的で、ベースの引き出し電極部分はＳＴＩ上に形成するのが一般的である。従って、ＳｉＧｅ−ＨＢＴの内部において、活性領域とＳＴＩの境界部分が存在し、その上に形成されるＳｉＧｅ膜も、エピ膜とポリシリコン膜の境界領域が存在することになる。

このエピ膜とポリシリコン膜の境界部分は、ＳＴＩを構成する埋め込み酸化膜からの応力とＳｉＧｅ膜によるＳｉ基板への応力、更には応力が添加された状態での不純物拡散熱処理工程の不均一性などから結晶欠陥が発生することが知られている。特に、少なくとも１回以上の洗浄プロセスを経ることでＳＴＩが大きく削られる場合（即ち、削れ（リセス）量が大きい）場合、ＳＴＩと活性領域との間に段差が生じるため、この段差に現れたシリコン（Ｓｉ）基板の端部を格子定数が異なるＳｉＧｅが覆い、端部に応力が集中して結晶欠陥が更に発生しやすくなる。また、ＳｉＧｅ膜自身もＳｉとの格子不整合に基づくひずみを内含しているため、ＳＴＩを構成する埋め込み酸化膜など、外部からの応力で欠陥を生じやすい。

これらの結晶欠陥は、ＳｉＧｅ膜中にドープしたＰ型不純物（ベース）と、Ｎ型不純物を含んだシリコン基板（コレクタ）の接合部分に位置するため、接合リークの原因となる。これはトランジスタ耐圧の低下や、電流増幅率の低下といった問題となってトランジスタ特性に現れる。
このような問題を解決するために、例えば非特許文献１では、ＳＴＩ端部をエミッタポリシリコンの外部に配置し、高濃度の外部ベースイオン注入にて結晶欠陥部分をＰ型領域に内包する方法が開示されている。

一方、例えば非特許文献２では、高濃度の外部ベースイオン注入が、同じく高濃度のエミッタ拡散領域と接合を形成してしまい、特性を悪化させてしまう例が開示されている。外部ベースイオン注入時のダメージによって、ボロンが増速拡散してベース幅を増大させる問題も合わせて示されている。そのため、外部ベース領域とエミッタ拡散領域の間には十分なスペースが必要であることが知られている。

図８は、従来例に係るＳｉＧｅ−ＨＢＴの構成例を示す断面図である。
シリコン基板３０３上に活性領域（アクティブ）３０１と素子分離領域３０２が形成されており、素子分離領域３０２はシャロートレンチアイソレーション（ＳＴＩ）３０４からなる。なお、シリコン基板３０３は、その下層にＮ＋埋め込み層（図示せず）がある場合はシリコンエピで構成されているのが一般的であり、また、複数あるいは１種類のＮ型不純物にてドープされたコレクタ領域３０５となっている。所定のプロファイルからなるＰ型不純物を含むＳｉＧｅ膜は、活性領域３０１ではＳｉＧｅエピ膜３０６、素子分離領域３０２ではＳｉＧｅポリ膜３０７となっている。なお、ＳｉＧｅ膜の成長前に複数の洗浄工程を経ることで、活性領域３０１の表面とＳＴＩ３０４の表面には段差３０８が生じている。ＳｉＧｅエピ膜３０６の上に形成したエミッタポリシリコン３０９はＮ型の不純物を含む。このＮ型不純物は熱処理によってエミッタウィンドウ３１０からＳｉＧｅエピ膜３０６に固相拡散し、エミッタ拡散層３１１を形成する。エミッタ拡散層３１１とＳｉＧｅエピ膜３０６中のＰ型不純物（ベース層）３１２との間で形成されるＰＮ接合が、エミッタ／ベース接合となる。また、ベース層３１２とコレクタ領域３０５の間にはベース／コレクタ接合が形成されている。

ここで、活性領域３０１とＳＴＩ３０４の段差３０８に起因して、ＳｉＧｅエピ膜３０６とＳｉＧｅポリ膜３０７の境界部分を基点とした結晶欠陥３１３が、ＳｉＧｅエピ膜３０６中あるいはシリコン基板３０３に発生する。
そこで、この従来例に係るＳｉＧｅ−ＨＢＴでは、エミッタポリシリコン３０９の端部とＳＴＩ３０４の端部の間にスペースａを設け、この領域のＳｉＧｅエピ膜３０６及びコレクタ領域３０５中にＰ型不純物を導入することで高濃度のＰ型不純物領域３１４を形成し、結晶欠陥３１３を内包する。こうすることで、結晶欠陥３１３がベース／コレクタ接合内にかからなくなるため、接合リークの発生を抑えることが可能となる。なお、Ｐ型不純物の導入方法としては、工程数の増加を避ける目的で、外部ベースイオン注入時に合わせて実施するのが一般的である。

また、外部ベースイオン注入にて導入されたＰ型不純物は、エミッタウィンドウ３１０付近まで拡散してしまうと、最適化されたベース層３１２のプロファイルに影響するためにトランジスタ特性が悪化してしまう。そのため、エミッタウィンドウ３１０とエミッタポリシリコン３０９の端部の間には、十分なスペースｂを確保する。
以上により、ＳｉＧｅエピ膜３０６とＳｉＧｅポリ膜３０７の境界付近に発生する結晶欠陥３１３によるリーク電流の発生を抑制し、トランジスタ特性の悪化を防ぐことができる。

Ｊ．Ｆ．Ｗ．Ｓｃｈｉｚ ｅｔ ａｌ．、"Ｌｅａｋａｇｅ Ｃｕｒｒｅｎｔ Ｍｅｃｈａｎｉｓｉｍｓ ｉｎ ＳｉＧｅ ＨＢＴｓ Ｆａｂｒｉｃａｔｅｄ Ｕｓｉｎｇ Ｓｅｌｅｃｔｉｖｅ ａｎｄ Ｎｏｎｓｅｌｅｃｔｉｖｅ Ｅｐｉｔａｘｙ" 、ＩＥＥＥ Ｔｒａｎｓ．Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ、ｖｏｌ．４８、Ｎｏ．１１、ｐｐ．２４９２−２４９９（２００１） Ｃ．Ａ．Ｋｉｎｇ ｅｔ ａｌ．、"Ｉｎｔｅｇｒａｔａｂｌｅ ａｎｄ Ｌｏｗ Ｂａｓｅ Ｒｅｓｉｓｔａｎｃｅ Ｓｉ／Ｓｉ１−ｘＧｅｘ Ｈｅｔｅｒｏｊｕａｎｃｔｉｏｎ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒｓ Ｕｓｉｎｇ Ｓｅｌｅｃｔｉｖｅ ａｎｄ Ｎｏｎ−Ｓｅｌｅｃｔｉｖｅ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｅｐｉｔａｘｙ" 、ＩＥＤＭ、３０．６．１（１９９５）

しかしながら、上記の従来例に係るＳｉＧｅ−ＨＢＴでは、スペースａ及びｂの寸法を確保する必要があるために、必然的にコレクタ領域３０５の面積が大きくなる。これは、トランジスタサイズの増大によるチップ面積の増加というコスト的な側面ばかりではなく、コレクタ／ベース間容量の増大による高速特性の劣化という性能的な問題点をも持つ。

また、ＳｉＧｅエピ膜３０６とＳｉＧｅポリ膜３０７の境界にはもともと結晶欠陥発生の可能性が潜在しているが、段差３０８が生じることでそれを増幅させている。この段差の発生はＳｉＧｅエピタキシャル成長に至るまでの種々の洗浄工程におけるＳＴＩ３０４の膜減りが原因である。特に、ＢｉＣＭＯＳプロセスにおいては、ＣＭＯＳトランジスタを形成する際の熱処理がバイポーラトランジスタに影響を与えることを避けるため、バイポーラトランジスタの形成に先立ってＣＭＯＳトランジスタが形成される。このＣＭＯＳトランジスタ形成の間にＳＴＩ３０４が洗浄によって削られることはプロセス上避けがたい。従って、根本的に結晶欠陥３１３の発生を抑制するためには、ＣＭＯＳトランジスタを形成する過程において、ＳＴＩ３０４の削れ量を可能な限り抑えることが重要である。

上記に挙げた問題を回避するため、ＳＴＩの加工形状や埋め込み酸化膜の変更による応力の低減を行うことは、ＣＭＯＳトランジスタの諸特性への影響が大きく難しい。また、ＳｉＧｅ膜のＧｅ濃度を下げてＳｉＧｅ膜の応力を緩和することは、遮断周波数などのバイポーラ特性の劣化につながるため、変更は困難である。
本発明は、以上のような問題点を鑑みてなされたものであって、結晶欠陥による特性劣化を防止しながら、バイポーラトランジスタの面積を縮小し、コレクタ容量の低減によってトランジスタ特性を向上させる半導体装置、及びその製造方法を提供することを目的とする。また、例えば、ＢｉＣＭＯＳプロセスにおいて、結晶欠陥発生を増幅する原因であるＳＴＩの削れ量を極力抑える半導体装置の製造方法を合わせて提供することを目的とする。

上記目的を達成するために、本発明の一の態様に係る半導体装置は、バイポーラトランジスタを半導体基板に有する半導体装置であって、前記バイポーラトランジスタの活性領域に隣接する領域の前記半導体基板に形成されたトレンチアイソレーションと、前記活性領域の前記半導体基板上から前記トレンチアイソレーション上にかけて連続して形成された半導体膜と、前記活性領域の前記半導体膜上に形成された絶縁膜と、前記絶縁膜の中央部に形成され、前記活性領域の前記半導体膜に接する溝部と、前記絶縁膜上に形成され、前記溝部を埋め込む導電膜と、前記活性領域であって前記溝部の直下に位置する中央領域の前記半導体膜に形成され、前記溝部に埋め込まれた前記導電膜と接する第１導電型の第１不純物層と、前記活性領域であって、前記トレンチアイソレーションと隣接する隣接領域の前記半導体基板に形成された第２導電型の第２不純物層と、前記隣接領域の前記半導体膜に形成された前記第２導電型の第３不純物層と、を含み、前記隣接領域が前記絶縁膜の下に位置していることを特徴とする。

このような構成であれば、バイポーラトランジスタの活性領域とトレンチアイソレーションとの境界部分に発生する結晶欠陥を、第２不純物層と第３不純物層とによって内包することができる。従って、結晶欠陥がベース／コレクタ接合に与える影響を防ぐことができ、結晶欠陥による接合リークを防止することができる。また、結晶欠陥を内包する第２不純物層及び第３不純物層を、活性領域であって導電膜及び絶縁膜の直下に配置している。このため、バイポーラトランジスタの面積を小さくすることができ、活性領域の半導体基板（即ち、コレクタ領域）を縮小化することができる。コレクタ幅を狭くすることができるので、コレクタ／ベース間容量を低減することができる。

なお、第１導電型はＮ型又はＰ型の一方であり、第２導電型はＮ型又はＰ型の他方である。また、トレンチアイソレーションとしては、例えば、後述するＳＴＩ４が該当する。また、半導体膜としては、例えば、後述するＳｉＧｅ膜が該当する。また、絶縁膜としては、例えば、後述するシリコン酸化膜１０が該当する。また、溝部としては、例えば、後述するエミッタウィンドウ１２が該当する。また、導電膜としては、例えば、後述するエミッタポリシリコン膜１３が該当する。また、第１不純物層としては、例えば、後述するエミッタ拡散層１４が該当する。また、第２不純物層としては、例えば、後述する第１のＰ型不純物層８が該当する。また、第３不純物層としては、例えば、後述する第２のＰ型不純物層９が該当する。

また、本発明の別の態様に係る半導体装置の製造方法は、バイポーラトランジスタを半導体基板に形成する半導体装置の製造方法であって、前記バイポーラトランジスタの活性領域に隣接する領域の前記半導体基板にトレンチアイソレーションを形成する工程と、前記活性領域の前記半導体基板上から前記トレンチアイソレーション上にかけて連続して半導体膜を形成する工程と、前記半導体膜上に絶縁膜を形成する工程と、前記絶縁膜の中央部に前記半導体膜に接する溝部を形成する工程と、前記溝部を埋め込むように前記絶縁膜上に導電膜を形成する工程と、前記活性領域を覆い、且つ前記活性領域と前記トレンチアイソレーションとの境界よりもトレンチアイソレーション側に側面が位置するように前記導電膜及び前記絶縁膜をそれぞれパターニングする工程と、前記活性領域であって前記溝部の直下に位置する中央領域の前記半導体膜に、前記溝部内の前記導電膜と接する第１導電型の第１不純物層を形成する工程と、前記活性領域であって前記トレンチアイソレーションと隣接する隣接領域の前記半導体基板に第２導電型の第２不純物層を形成する工程と、前記隣接領域の前記半導体膜に前記第２導電型の第３不純物層を形成する工程と、を含むことを特徴とする。

このような製造方法であれば、上記のように、バイポーラトランジスタの活性領域とトレンチアイソレーションとの境界部分に発生する結晶欠陥を、第２不純物層と第３不純物層とによって内包することが可能なバイポーラトランジスタ、を有する半導体装置を提供することができる。
また、上記の半導体装置の製造方法において、前記半導体膜を形成する工程の前に、前記第２不純物層を形成する工程を行い、前記第２不純物層を形成する工程では、前記隣接領域を露出し、前記活性領域であって前記隣接領域以外の領域を覆う第１のレジストパターンを前記半導体基板上に形成し、前記第１のレジストパターンをマスクに前記半導体基板に前記第２導電型の不純物を注入して前記第２不純物層を形成する、ことを特徴としてもよい。このような製造方法によれば、活性領域の半導体基板とトレンチアイソレーションとの境界部分に、第２不純物層を容易に形成することができる。なお、第１のレジストパターンとしては、例えば、後述するレジストパターン２１が該当する。

また、上記の半導体装置の製造方法において、前記半導体膜を形成する工程の後で、前記第２不純物層を形成する工程を行い、前記第２不純物層を形成する工程では、前記活性領域を覆い、且つ前記活性領域と前記トレンチアイソレーションとの境界よりもトレンチアイソレーション側に側面が位置するようにパターニングされた前記導電膜をマスクに、斜め上方から前記半導体基板に前記第２導電型の不純物を注入して前記第２不純物層を形成する、ことを特徴としてもよい。

このような製造方法によれば、活性領域の半導体基板とトレンチアイソレーションとの境界部分に、第２不純物層を容易に形成することができる。また、この第２不純物層の形成と同時に、アイソレーション上の半導体膜にも第２導電型の不純物を注入することができ、当該アイソレーション上の半導体膜に導電性を持たせることができる。即ち、第２不純物層の形成工程と、アイソレーション上の半導体膜に対する不純物の注入工程とを同時に行うことができる。２つの工程を１つの工程で兼用することができるため、工程数の増加を抑えることができる。

また、上記の半導体装置の製造方法において、前記導電膜を形成する工程では、前記導電膜として前記第１導電型の不純物を含む多結晶半導体膜を形成し、前記第１不純物層を形成する工程では、前記多結晶半導体膜に含まれる前記第１導電型の不純物を、前記溝部を通して前記中央領域の前記半導体膜に拡散させて前記第１不純物層を形成し、前記第３不純物層を形成する工程では、前記第２不純物層に含まれる前記第２導電型の不純物を、前記隣接領域の前記半導体膜に拡散させて前記第３不純物層を形成し、前記第１不純物層を形成するための前記第１導電型の不純物の拡散工程と、前記第３不純物層を形成するための前記第２導電型の不純物の拡散工程と、を同時に行うことを特徴としてもよい。

このような製造方法によれば、溝部下の半導体膜に第１半導体層を容易に形成することができると共に、活性領域の半導体膜とトレンチアイソレーションとの境界部分に第３不純物層を容易に形成することができる。また、第１不純物層の形成工程と、第３不純物の形成工程とを、一つの拡散工程（即ち、熱処理）で兼用することができるため、工程数の増加を抑えることができる。

また、本発明の更に別の態様に係る半導体装置の製造方法は、バイポーラトランジスタとＭＯＳトランジスタとを同一の半導体基板に形成する半導体装置の製造方法であって、前記バイポーラトランジスタの形成工程として、上記の半導体装置の製造方法、を含み、前記ＭＯＳトランジスタの形成工程として、前記半導体基板に前記第２導電型の不純物を注入してソース及びドレインのエクステンション領域を形成する工程を含み、前記エクステンション領域を形成するための前記第２導電型の不純物の注入工程と、前記第２不純物層を形成するための前記第２導電型の不純物の注入工程と、を同時に行うことを特徴とする。
このような製造方法によれば、第２不純物層を形成するための第２導電型の不純物の注入工程と、ソース及びドレインのエクステンション領域を形成するための第２導電型の不純物の注入工程と、を１つの注入工程で兼用することができるため、工程数の増加を抑えることができる。

また、本発明の更に別の態様に係る半導体装置の製造方法は、バイポーラトランジスタとＭＯＳトランジスタとを同一の半導体基板に形成する半導体装置の製造方法であって、前記バイポーラトランジスタの形成工程として、上記の半導体装置の製造方法、を含み、前記ＭＯＳトランジスタの形成工程として、前記半導体基板に前記第２導電型の不純物を注入してソース及びドレインを形成する工程を含み、前記ソース及びドレインを形成するための前記第２導電型の不純物の注入工程と、前記第２不純物層を形成するための前記第２導電型の不純物の注入工程と、を同時に行うことを特徴とする。
このような製造方法によれば、第２不純物層を形成するための第２導電型の不純物の注入工程と、ソース及びドレインを形成するための第２導電型の不純物の注入工程と、を１つの注入工程で兼用することができるため、工程数の増加を抑えることができる。

また、本発明の更に別の態様に係る半導体装置の製造方法は、バイポーラトランジスタと、ゲート絶縁膜の厚さが異なる複数種類のＭＯＳトランジスタとを同一の半導体基板に形成する半導体装置の製造方法であって、前記バイポーラトランジスタの形成工程として、上記の半導体装置の製造方法、を含み、前記バイポーラトランジスタの形成工程に先立ち、前記複数種類のＭＯＳトランジスタの形成工程として、前記半導体基板上に高耐圧型のＭＯＳトランジスタ用のゲート絶縁膜を形成する工程と、前記高耐圧型のＭＯＳトランジスタが形成される領域と、前記バイポーラトランジスタが形成される領域とを覆い、且つ、前記高耐圧型以外の他の種類のＭＯＳトランジスタが形成される領域を露出する第２のレジストパターンを前記ゲート絶縁膜上に形成する工程と、前記第２のレジストパターンをマスクに前記ゲート絶縁膜にウェットエッチングを施して、前記他の種類のＭＯＳトランジスタが形成される領域の前記半導体基板上から前記ゲート絶縁膜を除去する工程と、を含み、前記高耐圧型のＭＯＳトランジスタ用の前記ゲート絶縁膜は、前記他の種類のＭＯＳトランジスタのゲート絶縁膜と比較して、膜厚が最も大きいことを特徴とする。

このような製造方法によれば、トレンチアイソレーションの削れ量を小さくすることができ、活性領域とトレンチアイソレーションとの間の段差を小さくすることができる。これにより、活性領域とトレンチアイソレーションとの境界部分に発生した結晶欠陥が、上記の段差に起因した応力によって増幅されることを抑制することができる。
なお、高耐圧型のＭＯＳトランジスタ用のゲート絶縁膜としては、例えば、後述する厚いゲート酸化膜３３が該当する。また、他の種類のＭＯＳトランジスタのゲート絶縁膜としては、例えば、後述する薄いゲート酸化膜３５が該当する。また、第２のレジストパターンとしては、例えば、後述するレジストパターン４１が該当する。

本発明によれば、例えば、従来例に係るＳｉＧｅ−ＨＢＴの構成例を示す断面図（図８）で示したａに相当する部分のスペースが不要となる。また、バイポーラトランジスタの面積を小さくすることができ、コレクタ領域を縮小化することができる。これにより、コレクタ幅を狭くすることができるので、コレクタ／ベース間容量を低減することができる。

第１の実施の形態に係る半導体装置の構成例を示す断面図。 第１の実施の形態に係る半導体装置の製造方法を示す断面図（その１）。 第１の実施の形態に係る半導体装置の製造方法を示す断面図（その２）。 第２の実施の形態に係る半導体装置の製造方法を示す断面図。 第４の実施の形態に係る半導体装置の製造方法を示す断面図（その１）。 第４の実施の形態に係る半導体装置の製造方法を示す断面図（その２）。 ＭＯＳトランジスタのソース及びドレインの構成例を示す断面図。 従来例に係る半導体装置の断面図。

（第１の実施の形態）
以下に、本発明の第１の実施の形態に係る半導体装置及びその製造方法について、図１から図３を参照しながら説明する。なお、ここでは半導体基板にシリコン基板を用いる場合を例に挙げて説明する。まず、半導体装置の構成例について説明する。
図１は、本発明の第１の実施の形態に係る半導体装置の構成例を示す断面図である。

図１に示すように、半導体基板３上にはＳｉＧｅ−ＨＢＴが形成される素子形成領域（即ち、活性領域）１と、それを平面視で囲むように素子分離領域２が存在する。これにより、活性領域１は他の活性領域内の各種半導体素子（図示せず）から電気的に分離されている。素子分離領域２はシャロートレンチアイソレーション（ＳＴＩ）４によって形成されているが、その中にディープトレンチアイソレーション（図示せず）が形成されている場合もある。また、半導体基板３の下層に高濃度のＮ型埋め込み層（図示せず）が形成されている場合は、半導体基板３はシリコンエピにて形成される。半導体基板３にはＮ型不純物が導入されており、活性領域１はコレクタ領域５となる。

コレクタ領域５からＳＴＩ４にかけて連続的にＳｉＧｅ膜が形成され、コレクタ領域５の上ではＳｉＧｅエピ膜６、ＳＴＩ４の上ではＳｉＧｅポリ膜７となる。コレクタ領域５とＳＴＩ４の境界部分には、半導体基板３（コレクタ領域５）とＳｉＧｅエピ膜６の両者にまたがるようにＰ型拡散層領域が存在する。このＰ型拡散層領域のうち、半導体基板３（コレクタ領域５）側を第１のＰ型不純物層８、ＳｉＧｅエピ膜６側を第２のＰ型不純物層９とし、両者を合わせてポケットＰ型領域と呼ぶこともある。

ＳｉＧｅエピ膜６の上にはシリコン酸化膜１０及びポリシリコン膜１１からなる積層膜があり、コレクタ領域５の中央に相当する部分（即ち、中央領域）には、積層膜を溝状に削り取ることにより形成されたエミッタウィンドウ１２が存在している。これら積層膜及びエミッタウィンドウ１２の上にエミッタポリシリコン膜１３が形成されており、膜中にはＮ型不純物がドープされている。エミッタポリシリコン膜１３中のＮ型不純物は、エミッタウィンドウ１２を通してＳｉＧｅエピ膜６に拡散し、エミッタ拡散層１４が形成されている。シリコン酸化膜１０及びポリシリコン膜１１からなる積層膜とエミッタポリシリコン膜１３のパターン端部（即ち、図１における側面）は、ＳｉＧｅエピ膜６とＳｉＧｅポリ膜７の境界部分よりも外側（即ち、ＳｉＧｅポリ膜７の側）に位置する。

以上において説明した本実施の形態に係る半導体装置は、ＳｉＧｅエピ膜６とＳｉＧｅポリ膜７の境界部分を基点とした結晶欠陥１６を、ポケットＰ型領域（８及び９）にて内包できるため、接合リークなどの不良現象は発生しない。また、積層膜及びエミッタポリシリコン膜１３のパターン端部はＳｉＧｅポリ膜７の真上にあるため、エミッタウィンドウ１２との距離（図中ｃで示す）は十分な値を確保することができる。そのため、抵抗成分低減を目的として、ＳｉＧｅポリ膜７のエミッタポリシリコン膜１３で覆われていない部分に対して、Ｐ型不純物による外部ベースイオン注入を実施しても、最適化されたベース層１７の幅を変調させることはなく、特性の劣化は起きない。更に、コレクタ領域５を縮小化できるためにトランジスタサイズを小さくでき、コレクタ／ベース間の寄生容量の低減によって遮断周波数などの高速性能を高めることができる。次に、半導体装置の製造方法について説明する。

図２及び図３は、本実施の形態に係る半導体装置の製造方法を工程順に示す断面図である。なお、図１に示した半導体装置と共通する部分については、図１と同一の符号を付し、その説明を省略する場合もある。
まず、図２（ａ）に示すように、半導体基板３上にイオン注入によってＮ型不純物からなるコレクタ領域５を形成したのち、熱酸化法によりシリコン酸化膜５１を形成し、更にシリコン窒化膜５２を堆積する。ここで、半導体基板３の下層に高濃度のＮ型埋め込み層（図示せず）が形成されている場合は、半導体基板３はシリコンエピにて形成する。また、コレクタ領域５の形成は、後述するＳＴＩ４を形成した後にイオン注入によって形成することも可能である。

続いて図２（ｂ）のように活性領域１を覆うレジストパターン５３を形成し、これをエッチングマスクとしてシリコン窒化膜５２及びシリコン酸化膜５１を反応性イオンエッチング（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ；以下、ＲＩＥ）法などの異方性エッチングによりパターニングし、その後、レジストパターン５３を除去する。これにより、素子分離領域２では半導体基板３が表面に露出する。この後、電界集中を防ぐ目的で、露出した半導体基板３の表面を酸化して活性領域のコーナー部分を丸めることも一般的である（図示せず）。

次に、図２（ｃ）に示すように、シリコン窒化膜５２をマスクとして半導体基板３をエッチングし、溝５３を形成する。続いて、溝５３の側面及び底面を酸化することで再びコーナー部分を丸めるライナー酸化を実施する（図示せず）。これは同時にシリコン表面に与えたエッチングダメージを取り除くことも目的とする。
次に、図２（ｄ）に示すように、シリコン酸化膜５４を堆積する。このシリコン酸化膜は、溝５３を埋める必要があるため、例えばオゾンＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）などの被覆性がよく、流動性の高い材料が適している。続いて、熱処理によってシリコン酸化膜５４を粘性流動（リフロー）させて平坦化する（図示せず）。

次に、図２（ｅ）に示すように、活性領域１を開口したレジストパターン５５を形成し、これをマスクとしてＲＩＥ法などによりシリコン酸化膜５４を一定量エッチングする。これは、次の平坦化処理の際に、シリコン窒化膜５２上にシリコン酸化膜５４の削り残しが発生することを防ぐ目的である。
次に、図２（ｆ）に示すように、シリコン酸化膜５４の表面をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法にて平坦化する。これにより、活性領域１を覆うシリコン窒化膜５２がシリコン酸化膜５４下から露出することとなる。

更に、シリコン窒化膜５２を熱リン酸を用いたウェットエッチング処理にて除去し、シリコン酸化膜５１をフッ化水素酸（ＨＦ）水溶液によって除去することでシャロートレンチアイソレーション（ＳＴＩ）４が完成し、図２（ｇ）に示す素子分離構造が完成する。
なお、図２（ｇ）に相当する素子分離構造の形成にあたっては、上記の方法に限定されるものではない。また、バイポーラトランジスタの高速化や、素子間のクロストーク対策として、ＳＴＩ４の中にディープトレンチアイソレーション（図示せず）を形成する場合もある。

ところで、ＣＭＯＳトランジスタとＳｉＧｅ−ＨＢＴを同一基板上に形成するＢｉＣＭＯＳプロセスにおいては、ＳｉＧｅ−ＨＢＴに過剰な熱がかかることを避けるために、ＳｉＧｅ−ＨＢＴに先行してＣＭＯＳトランジスタを形成するのが一般的である。その場合、ＣＭＯＳトランジスタ形成の間にＨＦ水溶液などの洗浄工程を１回もしくは複数回経ることによりＳＴＩ４の表面が削れ、半導体基板３のコレクタ領域５の表面とＳＴＩ４の表面の間に段差（リセス）１５が生じる。この様子を図３（ａ）に示す。

また、ＢｉＣＭＯＳプロセスではなく、ＳｉＧｅ−ＨＢＴ単体のプロセスの場合でも、例えばコレクタの一部の領域だけのＮ型不純物濃度を高くしてトランジスタの高速化を図る場合、選択的コレクタイオン注入（Ｓｅｌｅｃｔｉｖｅｌｙ Ｉｍｐｌａｎｔｅｄ Ｃｏｌｌｅｃｔｏｒ、以下では「ＳＩＣイオン注入」とする）を実施することが多い。この場合、ＳＩＣイオン注入の前後において、ＣＶＤによるシリコン酸化膜の形成工程とＨＦ水溶液によるシリコン酸化膜の除去工程が追加されるため、やはりＳＴＩ４の表面がエッチングされ、コレクタ領域５との間に段差１５を生じる。

次に、図３（ｂ）に示すように、コレクタ領域５の一部を覆うレジストパターン２１を形成し、Ｐ型不純物のイオン注入を実施することで、第１のＰ型不純物層８を形成する。即ち、活性領域１であって、ＳＴＩ４と隣接する隣接領域１ａをレジストパターン２１下から露出させ、この状態でＰ型不純物のイオン注入を実施することで、隣接領域１ａの半導体基板３に第１のＰ型不純物層８を形成する。その後、レジストパターン２１は除去する。

続いて、図３（ｃ）に示すように、全面エピタキシャル成長法によってコレクタ領域５からＳＴＩ４にかけてＳｉＧｅ膜を形成する。ＳｉＧｅ膜は、コレクタ領域５の上ではＳｉＧｅエピ膜６となり、ＳＴＩ４の上ではＳｉＧｅポリ膜７となる。ＳｉＧｅ膜には膜成長中にｉｎ−ｓｉｔｕでボロンがドープされており、ＳｉＧｅエピ膜６にはＰ型ベース層１７が形成されている。なお、ＳｉＧｅエピタキシャル成長前には、半導体基板３の表面に形成されている自然酸化膜を除去する目的でＨＦ水溶液による洗浄を行う必要があり、その際にＳＴＩ４も削れるために、段差１５は更に大きくなる傾向がある。

次に、図３（ｄ）に示すように、ＳｉＧｅエピ膜６及びＳｉＧｅポリ膜７の上に、シリコン酸化膜１０及びポリシリコン膜１１を順に積層する。シリコン酸化膜はＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によるもの、熱酸化法によるもの、など手法は問わないが、ＳｉＧｅ膜に対する熱の影響を考慮して低温で処理できるものが望ましい。

次に、ポリシリコン膜１１上に、活性領域の一部を開口するレジストパターン２２を形成し、これをマスクにドライエッチングを施してポリシリコン膜１１を除去する。続いてレジストパターン２２を除去し、その後、図３（ｅ）に示すように、ＨＦ水溶液によるウェットエッチングによってシリコン酸化膜１０を除去する。レジストパターン２２はコレクタ領域５の中央に溝状の開口部分があり、これら２段階のエッチングによってエミッタウィンドウ１２が形成される。即ち、ポリシリコン膜１１及びシリコン酸化膜１０をパターニングして、中央領域１ｂにエミッタウィンドウ１２を形成する。エミッタウィンドウ１２は、ＳｉＧｅエピ膜６に接している。

次に、図３（ｆ）に示すように、エミッタポリシリコン膜１３を形成する。これにより、エミッタウィンドウ１２は、エミッタポリシリコン膜１３で埋め込まれる。続いて、イオン注入によりエミッタポリシリコン膜１３中にＮ型不純物を導入する。なお、イオン注入によってエミッタポリシリコン膜１３にＮ型不純物を導入する代わりに、エミッタポリシリコン膜１３にドープトポリシリコンを用いてもよい。

次に、図３（ｇ）に示すように、エミッタポリシリコン膜１３上にレジストパターン２３を形成する。レジストパターン２３の端部は、ＳｉＧｅエピ膜６とＳｉＧｅポリ膜７の境界より外側のＳｉＧｅポリ膜７上とする。続いて、レジストパターン２３をマスクにドライエッチングを施して、エミッタポリシリコン膜１３とポリシリコン膜１１、シリコン酸化膜１０を順に除去する。続いて、ベースコンタクト（図示せず）までの引き出し部となるＳｉＧｅポリ膜７の抵抗を下げる目的で、Ｐ型不純物による外部ベースイオン注入を実施する。このとき、エミッタポリシリコン膜１３の上にはレジストパターン２３が残っているため、エミッタポリシリコン膜１３にＰ型不純物がドープされることはない。その後、レジストパターン２３を除去する。

次に、図３（ｈ）に示すように、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）などの熱処理により、エミッタポリシリコン膜１３に含まれるＮ型不純物を、エミッタポリシリコン膜１３からエミッタウィンドウ１２を通してＳｉＧｅエピ膜６に拡散させ、エミッタ拡散層１４を形成する。このとき、同時に第１のＰ型不純物層８に含まれるＰ型不純物も、第１のＰ型不純物層８からＳｉＧｅエピ膜６の方向に拡散し、第２のＰ型不純物層９が形成される。なお、ＢｉＣＭＯＳプロセスの場合、本拡散工程はＣＭＯＳトランジスタに導入した各種不純物の活性化のための熱処理と兼ねることができれば、ＣＭＯＳの特性に変動を及ぼさないという点で望ましい。
以上において説明した本実施の形態に係る半導体装置の製造方法は、第１のＰ型不純物層８及び第２のＰ型不純物層９からなるポケットＰ型領域を形成でき、ＳｉＧｅエピ膜６とＳｉＧｅポリ膜７の境界部分を基点とした結晶欠陥１６を内包して接合リークの発生を防ぐことができる。

また、例えば、従来例に係るＳｉＧｅ−ＨＢＴの構成例を示す断面図（図８）で示したａに相当する部分のスペースが不要となる。また、第１のＰ型不純物層８及び第２のＰ型不純物層を、ベース層１７に影響を与えない距離まで、中央領域１ｂに近づけて配置することにより、バイポーラトランジスタの面積を小さくすることができる。これに伴い、コレクタ領域５を縮小化することができ、コレクタ幅を狭くすることができるので、コレクタ／ベース間容量を低減することができる。
例えば、従来例に係るＳｉＧｅ−ＨＢＴの場合、コレクタ幅が１．３６ｕｍ必要であったのに対して、本実施の形態に係る半導体装置では１．０ｕｍ程度にまで縮小可能である。これに応じてコレクタ／ベース間容量が低減するため、高速特性を劣化させることなく結晶欠陥の影響を抑制する効果がある。

（第２の実施の形態）
以下に、本発明の第２の実施の形態に係る半導体装置の製造方法について、図４を参照しながら説明する。
図４は、本実施の形態に係る半導体装置の製造方法を工程順に示す断面図である。なお、ここでも第１の実施の形態と同様、半導体基板にシリコン基板を用いる場合を例に挙げて説明する。また、先に説明した第１の実施の形態に係る半導体装置と共通する部分については、図１から図３と同一の符号を付し、その説明を省略する場合もある。
第１の実施の形態同様、まず、図４（ａ）に示すように、半導体基板３上にシャロートレンチアイソレーション（ＳＴＩ）４を形成する。ディープトレンチアイソレーションの追加、コレクタ領域５の形成についても第１の実施の形態に準じる。また、その後、半導体基板３のコレクタ領域５の表面とＳＴＩ４の表面の間に段差１５が生じることについても第１の実施の形態と同じである。

次に、図４（ｂ）に示すように、全面エピタキシャル成長法によってコレクタ領域５からＳＴＩ４にかけてＳｉＧｅ膜を形成する。ＳｉＧｅ膜は、コレクタ領域５の上ではＳｉＧｅエピ膜６となり、ＳＴＩ４の上ではＳｉＧｅポリ膜７となる。ＳｉＧｅ膜には膜成長中にｉｎ−ｓｉｔｕでボロンがドープされており、ＳｉＧｅエピ膜６にはＰ型ベース層１７が形成されている。

次に、図４（ｃ）に示すように、ＳｉＧｅエピ膜６及びＳｉＧｅポリ膜７の上方に、シリコン酸化膜１０及びポリシリコン膜１１を順に積層する。
次に、ポリシリコン膜１１上にレジストパターン２２を形成し、ドライエッチングによってポリシリコン膜１１を除去する。続いてレジストパターン２２を除去し、その後、図４（ｄ）に示すように、ＨＦ水溶液によるウェットエッチングによってシリコン酸化膜１０を除去する。これにより、エミッタウィンドウ１２を形成する。

次に、図４（ｅ）に示すように、エミッタポリシリコン膜１３を形成する。これにより、エミッタウィンドウ１２は、エミッタポリシリコン膜１３で埋め込まれる。続いて、イオン注入によりエミッタポリシリコン膜１３中にＮ型不純物を導入する。なお、イオン注入を実施する代わりに、エミッタポリシリコン膜１３にドープトポリシリコンを用いてもよい。

次に、図４（ｆ）に示すように、エミッタポリシリコン膜１３上にレジストパターン２３を形成する。続いて、ドライエッチングによりエミッタポリシリコン膜１３とポリシリコン膜１１、シリコン酸化膜１０を順に除去する。続いて、ベースコンタクト（図示せず）までの引き出し部となるＳｉＧｅポリ膜７の抵抗を下げる目的で、Ｐ型不純物による外部ベースイオン注入を実施する。

続いて、図４（ｇ）に示すように、レジストパターン２３を形成したまま、Ｐ型不純物をエミッタポリシリコン膜１３の両側から斜め方向にイオン注入する。打ち込みエネルギーを適切に設定することで、コレクタ領域５のＳＴＩ４との境界付近（即ち、トレンチアイソレーションと隣接する隣接領域１ａ）に第１のＰ型不純物層８を形成する。その後、レジストパターン２３を除去する。

次に、図４（ｈ）に示すように、ＲＴＡなどの熱処理により、エミッタポリシリコン膜１３に含まれるＮ型不純物を、エミッタポリシリコン膜１３からエミッタウィンドウ１２を通してＳｉＧｅエピ膜６に拡散させ、エミッタ拡散層１４を形成する。このとき、同時に第１のＰ型不純物層８に含まれるＰ型不純物もＳｉＧｅエピ膜６の方向に拡散し、第２のＰ型不純物層９が形成される。

以上において説明した本実施の形態に係る半導体装置の製造方法は、第１の実施の形態と同様に、ポケットＰ型領域（８及び９）により結晶欠陥による接合リークを抑えることができる。更に、第１のＰ型不純物層８の形成を外部ベースイオン注入時に同じレジストパターン２３を用いて同時に実施するため、第１の実施の形態に比べて、リソグラフィー工程を１工程削減できるという効果がある。

（第３の実施の形態）
以下に、本発明の第３の実施の形態に係る半導体装置の製造方法として、ＣＭＯＳトランジスタとＳｉＧｅ−ＨＢＴとを同一の半導体基板上に形成するＢｉＣＭＯＳプロセスにおける製造方法について説明する。
先に説明した通り、ＢｉＣＭＯＳプロセスでは、ＳｉＧｅ−ＨＢＴに過剰な熱がかかることを避けるために、ＳｉＧｅ−ＨＢＴに先行してＣＭＯＳトランジスタを形成するのが一般的である。また、ＰＭＯＳトランジスタの形成において、ソース及びドレインをＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造にするために、ソース及びドレインのエクステンション領域（即ち、低濃度領域）と、ソース及びドレインの高濃度領域の両者をＰ型不純物のイオン注入にて形成する。この２つのイオン注入のうち少なくとも１つの工程を、第１の実施の形態における第１のＰ型不純物層８の形成工程と同時に実施することで、工程数の短縮を図ることが可能となる。

例えば、図７（ａ）に示すように、ＰＭＯＳトランジスタにおいて、ソース及びドレインのエクステンション領域６１を形成するためのイオン注入を、図３（ｂ）に示した第１のＰ型不純物層８の形成工程と同時に実施する。あるいは、図７（ｂ）に示すように、ＰＭＯＳトランジスタにおいて、ソース及びドレインの高濃度領域６２を形成するためのイオン注入を、図３（ｂ）に示した第１のＰ型不純物層８の形成工程と同時に実施する。これにより、ＳｉＧｅ−ＨＢＴとＣＭＯＳトランジスタとに対するイオン注入工程を別々に行う場合と比較して、工程数の短縮を図ることができる。

（第４の実施の形態）
以下に、本発明の第４の実施の形態に係る半導体装置の製造方法として、ゲート絶縁膜厚が異なる少なくとも２種類以上のＭＯＳトランジスタと、ＳｉＧｅ−ＨＢＴとを同一の半導体基板に形成する製造方法について、図５及び図６を参照しながら説明する。
図５は、本実施の形態に係る半導体装置の製造方法のうち、ＳｉＧｅ−ＨＢＴ形成に先立つＣＭＯＳトランジスタ形成工程におけるゲート酸化膜の形成について、工程順に示す断面図である。また、図６は本実施の形態に係る半導体装置の製造方法のうち、ＨＢＴ−ＳｉＧｅ形成工程の最初と最後を模式的に示す断面図である。なお、先に説明した第１から第３の実施の形態に係る半導体装置と共通する部分については、図１から図４と同一の符号を付し、その説明を省略する場合もある。また、ここでも第１から第３の実施の形態と同様、半導体基板にシリコン基板を用いる場合を例に挙げて説明する。

図５（ａ）において、ＳｉＧｅ−ＨＢＴ及び高耐圧ＭＯＳトランジスタが形成される領域（以下、「ＳｉＧｅ−ＨＢＴ領域」ともいう）３１と、低耐圧ＭＯＳトランジスタ及びその他の素子が形成される領域（以下、「低耐圧ＭＯＳ領域」ともいう）３２は、同一の半導体基板３上に形成されている。ＳｉＧｅ−ＨＢＴ領域３１及び低耐圧ＭＯＳ領域３２には、第１の実施の形態と同様に、素子分離のためのシャロートレンチアイソレーション（ＳＴＩ）４が形成されている。
ＳｉＧｅ−ＨＢＴ形成工程に先立つＣＭＯＳトランジスタ形成工程において、まず、図５（ａ）に示すように、高耐圧ＭＯＳトランジスタ用の厚いゲート酸化膜３３を熱酸化法により形成する。続いて、ＳｉＧｅ−ＨＢＴ領域３１を覆うようなレジストパターン４１を形成する。

次に、このレジストパターン４１をマスクに用いたＨＦ水溶液によるウェットエッチング処理によって、図５（ｂ）に示すように、低耐圧ＭＯＳ領域３２から厚いゲート酸化膜３３を除去し、その後、レジストパターン４１を除去する。このとき、低耐圧ＭＯＳ領域３２のＳＴＩ４はウェットエッチング処理によって削られるため、半導体基板３との間に段差３４を生じる。一方、ＳｉＧｅ−ＨＢＴ領域３１はレジストパターン４１により覆われているため、そのような段差は生じない。
次に、図５（ｃ）に示すように、低耐圧ＭＯＳトランジスタ用の薄いゲート酸化膜３５を熱酸化法により形成する。

このようにしてＣＭＯＳトランジスタ形成工程を経た場合、ＳｉＧｅ−ＨＢＴ領域３１は、図６（ａ）に示すように、コレクタ領域５とＳＴＩ４の段差を抑制することが可能である。この領域にＳｉＧｅ−ＨＢＴを形成した場合、図６（ｂ）に示すように、ＳｉＧｅエピ膜６とＳｉＧｅポリ膜７がフラットな構造（即ち、境界部分に段差がほとんどない構造）となるため、その境界部分を基点とした結晶欠陥の発生を抑制できるという効果が見込める。
本実施の形態と、第１から第３の実施の形態とを組み合わせることで、極めて信頼性が高く、特性バラツキの少ないＳｉＧｅ−ＨＢＴを提供することができる。

（その他の形態）
なお、上記の第１から第４の実施の形態では、ＳｉＧｅ−ＨＢＴがＮＰＮ型（即ち、エミッタとコレクタがＮ型で、ベースがＰ型）のトランジスタである場合について説明したが、本発明はこれに限られることはない。本発明の実施の形態において、ＳｉＧｅ−ＨＢＴがＰＮＰ型（即ち、エミッタとコレクタがＰ型で、ベースがＮ型）のトランジスタであってもよい。このような場合は、例えば図１において、ＳｉＧｅエピ膜６とＳｉＧｅポリ膜７の境界部分を基点とした結晶欠陥１６を、ポケットＮ型領域にて内包できるため、接合リークなどの不良現象を発生しないようにすることができる。

また、上記の第１から第４の実施の形態では、コレクタ領域５からＳＴＩ４にかけて連続的に形成される半導体膜（即ち、ベース材）として、ＳｉＧｅ膜を用いる場合について説明したが、本発明はこれに限られることはない。本発明の実施の形態において、半導体膜は、例えば、ボロンの拡散を抑制するためにＳｉＧｅにカーボンをドープしたＳｉＧｅ：Ｃでもよく、或いは、ガリウムヒ素（ＧａＡｓ）でもよい。このように、ＳｉＧｅ膜以外の半導体膜であっても、シリコンと格子定数が異なる半導体膜（即ち、半導体基板に対して、応力を発生させる半導体膜）であれば、本発明において好適に用いることができる。

１ 素子形成領域（活性領域）
１ａ 隣接領域
１ｂ 中央領域
２ 素子分離領域
３ 半導体基板
４ シャロートレンチアイソレーション（ＳＴＩ）
５ コレクタ領域
６ ＳｉＧｅエピ膜
７ ＳｉＧｅポリ膜
８ 第１のＰ型不純物層
９ 第２のＰ型不純物層
１０ シリコン酸化膜
１１ ポリシリコン膜
１２ エミッタウィンドウ
１３ エミッタポリシリコン膜
１４ エミッタ拡散層
１５、３４ 段差（リセス）
１６ 結晶欠陥
１７ ベース層
２１〜２３、４１、５３、５５ レジストパターン
３１ ＳｉＧｅ−ＨＢＴ領域
３２ 低耐圧ＭＯＳ領域
３３ 厚いゲート酸化膜
３５ 薄いゲート酸化膜
５１ シリコン酸化膜
５２ シリコン窒化膜
５３ 溝
５４ シリコン酸化膜

Claims (5)

1. バイポーラトランジスタを半導体基板に形成する半導体装置の製造方法であって、
   前記バイポーラトランジスタの活性領域に隣接する領域の前記半導体基板にトレンチアイソレーションを形成する工程と、
   前記半導体基板と格子定数が異なる半導体膜を前記活性領域の前記半導体基板上から前記トレンチアイソレーション上にかけて連続して形成する工程と、
   前記半導体膜上に絶縁膜を形成する工程と、
   前記絶縁膜の中央部に前記半導体膜に接する溝部を形成する工程と、
   前記溝部を埋め込むように前記絶縁膜上に導電膜を形成する工程と、
   前記活性領域を覆い、且つ前記活性領域と前記トレンチアイソレーションとの境界よりもトレンチアイソレーション側に側面が位置するように前記導電膜及び前記絶縁膜をそれぞれパターニングする工程と、
   前記活性領域であって前記溝部の直下に位置する中央領域の前記半導体膜に、前記溝部内の前記導電膜と接する第１導電型の第１不純物層を形成する工程と、
   前記活性領域であって前記トレンチアイソレーションと隣接する隣接領域の前記半導体基板に第２導電型の第２不純物層を形成する工程と、
   前記隣接領域の前記半導体膜に前記第２導電型の第３不純物層を形成する工程と、を含み、
   前記導電膜を形成する工程では、前記導電膜として前記第１導電型の不純物を含む多結晶半導体膜を形成し、
   前記第１不純物層を形成する工程では、
   前記多結晶半導体膜に含まれる前記第１導電型の不純物を、前記溝部を通して前記中央領域の前記半導体膜に拡散させて前記第１不純物層を形成し、
   前記半導体膜を形成する工程の前に、前記第２不純物層を形成する工程を行い、
   前記第２不純物層を形成する工程では、
   前記隣接領域を露出し、前記活性領域であって前記隣接領域以外の領域を覆う第１のレジストパターンを前記半導体基板上に形成し、前記第１のレジストパターンをマスクに前記半導体基板に前記第２導電型の不純物を注入して前記第２不純物層を形成し、
   前記第３不純物層を形成する工程では、
   前記第２不純物層に含まれる前記第２導電型の不純物を、前記隣接領域の前記半導体膜に拡散させて前記第３不純物層を形成し、
   前記第１不純物層を形成するための前記第１導電型の不純物の拡散工程と、前記第３不純物層を形成するための前記第２導電型の不純物の拡散工程と、を同時に行うことを特徴とする半導体装置の製造方法。
2. バイポーラトランジスタを半導体基板に形成する半導体装置の製造方法であって、
   前記バイポーラトランジスタの活性領域に隣接する領域の前記半導体基板にトレンチアイソレーションを形成する工程と、
   前記半導体基板と格子定数が異なる半導体膜を前記活性領域の前記半導体基板上から前記トレンチアイソレーション上にかけて連続して形成する工程と、
   前記半導体膜上に絶縁膜を形成する工程と、
   前記絶縁膜の中央部に前記半導体膜に接する溝部を形成する工程と、
   前記溝部を埋め込むように前記絶縁膜上に導電膜を形成する工程と、
   前記活性領域を覆い、且つ前記活性領域と前記トレンチアイソレーションとの境界よりもトレンチアイソレーション側に側面が位置するように前記導電膜及び前記絶縁膜をそれぞれパターニングする工程と、
   前記活性領域であって前記溝部の直下に位置する中央領域の前記半導体膜に、前記溝部内の前記導電膜と接する第１導電型の第１不純物層を形成する工程と、
   前記活性領域であって前記トレンチアイソレーションと隣接する隣接領域の前記半導体基板に第２導電型の第２不純物層を形成する工程と、
   前記隣接領域の前記半導体膜に前記第２導電型の第３不純物層を形成する工程と、を含み、
   前記導電膜を形成する工程では、前記導電膜として前記第１導電型の不純物を含む多結晶半導体膜を形成し、
   前記第１不純物層を形成する工程では、
   前記多結晶半導体膜に含まれる前記第１導電型の不純物を、前記溝部を通して前記中央領域の前記半導体膜に拡散させて前記第１不純物層を形成し、
   前記半導体膜を形成する工程の後で、前記第２不純物層を形成する工程を行い、
   前記第２不純物層を形成する工程では、
   前記活性領域を覆い、且つ前記活性領域と前記トレンチアイソレーションとの境界よりもトレンチアイソレーション側に側面が位置するようにパターニングされた前記導電膜をマスクに、斜め上方から前記半導体基板に前記第２導電型の不純物を注入して前記第２不純物層を形成し、
   前記第３不純物層を形成する工程では、
   前記第２不純物層に含まれる前記第２導電型の不純物を、前記隣接領域の前記半導体膜に拡散させて前記第３不純物層を形成し、
   前記第１不純物層を形成するための前記第１導電型の不純物の拡散工程と、前記第３不純物層を形成するための前記第２導電型の不純物の拡散工程と、を同時に行うことを特徴とする半導体装置の製造方法。
3. バイポーラトランジスタとＭＯＳトランジスタとを同一の半導体基板に形成する半導体装置の製造方法であって、
   前記バイポーラトランジスタの形成工程として、請求項１に記載の半導体装置の製造方法、を含み、
   前記ＭＯＳトランジスタの形成工程として、前記半導体基板に前記第２導電型の不純物を注入してソース及びドレインのエクステンション領域を形成する工程を含み、
   前記エクステンション領域を形成するための前記第２導電型の不純物の注入工程と、前記第２不純物層を形成するための前記第２導電型の不純物の注入工程と、を同時に行うことを特徴とする半導体装置の製造方法。
4. バイポーラトランジスタとＭＯＳトランジスタとを同一の半導体基板に形成する半導体装置の製造方法であって、
   前記バイポーラトランジスタの形成工程として、請求項１に記載の半導体装置の製造方法、を含み、
   前記ＭＯＳトランジスタの形成工程として、前記半導体基板に前記第２導電型の不純物を注入してソース及びドレインを形成する工程を含み、
   前記ソース及びドレインを形成するための前記第２導電型の不純物の注入工程と、前記第２不純物層を形成するための前記第２導電型の不純物の注入工程と、を同時に行うことを特徴とする半導体装置の製造方法。
5. バイポーラトランジスタと、ゲート絶縁膜の厚さが異なる複数種類のＭＯＳトランジスタとを同一の半導体基板に形成する半導体装置の製造方法であって、
   前記バイポーラトランジスタの形成工程として、請求項１又は請求項２に記載の半導体装置の製造方法、を含み、
   前記バイポーラトランジスタの形成工程に先立ち、前記複数種類のＭＯＳトランジスタの形成工程として、
   前記半導体基板上に高耐圧型のＭＯＳトランジスタ用のゲート絶縁膜を形成する工程と、
   前記高耐圧型のＭＯＳトランジスタが形成される領域と、前記バイポーラトランジスタが形成される領域とを覆い、且つ、前記高耐圧型以外の他の種類のＭＯＳトランジスタが形成される領域を露出する第２のレジストパターンを前記ゲート絶縁膜上に形成する工程と、
   前記第２のレジストパターンをマスクに前記ゲート絶縁膜にウェットエッチングを施して、前記他の種類のＭＯＳトランジスタが形成される領域の前記半導体基板上から前記ゲート絶縁膜を除去する工程と、を含み、
   前記高耐圧型のＭＯＳトランジスタ用の前記ゲート絶縁膜は、前記他の種類のＭＯＳトランジスタのゲート絶縁膜と比較して、膜厚が最も大きいことを特徴とする半導体装置の製造方法。

Images