JP2005032932A - 半導体装置及びその製造方法 - Google Patents

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郁子 鬼武
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Abstract

【課題】耐圧を劣化させることなく、オートドープ層などの不純物層による影響を低減し、高周波特性の劣化を抑止する。
【解決手段】第1導電型の第1の半導体領域103a及び第1の半導体領域103aの表面領域の少なくとも一部に形成された第1の半導体領域103aよりも不純物濃度の高い第1導電型の第2の半導体領域103bからなり、底面から第1の厚さの第1の面S及び前記底面から前記第1の厚さよりも厚い第2の厚さの第2の面Sを備えたコレクタ領域103a,103bと、第2の面S上に形成された第2導電型の真性ベース領域108と、第1導電型のエミッタ領域109と、エミッタ引き出し領域113と、少なくとも第1の面S上に形成された絶縁膜104,105と、前記絶縁膜上に形成されたベース引き出し領域106,107と、外部ベース領域110とを具備した半導体装置である。
【選択図】 図1

Description

【0001】
【発明の属する技術分野】
本発明は、バイポーラトランジスタを備えた半導体装置及びその製造方法に関する。
【0002】
【従来の技術】
高周波用途の半導体装置として、例えば、バイポーラトランジスタがある。図14に、従来のNPNバイポーラトランジスタを示す。P型半導体基板131上に、N型埋め込み層132が形成され、N型埋め込み層132上に、N型コレクタ領域133が形成されている。N型コレクタ領域133上に、P型真性ベース領域134及び素子分離領域135が形成されている。P型真性ベース領域134の表面領域の一部に、N型エミッタ領域136が形成されている。P型真性ベース領域134の周辺には、比較的高濃度なP型外部ベース領域137が形成されている。
【0003】
P型外部ベース領域137上及び素子分離領域135上に、P型真性ベース領域134及びN型エミッタ領域136が露出するような開口部138を有するP型ベース引き出し領域139が形成されている。P型ベース引き出し領域139の上面及び側面と、P型真性ベース領域134上に、第1及び第2の絶縁膜140,141が形成されている。N型エミッタ領域136上に、N型エミッタ引き出し領域142が形成され、第1及び第2の絶縁膜140,141上にN型エミッタ引き出し領域142の端部が延在して形成されている。この種のNPNバイポーラトランジスタを備えた一般的な半導体装置の例として、特許文献1が知られている。
【0004】
続いて、図15乃至図17に、従来の技術のNPNバイポーラトランジスタの製造方法を示す。
【0005】
図15に示すように、P型半導体基板151上にN型埋め込み層152を形成する。続いて、N型埋め込み層152上にN型コレクタ領域153を形成する。さらに、N型コレクタ領域153上にシリコン酸化膜(図示しない)及びポリシリコン層(図示しない)を形成する。続いて、前記ポリシリコン層をエッチングして、開口部155を有するポリシリコンパターンを形成する。前記ポリシリコンパターンが形成されている領域に、P型不純物を導入し、P型ベース引き出し領域156を形成する。前記シリコン酸化膜の一部をウェットエッチングによって除去してアニールし、N型コレクタ領域153の表面を露出させる。前記シリコン酸化膜の残部は、バイポーラトランジスタの活性領域を分離するように、素子分離領域154を構成している。
【0006】
次に、P型ベース引き出し領域156を覆うようにシリコン窒化膜などの図示しない絶縁膜を形成し、エピタキシャル成長させることによって、図16に示すように、N型コレクタ領域153上にP型真性ベース領域157を形成する。また、P型ベース引出し領域156の上面及び側面に、シリコン酸化膜をさらに有する第1の絶縁膜158と、サイドウォールのシリコン窒化膜からなる第2の絶縁膜159を形成する。
【0007】
次に、図17に示すように、露出したP型真性ベース領域157上にポリシリコンを形成する。続いて、前記ポリシリコンが形成されている領域にN型不純物を導入し、ポリシリコンからなるN型エミッタ引き出し領域160を形成するとともに、P型真性ベース領域157の一部にN型エミッタ領域161を形成する。また、P型ベース引き出し領域156から、下に形成されているP型真性ベース領域157にP型不純物を拡散させて、P型外部ベース領域162を形成する。
【0008】
【特許文献1】
特開平11−233523号公報(図1)
【0009】
【発明が解決しようとする課題】
従来の技術では、図15及び図16に示すように、N型コレクタ領域153の表面を露出させ、N型コレクタ領域153上に、エピタキシャル成長によって、P型真性ベース領域157を形成している。このとき、図15に示すように、P型ベース引き出し領域156に含有されているP型不純物が雰囲気中に飛散し、露出したN型コレクタ領域153の表面に付くことによって、N型コレクタ領域153の表面にP型のオートドープ層163などの不純物層が形成される。また、他の製造方法で形成した場合でも、N型コレクタ領域153の表面にP型のオートドープ層163などの不純物層が形成され得る。図18に、図14の半導体装置におけるB−B断面の不純物濃度を示す。
【0010】
N型コレクタ領域153の表面にP型のオートドープ層163などの不純物層が形成されると、実質的にベース幅が広がるため、電子のベース通過時間が長くなり、高周波特性が劣化する。また、図18に示したように、オートドープ層163の影響を低減させるように、N型コレクタ領域153の濃度を高く形成すると、バイポーラトランジスタの耐圧が劣化してしまうという問題があった。また、図19に示したように、N型コレクタ領域153の一部の領域153aの濃度を比較的高く形成する方法もあるが、比較的高い濃度で形成されたN型コレクタ領域からは、空乏層153bが広がりにくい。よって、空乏層の広がりを抑制し、耐圧がやや劣化してしまう可能性がある。
【0011】
本発明は、上記した問題点を解決すべくなされたもので、耐圧を劣化させることなく、オートドープ層などの不純物層による影響を低減し、高周波特性の劣化を抑止することができる半導体装置及びその製造方法を提供することを目的とする。
【0012】
【課題を解決するための手段】
上記した目的を達成するための本発明の半導体装置の一形態は、第1導電型の第1の半導体領域及び前記第1の半導体領域の表面領域の少なくとも一部に形成された前記第1の半導体領域よりも不純物濃度の高い第1導電型の第2の半導体領域からなり、底面から第1の厚さの第1の面、及び、前記底面から前記第1の厚さよりも厚い第2の厚さの第2の面を備えたコレクタ領域と、
前記第2の面上に形成された第2導電型の真性ベース領域と、
前記真性ベース領域の表面領域に形成された第1導電型のエミッタ領域と、
前記エミッタ領域上に形成された第1導電型のエミッタ引き出し領域と、
少なくとも、前記第1の面上に形成された絶縁膜と、
前記絶縁膜上に形成された第2導電型のベース引き出し領域と、
前記ベース引き出し領域と前記コレクタ領域の境界領域、及び、前記ベース引き出し領域と前記真性ベース領域の境界領域に形成された第2導電型の外部ベース領域とを具備したことを特徴としている。
【0013】
また、上記した目的を達成するための本発明の半導体装置の製造方法の一形態は、基板上に第1導電型の第1の半導体領域を形成する工程と、
前記第1の半導体領域の表面領域の少なくとも一部に、前記第1の半導体領域よりも高い不純物濃度を有する第1導電型の第2の半導体領域を形成する工程と、前記第1及び第2の半導体領域に、頂部及び肩部を形成することによって、前記第1及び第2の半導体領域からなる凸状のコレクタ領域を形成する工程と、
前記コレクタ領域上に、第1の絶縁膜を形成する工程と、
前記肩部上に形成された第1の絶縁膜上に、第2導電型の第1のベース引き出し領域を形成する工程と、
前記頂部上及び前記頂部と前記肩部の間の側面の一部上に形成された前記第1の絶縁膜を除去する工程と、
表面が露出した前記第1のベース引き出し領域及び前記コレクタ領域から、非選択性エピタキシャル成長法によって、第2導電型の第2のベース引き出し領域及び真性ベース領域を形成する工程と、
前記第2のベース引き出し領域及び前記真性ベース領域上に、前記真性ベース領域の表面が露出するような開口部を有する第2の絶縁膜を形成する工程と、
前記開口部を埋めるよう第1導電型のエミッタ引き出し領域を形成して、前記真性ベース領域の表面領域にエミッタ領域を形成し、少なくとも前記第2のベース引き出し領域と前記コレクタ領域の境界領域、及び、前記第2のベース引き出し領域と前記真性ベース領域の境界領域に、第2導電型の外部ベース領域を形成する工程と、
を具備したことを特徴としている。
【0014】
上記した本発明の一形態によれば、耐圧を劣化させることなく、オートドープ層などの不純物層による影響を低減し、高周波特性の劣化を抑止することができる半導体装置及びその製造方法を提供することができる。
【0015】
【発明の実施の形態】
以下、図面を参照して、本発明の実施の形態について詳細に説明する。
(第1の実施の形態)
図1乃至図8に本発明の第1の実施の形態に係る半導体装置を示す。図1に、NPNバイポーラトランジスタの要部断面図を示す。図1に示すように、P型半導体基板101上に、N型埋め込み層102が形成され、N型埋め込み層102上に、第1のN型コレクタ領域103aが形成され、第1のN型コレクタ領域103aの表面上の全面には、比較的高濃度な第2のN型コレクタ領域103bが形成されている。第1及び第2のN型コレクタ領域103a,103bは、底面から第1の厚さLを有する第1の面S、及び、底面から第1の厚さよりも厚い第2の厚さLを有する第2の面Sを有している。すなわち、第1及び第2のN型コレクタ領域103a,103bには、第1の面Sを肩部103sとし、第2の面Sを頂部103tとする凸状の形状が形成されている。肩部103s上に、第1の絶縁膜104と第2の絶縁膜105が積層され、第1及び第2の絶縁膜104,105上には、第1のP型ベース引き出し領域106が形成されている。また、第1のP型ベース引き出し領域106及び第2のN型コレクタ領域103b上には、第2のP型ベース引き出し領域107及びP型真性ベース領域108がそれぞれ形成されている。
【0016】
また、P型真性ベース領域108の表面領域の一部に、N型エミッタ領域109が形成されている。第1及び第2のP型ベース引き出し領域106,107の側面には、比較的高濃度なP型外部ベース領域110が形成されている。また、P型真性ベース領域108上及び第2のP型ベース引き出し領域107上に、N型エミッタ領域109が露出するような開口部111を有する第3の絶縁膜112が形成されている。N型エミッタ領域109上に、N型エミッタ引き出し領域113が形成されている。N型エミッタ引き出し領域113の端部は、第3の絶縁膜112上に延在して形成されているが、特にこれに限定しない。
【0017】
P型ベース引き出し領域の底面に接するよう形成された絶縁膜は、二層膜で形成することによって、コレクタ−ベース間の寄生容量を低減するべく、ある程度の厚さになるように形成しているが、これに限定されず、一層膜で形成してもかまわない。
【0018】
コレクタ−ベース接合面積W,N型エミッタ引き出し領域113及びN型エミッタ領域109の接続面積Y,第1及び第2のP型ベース引き出し領域106,107とP型外部ベース領域110の接続面積Xとする。ベース引き出し領域とベース領域の上端が平坦であり、コレクタ層に、絶縁膜とベース引き出し領域が埋め込まれた構成となっている。
【0019】
続いて、図2乃至図8に、本実施の形態に示した半導体装置の製造方法の工程を示す要部断面図を示す。図2に示すように、P型のシリコン半導体基板201上にN型埋め込み層202を形成する。続いて、N型埋め込み層202上に第1のN型コレクタ領域203を形成し、続いて、第1のN型コレクタ領域203a上に、エピタキシャル成長によって、比較的高濃度な第2のN型コレクタ領域203bを形成する。ここで、第1のN型コレクタ領域203aの不純物濃度は、1×1016cm−3程度であり、比較的高濃度な第2のN型コレクタ領域203bの不純物濃度は、1×1017cm−3程度である。第2のN型コレクタ領域203bは、イオン注入によって形成してもよい。
【0020】
次に、図3に示すように、N型コレクタ領域203に、肩部203s及び頂部203tを有する凸状の形状を形成するよう、RIE(Reactive Ion Etching)によってエッチングする。このとき、肩部と頂部の間の側面は、半導体基板またはN型コレクタ領域203の頂部203tの表面に対して、ほぼ垂直に形成してもよいし、テーパー形状になるよう、やや斜めに形成してもかまわない。次に、シリコン酸化膜などの第1の絶縁膜204を全面に堆積し、CMP(Chemical Mechanical Polishing)等を行って、第1の絶縁膜204の上端が、第2のN型コレクタ領域203bの上端と等しくなるようにエッチバックする。ここで、図3に示した第1の絶縁膜204をエッチバックする工程は、通常のSTI(Shallow Trench
Isolation)を形成する工程と同じである。
【0021】
次に、図4に示すように、さらに第1の絶縁膜204をエッチバックする。本実施の形態では、第1の絶縁膜をエッチバックする工程を2回に分けて行っているが、1回で行ってもかまわない。
【0022】
次に、図5に示すように、シリコン酸化膜などの第2の絶縁膜205と、ポリシリコンの第1のP型ベース引き出し領域206を順に全面に堆積する。CMP等を行って、第1のP型ベース引き出し領域206の上端が、第2のN型コレクタ領域203bの上端とほぼ等しくなるようにエッチバックする。第1のP型ベース引き出し領域206の上端とN型コレクタ領域203bの上端は、ほぼ同じ高さであり、0.05μm以下の平坦性を有するよう、形成することができる。
【0023】
次に、図6に示すように、第2の絶縁膜205及び第1の絶縁膜204をウェットエッチングし、少なくともN型コレクタ領域203の上面及び第1のP型ベース引き出し領域206の側面に形成されている絶縁膜を除去する。
【0024】
次に、図7に示すように、P型不純物を導入して非選択エピタキシャル成長をさせて、第1のP型ベース引き出し領域206の側面及び上面と、N型コレクタ領域203の上面に、第2のP型ベース引き出し領域207及びP型真性ベース領域208を形成する。非選択エピタキシャル成長では、ポリシリコン層及びシリコン酸化膜からは、ポリシリコン層が自己整合的に形成され、シリコン層からはシリコン層が自己整合的に形成される。
【0025】
次に、図8に示すように、シリコン酸化膜の第3の絶縁膜209を全面に堆積し、リソグラフィー技術によってパターニングし、RIEによってエッチングを行い、P型真性ベース領域208の表面が露出するように開口部210を形成する。
【0026】
次に、図9に示すように、ポリシリコンを堆積させて、エッチングする。続いて、N型不純物を導入することによって、ポリシリコンのN型エミッタ引き出し領域211を形成し、N型エミッタ引き出し領域211下に形成されたP型真性ベース領域208の表面に、N型エミッタ領域212を形成する。第1及び第2のP型ベース引き出し領域206,207の側面には、比較的高濃度なP型外部ベース領域213を形成する。N型エミッタ引き出し領域211の端部は、第3の絶縁膜209上に延在して形成されているが、特にこれに限定しない。
【0027】
本実施の形態によれば、第1のN型コレクタ領域103aの表面上の全面に、比較的高濃度な第2のN型コレクタ領域103bを形成している。図10に、図1の半導体装置におけるA−A断面の不純物濃度を示す。P型ベース引き出し領域から飛散したP型不純物によって形成されるオートドープ層などの不純物層が形成された場合でも、第2のN型コレクタ領域103bを比較的高濃度で形成しているため、その影響を低減し、高周波特性の劣化を抑制することができる。
【0028】
また、図1に示すように、P型ベース引き出し領域とN型コレクタ領域の境界領域、及び、P型ベース引き出し領域とP型真性ベース領域の境界領域に外部ベース領域が形成されている。よって、外部ベース領域と第1のN型コレクタ領域は、直接接続されている。外部ベース領域と第1のN型コレクタ領域の接合から広がる空乏層114は、第1のP型ベース引き出し領域106の側面の全面に大きく形成された外部ベース領域110から、表面に対して、平行な方向にも効率よく広がるため、容易に完全空乏化することができる。ここで、完全空乏化とは、第2のN型コレクタ領域103b下の領域の全般にも空乏層が広がる様子をいう。また、外部ベース領域110の下端(底面の位置)が、第2のN型コレクタ領域103bの下端よりも低くなるように形成されているため、外部ベース領域と第1のN型コレクタ領域の接合から広がる空乏層114は、第1のP型ベース引き出し領域106の側面の全面に大きく形成された外部ベース領域110から、半導体基板またはN型コレクタ領域103の頂部103tの表面に対して、平行な方向にもより効率よく広がりやすい構成となっている。よって、比較的高濃度な第2のN型コレクタ領域103bが、空乏層の広がりを抑制することはなく、耐圧の劣化は生じない。
【0029】
また、コレクタ−ベース接合面積Wを縮小して、帰還容量の低減をはかっても、第1及び第2のP型ベース引き出し領域106,107とP型外部ベース領域110の接続面積Xを維持することができるため、コレクタ−ベース接合面積Wを縮小することによって、ベース抵抗が上昇することはない。つまり、コレクタ−ベース接合面積Wと、第1及び第2のP型ベース引き出し領域106,107とP型外部ベース領域110の接続面積Xの面は、平行ではなく垂直方向であるため、トレードオフの関係になく、ベース抵抗を上昇させることなく、コレクタ−ベース接合面積を縮小して高周波特性を向上することができる。
【0030】
さらに、P型外部ベース領域110が、P型ベース引き出し領域とP型真性ベース領域の境界領域に加えて、P型ベース引き出し領域とN型コレクタ領域の境界領域にも形成されているため、接続面積Xの厚さに相当する部分(図中の厚さX)は、真性ベース領域の厚さよりも厚くなるように形成されている。したがって、接続面積Xを有するベース領域を広げて形成することによって、ベース抵抗をより低減することができる。
【0031】
また、サイドウォールを用いた構造を採用せずに、リソグラフィー技術によって、単層の第3の絶縁膜112にエミッタ領域の開口部111を形成しているため、リソグラフィー技術の向上によって、N型エミッタ引き出し領域113及びN型エミッタ領域109の接続面積Yの開口寸法の微細化や合わせ精度の向上が可能となり、さらに微細化が容易に可能となる。また、その際、ベース引き出し領域とベース領域の上端がほぼ等しくなるように形成されているため、その上に形成された第3の絶縁膜112は、平坦性がよく、第3の絶縁膜に形成する開口部の合わせ精度を、より精度よく形成することができる。
【0032】
また、第1及び第2のP型ベース引き出し領域106,107とP型外部ベース領域110の接続面積Xを容易に大きく形成することができるため、ベース抵抗を低減し、雑音特性を向上することができる。
(第1の変形例)
図11乃至図12に本発明の第1の実施の形態の第1の変形例に係る半導体装置を示す。図11に示したのは、NPNバイポーラトランジスタの要部断面図である。図11に示すように、P型半導体基板301上に、N型埋め込み層302が形成され、N型埋め込み層302上に、第1のN型コレクタ領域303aが形成され、第1のN型コレクタ領域303aの表面上の全面には、比較的高濃度な第2のN型コレクタ領域303bが形成されている。第1及び第2のN型コレクタ領域303a,303bからなるコレクタ領域は、底面から第1の厚さLを有する第1の面S、及び、底面から第1の厚さよりも厚い第2の厚さLを有する第2の面Sを有している。すなわち、第1及び第2のN型コレクタ領域303a,303bには、第1の面Sを肩部303sとし、第2の面Sを頂部103tとする凸状の形状が形成されている。肩部303s上に、第1の絶縁膜304と第2の絶縁膜305が積層され、第1及び第2の絶縁膜304,305上には、第1のP型ベース引き出し領域306が形成されている。第1の絶縁膜304は、第1のP型ベース引き出し領域306の側面の一部にも接するよう形成されている。また、第1のP型ベース引き出し領域306及び第2のN型コレクタ領域303b上には、第2のP型ベース引き出し領域307及びP型真性ベース領域308が形成されている。第2のP型ベース引き出し領域307は、第2の絶縁膜305が形成されていない第1のP型ベース引き出し領域306の側面にも形成されている。
【0033】
また、P型真性ベース領域308の表面領域の一部に、N型エミッタ領域309が形成されている。第1のP型ベース引き出し領域306の側面の一部及び第2のP型ベース引き出し領域307の側面には、比較的高濃度なP型外部ベース領域310が形成されている。また、P型真性ベース領域308上及び第2のP型ベース引き出し領域307上に、N型エミッタ領域309が露出するような開口部311を有する第3の絶縁膜312が形成されている。N型エミッタ領域309上に、N型エミッタ引き出し領域313が形成されている。N型エミッタ引き出し領域110の端部は、第3の絶縁膜312上に延在して形成されているが、特にこれに限定しない。
【0034】
P型ベース引き出し領域の底面に接するよう形成された絶縁膜は、二層膜で形成することによって、コレクタ−ベース間の寄生容量を低減するべく、ある程度の厚さになるように形成しているが、これに限定されず、一層膜で形成してもかまわない。
【0035】
コレクタ−ベース接合面積W,N型エミッタ引き出し領域313及びN型エミッタ領域309の接続面積Y,第1及び第2のP型ベース引き出し領域306,307とP型外部ベース領域310の接続面積Xとする。ベース引き出し領域とベース領域の上端が平坦であり、コレクタ層に、絶縁膜とベース引き出し領域が埋め込まれた構成となっている。
【0036】
続いて、図12に、本実施の形態の第1の変形例に示した半導体装置の製造方法の工程のうち、本実施の形態に示した工程と異なる工程の要部断面図を示す。すなわち、図6に代わる工程として、図12に示すように、第2の絶縁膜305をウェットエッチングし、第1のP型ベース引き出し領域306の側面に形成された絶縁膜の一部を除去する。それ以降の工程は、本実施の形態に示した工程と同じであるため、説明を省略する。
【0037】
第1の変形例によれば、図11に示すように、P型ベース引き出し領域とN型コレクタ領域の境界領域、及び、P型ベース引き出し領域とP型真性ベース領域の境界領域に外部ベース領域が形成されている。よって、外部ベース領域と第1のN型コレクタ領域は、直接接続されている。外部ベース領域と第1のN型コレクタ領域の接合から広がる空乏層314は、第1のP型ベース引き出し領域306の側面の一部に形成された外部ベース領域から、半導体基板またはN型コレクタ領域303の頂部303tの表面に対して、平行な方向にも広がるため、容易に完全空乏化することができる。ここで、完全空乏化とは、第2のN型コレクタ領域303b下の領域の全般にも空乏層が広がる様子をいう。また、外部領域310の下端(底面の位置)が、第2のN型コレクタ領域303bの下端よりも低くなるように形成されているため、外部ベース領域と第1のN型コレクタ領域の接合から広がる空乏層314は、第1のP型ベース引き出し領域306の側面の全面に大きく形成された外部ベース領域310から、半導体基板またはN型コレクタ領域303の頂部303tの表面に対して表面に対して、平行な方向にもより効率よく広がりやすい構成となっている。よって、比較的高濃度な第2のN型コレクタ領域303bが、空乏層の広がりを抑制することはなく、耐圧の劣化は生じない。
【0038】
また、第1の変形例によれば、第1及び第2のP型ベース引き出し領域306,307とP型外部ベース領域310の接続面積Xを容易に大きく形成することができるため、ベース抵抗を低減し、雑音特性を向上することができるとともに、第1のP型ベース引き出し領域306の側面に形成された絶縁膜の一部を除去することによって、P型外部ベース領域310の形成領域を調整し、コレクタ−ベース容量を調整することが可能である。
【0039】
さらに、P型外部ベース領域310が、P型ベース引き出し領域とP型真性ベース領域の境界領域に加えて、P型ベース引き出し領域とN型コレクタ領域の境界領域にも形成されているため、接続面積Xの厚さに相当する部分(図中の厚さX)は、真性ベース領域の厚さよりも厚くなるように形成されている。したがって、接続面積Xを有するベース領域を広げて形成することによって、ベース抵抗をより低減することができる。
【0040】
また、本実施の形態では、図1及び図11に示した第2のN型コレクタ領域は、第1のN型コレクタ領域の表面上の全面に形成している。しかし、図13(a),(b)に示すように、第1のN型コレクタ領域503aの中央領域など、キャリアが通過する領域に選択的に形成してもかまわない。この場合、第2のN型コレクタ領域503bは、真性ベース領域508を形成する前に、イオン注入を行って形成してもよいし、真性ベース領域508を形成した後に形成してもかまわない。第2のN型コレクタ領域503bは、キャリアが通過する領域に選択的に形成しているため、外部ベース領域と第1のN型コレクタ領域の接合から広がる空乏層(図示しない)は、第1のP型ベース引き出し領域506の側面または側面の一部に形成された外部ベース領域510及び真性ベース領域508から、半導体基板または第1のN型コレクタ領域503aの頂部503tの表面に対して、平行な方向及び垂直な方向にも広がり、さらに完全空乏化しやすい構成に形成することができる。
【0041】
本実施の形態では、P型真性ベース領域として、シリコンを用いた例を記載したが、これに限定されず、SiGeで形成してもかまわない。また、P型半導体基板上にN型埋め込み層を形成し、N型埋め込み層上にN型コレクタ領域を形成した例を記載したが、これに限定されない。N型埋め込み層は、埋め込み層に限定されず、また、N型半導体基板上に、N型コレクタ領域を形成し、裏面からコレクタ電極を取り出す構造に適用することも可能である。
【0042】
【発明の効果】
以上詳述したように、本発明によれば、耐圧を劣化させることなく、オートドープ層などの不純物層による影響を低減し、高周波特性の劣化を抑止することができる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態に係る半導体装置を示す要部断面図である。
【図2】本発明の第1の実施の形態に係る半導体装置の製造方法の一工程を示す要部断面図である。
【図3】本発明の第1の実施の形態に係る半導体装置の製造方法の一工程を示す要部断面図である。
【図4】本発明の第1の実施の形態に係る半導体装置の製造方法の一工程を示す要部断面図である。
【図5】本発明の第1の実施の形態に係る半導体装置の製造方法の一工程を示す要部断面図である。
【図6】本発明の第1の実施の形態に係る半導体装置の製造方法の一工程を示す要部断面図である。
【図7】本発明の第1の実施の形態に係る半導体装置の製造方法の一工程を示す要部断面図である。
【図8】本発明の第1の実施の形態に係る半導体装置の製造方法の一工程を示す要部断面図である。
【図9】本発明の第1の実施の形態に係る半導体装置の製造方法の一工程を示す要部断面図である。
【図10】本発明の第1の実施の形態に係り、図1に示した半導体装置のA−A断面における不純物濃度を示す図である。
【図11】本発明の第1の実施の形態の第1の変形例に係る半導体装置を示す要部断面図である。
【図12】本発明の第1の実施の形態の第1の変形例に係る半導体装置の製造方法の一工程を示す要部断面図である。
【図13】本発明の第1の実施の形態に係る他の半導体装置を示す要部断面図である。
【図14】従来の技術の半導体装置を示す要部断面図である。
【図15】従来の技術の半導体装置の製造方法の一工程を示す要部断面図である。
【図16】従来の技術の半導体装置の製造方法の一工程を示す要部断面図である。
【図17】従来の技術の半導体装置の製造方法の一工程を示す要部断面図である。
【図18】従来の技術に係り、図14に示した半導体装置のB−B断面における不純物濃度を示す図である。
【図19】他の従来の技術に係り、空乏層の広がりを模式的に示す図である。
【符号の説明】
101,201,301,501 P型半導体基板
102,202,302,502 N型埋め込み層
103a,203a,303a,503a 第1のN型コレクタ領域
103b,203b,303b,503b 第2のN型コレクタ領域
103s,203s,303s,503s 肩部
103t,203t,303t,503t 頂部
104,204,304,504 第1の絶縁膜
105,205,305,505 第2の絶縁膜
106,206,306,506 第1のP型ベース引き出し領域
107,207,307,507 第2のP型ベース引き出し領域
108,208,308,508 P型真性ベース領域
109,212,309,509 N型エミッタ領域
110,213,310,510 P型外部ベース領域
111,210,311,511 開口部
112,209,312,512 第3の絶縁膜
113,211,313,513 N型エミッタ引き出し領域
114,314 空乏層
第1の面
第2の面
第1の厚さ
第2の厚さ

Claims (16)

  1. 第1導電型の第1の半導体領域及び前記第1の半導体領域の表面領域の少なくとも一部に形成された前記第1の半導体領域よりも不純物濃度の高い第1導電型の第2の半導体領域からなり、底面から第1の厚さの第1の面、及び、前記底面から前記第1の厚さよりも厚い第2の厚さの第2の面を備えたコレクタ領域と、前記第2の面上に形成された第2導電型の真性ベース領域と、
    前記真性ベース領域の表面領域に形成された第1導電型のエミッタ領域と、
    前記エミッタ領域上に形成された第1導電型のエミッタ引き出し領域と、
    少なくとも、前記第1の面上に形成された絶縁膜と、
    前記絶縁膜上に形成された第2導電型のベース引き出し領域と、
    前記ベース引き出し領域と前記コレクタ領域の境界領域、及び、前記ベース引き出し領域と前記真性ベース領域の境界領域に形成された第2導電型の外部ベース領域とを具備したことを特徴とする半導体装置。
  2. 前記外部ベース領域と前記第1の半導体領域の接合面は、前記第2の面に対してほぼ垂直になるよう形成されていることを特徴とする請求項2に記載の半導体装置。
  3. 前記絶縁膜は、前記第1の面と前記第2の面の間の側面の一部上にも形成されていることを特徴とする請求項1または請求項2に記載の半導体装置。
  4. 前記第1の面上には、第1の絶縁膜が形成され、前記第1の絶縁膜上及び前記第1の面と前記第2の面の間の側面上には、前記第2の絶縁膜が形成されていることを特徴とする請求項1乃至3のいずれか一項に記載の半導体装置。
  5. 第1導電型の第1の半導体領域及び前記第1の半導体領域の表面領域の少なくとも一部に形成された前記第1の半導体領域よりも不純物濃度の高い第1導電型の第2の半導体領域からなり、頂部及び肩部を備えた凸状のコレクタ領域と、
    前記頂部上に形成された第2導電型の真性ベース領域と、
    前記真性ベース領域の表面領域に形成された第1導電型のエミッタ領域と、
    前記エミッタ領域上に形成された第1導電型のエミッタ引き出し領域と、
    少なくとも、前記肩部上に形成された絶縁膜と、
    前記絶縁膜上に形成された第2導電型のベース引き出し領域と、
    前記ベース引き出し領域と前記コレクタ領域の境界領域、及び、前記ベース引き出し領域と前記真性ベース領域の境界領域に形成された第2導電型の外部ベース領域とを具備したことを特徴とする半導体装置。
  6. 前記外部ベース領域と前記第1の半導体領域の接合面は、前記頂部の表面に対してほぼ垂直になるよう形成されていることを特徴とする請求項5のいずれか一項に記載の半導体装置。
  7. 前記絶縁膜は、前記頂部と前記肩部の間の側面の一部にも形成されていることを特徴とする請求項5または請求項6に記載の半導体装置。
  8. 前記肩部上には、第1の絶縁膜が形成され、前記第1の絶縁膜上及び前記頂部と前記肩部の間の側面上には、前記第2の絶縁膜が形成されていることを特徴とする請求項2乃至7のいずれか一項に記載の半導体装置。
  9. 前記外部ベース領域の下端が、前記第2の半導体領域の下端よりも低くなるように形成されていることを特徴とする請求項1,2,5,6のいずれか一項に記載の半導体装置。
  10. 前記ベース引き出し領域は、第1及び第2のベース引き出し領域からなり、
    前記第2のベース引き出し領域及び前記真性ベース領域は、非選択エピタキシャル成長によって、前記第1のベース引き出し領域上及び前記コレクタ領域上にそれぞれ形成された領域であることを特徴とする請求項1,2,5,6のいずれか一項に記載の半導体装置。
  11. 前記真性ベース領域上及び前記ベース引き出し領域上に、さらに単層の第3の絶縁膜が形成されていることを特徴とする請求項1,2,5,6のいずれか一項に記載の半導体装置。
  12. 前記外部ベース領域と前記第1の半導体領域の接合面から広がる空乏層は、前記第2の半導体領域下の領域を覆うように広がることを特徴とする請求項1,2,5,6,9のいずれか一項に記載の半導体装置。
  13. 基板上に第1導電型の第1の半導体領域を形成する工程と、
    前記第1の半導体領域の表面領域の少なくとも一部に、前記第1の半導体領域よりも高い不純物濃度を有する第1導電型の第2の半導体領域を形成する工程と、前記第1及び第2の半導体領域に、頂部及び肩部を形成することによって、前記第1及び第2の半導体領域からなる凸状のコレクタ領域を形成する工程と、
    前記コレクタ領域上に、第1の絶縁膜を形成する工程と、
    前記肩部上に形成された第1の絶縁膜上に、第2導電型の第1のベース引き出し領域を形成する工程と、
    前記頂部上及び前記頂部と前記肩部の間の側面の一部上に形成された前記第1の絶縁膜を除去する工程と、
    表面が露出した前記第1のベース引き出し領域及び前記コレクタ領域から、非選択性エピタキシャル成長法によって、第2導電型の第2のベース引き出し領域及び真性ベース領域を形成する工程と、
    前記第2のベース引き出し領域及び前記真性ベース領域上に、前記真性ベース領域の表面が露出するような開口部を有する第2の絶縁膜を形成する工程と、
    前記開口部を埋めるよう第1導電型のエミッタ引き出し領域を形成して、前記真性ベース領域の表面領域にエミッタ領域を形成し、少なくとも前記第2のベース引き出し領域と前記コレクタ領域の境界領域、及び、前記第2のベース引き出し領域と前記真性ベース領域の境界領域に、第2導電型の外部ベース領域を形成する工程と、
    を具備したことを特徴とする半導体装置の製造方法。
  14. 前記第1の絶縁膜を除去する工程は、少なくとも、前記頂部と前記肩部の間の側面の一部、及び前記頂部上に形成された前記第1の絶縁膜を除去する工程であり、
    前記外部ベース領域は、前記第1及び第2のベース引き出し領域と前記コレクタ領域の境界領域、及び、前記第1及び第2のベース引き出し領域と前記真性ベース領域の境界領域に形成されていることを特徴とする請求項14に記載の半導体装置の製造方法。
  15. 前記開口部を形成する工程は、リソグラフィー技術によって形成することを特徴とする請求項13または請求項14に記載の半導体装置の製造方法。
  16. 前記第1の絶縁膜は、上層及び下層の絶縁膜を有しており、
    前記第1の絶縁膜を形成する工程では、
    前記肩部上に下層の絶縁膜を形成し、前記下層の絶縁膜上、前記頂部と前記肩部の間の側面上、及び、前記頂部上に上層の絶縁膜を形成し、
    前記第1の絶縁膜を除去する工程では、
    前記上層の絶縁膜の一部を除去することを特徴とする請求項13に記載の半導体装置の製造方法。
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JP2011171493A (ja) * 2010-02-18 2011-09-01 Asahi Kasei Electronics Co Ltd 半導体装置及びその製造方法

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