JP2005032932A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】耐圧を劣化させることなく、オートドープ層などの不純物層による影響を低減し、高周波特性の劣化を抑止する。
【解決手段】第１導電型の第１の半導体領域１０３ａ及び第１の半導体領域１０３ａの表面領域の少なくとも一部に形成された第１の半導体領域１０３ａよりも不純物濃度の高い第１導電型の第２の半導体領域１０３ｂからなり、底面から第１の厚さの第１の面Ｓ１及び前記底面から前記第１の厚さよりも厚い第２の厚さの第２の面Ｓ２を備えたコレクタ領域１０３ａ，１０３ｂと、第２の面Ｓ２上に形成された第２導電型の真性ベース領域１０８と、第１導電型のエミッタ領域１０９と、エミッタ引き出し領域１１３と、少なくとも第１の面Ｓ１上に形成された絶縁膜１０４，１０５と、前記絶縁膜上に形成されたベース引き出し領域１０６，１０７と、外部ベース領域１１０とを具備した半導体装置である。
【選択図】 図１
【解決手段】第１導電型の第１の半導体領域１０３ａ及び第１の半導体領域１０３ａの表面領域の少なくとも一部に形成された第１の半導体領域１０３ａよりも不純物濃度の高い第１導電型の第２の半導体領域１０３ｂからなり、底面から第１の厚さの第１の面Ｓ１及び前記底面から前記第１の厚さよりも厚い第２の厚さの第２の面Ｓ２を備えたコレクタ領域１０３ａ，１０３ｂと、第２の面Ｓ２上に形成された第２導電型の真性ベース領域１０８と、第１導電型のエミッタ領域１０９と、エミッタ引き出し領域１１３と、少なくとも第１の面Ｓ１上に形成された絶縁膜１０４，１０５と、前記絶縁膜上に形成されたベース引き出し領域１０６，１０７と、外部ベース領域１１０とを具備した半導体装置である。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、バイポーラトランジスタを備えた半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
高周波用途の半導体装置として、例えば、バイポーラトランジスタがある。図１４に、従来のＮＰＮバイポーラトランジスタを示す。Ｐ型半導体基板１３１上に、Ｎ型埋め込み層１３２が形成され、Ｎ型埋め込み層１３２上に、Ｎ型コレクタ領域１３３が形成されている。Ｎ型コレクタ領域１３３上に、Ｐ型真性ベース領域１３４及び素子分離領域１３５が形成されている。Ｐ型真性ベース領域１３４の表面領域の一部に、Ｎ型エミッタ領域１３６が形成されている。Ｐ型真性ベース領域１３４の周辺には、比較的高濃度なＰ型外部ベース領域１３７が形成されている。
【０００３】
Ｐ型外部ベース領域１３７上及び素子分離領域１３５上に、Ｐ型真性ベース領域１３４及びＮ型エミッタ領域１３６が露出するような開口部１３８を有するＰ型ベース引き出し領域１３９が形成されている。Ｐ型ベース引き出し領域１３９の上面及び側面と、Ｐ型真性ベース領域１３４上に、第１及び第２の絶縁膜１４０，１４１が形成されている。Ｎ型エミッタ領域１３６上に、Ｎ型エミッタ引き出し領域１４２が形成され、第１及び第２の絶縁膜１４０，１４１上にＮ型エミッタ引き出し領域１４２の端部が延在して形成されている。この種のＮＰＮバイポーラトランジスタを備えた一般的な半導体装置の例として、特許文献１が知られている。
【０００４】
続いて、図１５乃至図１７に、従来の技術のＮＰＮバイポーラトランジスタの製造方法を示す。
【０００５】
図１５に示すように、Ｐ型半導体基板１５１上にＮ型埋め込み層１５２を形成する。続いて、Ｎ型埋め込み層１５２上にＮ型コレクタ領域１５３を形成する。さらに、Ｎ型コレクタ領域１５３上にシリコン酸化膜（図示しない）及びポリシリコン層（図示しない）を形成する。続いて、前記ポリシリコン層をエッチングして、開口部１５５を有するポリシリコンパターンを形成する。前記ポリシリコンパターンが形成されている領域に、Ｐ型不純物を導入し、Ｐ型ベース引き出し領域１５６を形成する。前記シリコン酸化膜の一部をウェットエッチングによって除去してアニールし、Ｎ型コレクタ領域１５３の表面を露出させる。前記シリコン酸化膜の残部は、バイポーラトランジスタの活性領域を分離するように、素子分離領域１５４を構成している。
【０００６】
次に、Ｐ型ベース引き出し領域１５６を覆うようにシリコン窒化膜などの図示しない絶縁膜を形成し、エピタキシャル成長させることによって、図１６に示すように、Ｎ型コレクタ領域１５３上にＰ型真性ベース領域１５７を形成する。また、Ｐ型ベース引出し領域１５６の上面及び側面に、シリコン酸化膜をさらに有する第１の絶縁膜１５８と、サイドウォールのシリコン窒化膜からなる第２の絶縁膜１５９を形成する。
【０００７】
次に、図１７に示すように、露出したＰ型真性ベース領域１５７上にポリシリコンを形成する。続いて、前記ポリシリコンが形成されている領域にＮ型不純物を導入し、ポリシリコンからなるＮ型エミッタ引き出し領域１６０を形成するとともに、Ｐ型真性ベース領域１５７の一部にＮ型エミッタ領域１６１を形成する。また、Ｐ型ベース引き出し領域１５６から、下に形成されているＰ型真性ベース領域１５７にＰ型不純物を拡散させて、Ｐ型外部ベース領域１６２を形成する。
【０００８】
【特許文献１】
特開平１１−２３３５２３号公報（図１）
【０００９】
【発明が解決しようとする課題】
従来の技術では、図１５及び図１６に示すように、Ｎ型コレクタ領域１５３の表面を露出させ、Ｎ型コレクタ領域１５３上に、エピタキシャル成長によって、Ｐ型真性ベース領域１５７を形成している。このとき、図１５に示すように、Ｐ型ベース引き出し領域１５６に含有されているＰ型不純物が雰囲気中に飛散し、露出したＮ型コレクタ領域１５３の表面に付くことによって、Ｎ型コレクタ領域１５３の表面にＰ型のオートドープ層１６３などの不純物層が形成される。また、他の製造方法で形成した場合でも、Ｎ型コレクタ領域１５３の表面にＰ型のオートドープ層１６３などの不純物層が形成され得る。図１８に、図１４の半導体装置におけるＢ−Ｂ断面の不純物濃度を示す。
【００１０】
Ｎ型コレクタ領域１５３の表面にＰ型のオートドープ層１６３などの不純物層が形成されると、実質的にベース幅が広がるため、電子のベース通過時間が長くなり、高周波特性が劣化する。また、図１８に示したように、オートドープ層１６３の影響を低減させるように、Ｎ型コレクタ領域１５３の濃度を高く形成すると、バイポーラトランジスタの耐圧が劣化してしまうという問題があった。また、図１９に示したように、Ｎ型コレクタ領域１５３の一部の領域１５３ａの濃度を比較的高く形成する方法もあるが、比較的高い濃度で形成されたＮ型コレクタ領域からは、空乏層１５３ｂが広がりにくい。よって、空乏層の広がりを抑制し、耐圧がやや劣化してしまう可能性がある。
【００１１】
本発明は、上記した問題点を解決すべくなされたもので、耐圧を劣化させることなく、オートドープ層などの不純物層による影響を低減し、高周波特性の劣化を抑止することができる半導体装置及びその製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
上記した目的を達成するための本発明の半導体装置の一形態は、第１導電型の第１の半導体領域及び前記第１の半導体領域の表面領域の少なくとも一部に形成された前記第１の半導体領域よりも不純物濃度の高い第１導電型の第２の半導体領域からなり、底面から第１の厚さの第１の面、及び、前記底面から前記第１の厚さよりも厚い第２の厚さの第２の面を備えたコレクタ領域と、
前記第２の面上に形成された第２導電型の真性ベース領域と、
前記真性ベース領域の表面領域に形成された第１導電型のエミッタ領域と、
前記エミッタ領域上に形成された第１導電型のエミッタ引き出し領域と、
少なくとも、前記第１の面上に形成された絶縁膜と、
前記絶縁膜上に形成された第２導電型のベース引き出し領域と、
前記ベース引き出し領域と前記コレクタ領域の境界領域、及び、前記ベース引き出し領域と前記真性ベース領域の境界領域に形成された第２導電型の外部ベース領域とを具備したことを特徴としている。
【００１３】
また、上記した目的を達成するための本発明の半導体装置の製造方法の一形態は、基板上に第１導電型の第１の半導体領域を形成する工程と、
前記第１の半導体領域の表面領域の少なくとも一部に、前記第１の半導体領域よりも高い不純物濃度を有する第１導電型の第２の半導体領域を形成する工程と、前記第１及び第２の半導体領域に、頂部及び肩部を形成することによって、前記第１及び第２の半導体領域からなる凸状のコレクタ領域を形成する工程と、
前記コレクタ領域上に、第１の絶縁膜を形成する工程と、
前記肩部上に形成された第１の絶縁膜上に、第２導電型の第１のベース引き出し領域を形成する工程と、
前記頂部上及び前記頂部と前記肩部の間の側面の一部上に形成された前記第１の絶縁膜を除去する工程と、
表面が露出した前記第１のベース引き出し領域及び前記コレクタ領域から、非選択性エピタキシャル成長法によって、第２導電型の第２のベース引き出し領域及び真性ベース領域を形成する工程と、
前記第２のベース引き出し領域及び前記真性ベース領域上に、前記真性ベース領域の表面が露出するような開口部を有する第２の絶縁膜を形成する工程と、
前記開口部を埋めるよう第１導電型のエミッタ引き出し領域を形成して、前記真性ベース領域の表面領域にエミッタ領域を形成し、少なくとも前記第２のベース引き出し領域と前記コレクタ領域の境界領域、及び、前記第２のベース引き出し領域と前記真性ベース領域の境界領域に、第２導電型の外部ベース領域を形成する工程と、
を具備したことを特徴としている。
【００１４】
上記した本発明の一形態によれば、耐圧を劣化させることなく、オートドープ層などの不純物層による影響を低減し、高周波特性の劣化を抑止することができる半導体装置及びその製造方法を提供することができる。
【００１５】
【発明の実施の形態】
以下、図面を参照して、本発明の実施の形態について詳細に説明する。
（第１の実施の形態）
図１乃至図８に本発明の第１の実施の形態に係る半導体装置を示す。図１に、ＮＰＮバイポーラトランジスタの要部断面図を示す。図１に示すように、Ｐ型半導体基板１０１上に、Ｎ型埋め込み層１０２が形成され、Ｎ型埋め込み層１０２上に、第１のＮ型コレクタ領域１０３ａが形成され、第１のＮ型コレクタ領域１０３ａの表面上の全面には、比較的高濃度な第２のＮ型コレクタ領域１０３ｂが形成されている。第１及び第２のＮ型コレクタ領域１０３ａ，１０３ｂは、底面から第１の厚さＬ１を有する第１の面Ｓ１、及び、底面から第１の厚さよりも厚い第２の厚さＬ２を有する第２の面Ｓ２を有している。すなわち、第１及び第２のＮ型コレクタ領域１０３ａ，１０３ｂには、第１の面Ｓ１を肩部１０３ｓとし、第２の面Ｓ２を頂部１０３ｔとする凸状の形状が形成されている。肩部１０３ｓ上に、第１の絶縁膜１０４と第２の絶縁膜１０５が積層され、第１及び第２の絶縁膜１０４，１０５上には、第１のＰ型ベース引き出し領域１０６が形成されている。また、第１のＰ型ベース引き出し領域１０６及び第２のＮ型コレクタ領域１０３ｂ上には、第２のＰ型ベース引き出し領域１０７及びＰ型真性ベース領域１０８がそれぞれ形成されている。
【００１６】
また、Ｐ型真性ベース領域１０８の表面領域の一部に、Ｎ型エミッタ領域１０９が形成されている。第１及び第２のＰ型ベース引き出し領域１０６，１０７の側面には、比較的高濃度なＰ型外部ベース領域１１０が形成されている。また、Ｐ型真性ベース領域１０８上及び第２のＰ型ベース引き出し領域１０７上に、Ｎ型エミッタ領域１０９が露出するような開口部１１１を有する第３の絶縁膜１１２が形成されている。Ｎ型エミッタ領域１０９上に、Ｎ型エミッタ引き出し領域１１３が形成されている。Ｎ型エミッタ引き出し領域１１３の端部は、第３の絶縁膜１１２上に延在して形成されているが、特にこれに限定しない。
【００１７】
Ｐ型ベース引き出し領域の底面に接するよう形成された絶縁膜は、二層膜で形成することによって、コレクタ−ベース間の寄生容量を低減するべく、ある程度の厚さになるように形成しているが、これに限定されず、一層膜で形成してもかまわない。
【００１８】
コレクタ−ベース接合面積Ｗ，Ｎ型エミッタ引き出し領域１１３及びＮ型エミッタ領域１０９の接続面積Ｙ，第１及び第２のＰ型ベース引き出し領域１０６，１０７とＰ型外部ベース領域１１０の接続面積Ｘとする。ベース引き出し領域とベース領域の上端が平坦であり、コレクタ層に、絶縁膜とベース引き出し領域が埋め込まれた構成となっている。
【００１９】
続いて、図２乃至図８に、本実施の形態に示した半導体装置の製造方法の工程を示す要部断面図を示す。図２に示すように、Ｐ型のシリコン半導体基板２０１上にＮ型埋め込み層２０２を形成する。続いて、Ｎ型埋め込み層２０２上に第１のＮ型コレクタ領域２０３を形成し、続いて、第１のＮ型コレクタ領域２０３ａ上に、エピタキシャル成長によって、比較的高濃度な第２のＮ型コレクタ領域２０３ｂを形成する。ここで、第１のＮ型コレクタ領域２０３ａの不純物濃度は、１×１０１６ｃｍ−３程度であり、比較的高濃度な第２のＮ型コレクタ領域２０３ｂの不純物濃度は、１×１０１７ｃｍ−３程度である。第２のＮ型コレクタ領域２０３ｂは、イオン注入によって形成してもよい。
【００２０】
次に、図３に示すように、Ｎ型コレクタ領域２０３に、肩部２０３ｓ及び頂部２０３ｔを有する凸状の形状を形成するよう、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）によってエッチングする。このとき、肩部と頂部の間の側面は、半導体基板またはＮ型コレクタ領域２０３の頂部２０３ｔの表面に対して、ほぼ垂直に形成してもよいし、テーパー形状になるよう、やや斜めに形成してもかまわない。次に、シリコン酸化膜などの第１の絶縁膜２０４を全面に堆積し、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）等を行って、第１の絶縁膜２０４の上端が、第２のＮ型コレクタ領域２０３ｂの上端と等しくなるようにエッチバックする。ここで、図３に示した第１の絶縁膜２０４をエッチバックする工程は、通常のＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ
Ｉｓｏｌａｔｉｏｎ）を形成する工程と同じである。
【００２１】
次に、図４に示すように、さらに第１の絶縁膜２０４をエッチバックする。本実施の形態では、第１の絶縁膜をエッチバックする工程を２回に分けて行っているが、１回で行ってもかまわない。
【００２２】
次に、図５に示すように、シリコン酸化膜などの第２の絶縁膜２０５と、ポリシリコンの第１のＰ型ベース引き出し領域２０６を順に全面に堆積する。ＣＭＰ等を行って、第１のＰ型ベース引き出し領域２０６の上端が、第２のＮ型コレクタ領域２０３ｂの上端とほぼ等しくなるようにエッチバックする。第１のＰ型ベース引き出し領域２０６の上端とＮ型コレクタ領域２０３ｂの上端は、ほぼ同じ高さであり、０．０５μｍ以下の平坦性を有するよう、形成することができる。
【００２３】
次に、図６に示すように、第２の絶縁膜２０５及び第１の絶縁膜２０４をウェットエッチングし、少なくともＮ型コレクタ領域２０３の上面及び第１のＰ型ベース引き出し領域２０６の側面に形成されている絶縁膜を除去する。
【００２４】
次に、図７に示すように、Ｐ型不純物を導入して非選択エピタキシャル成長をさせて、第１のＰ型ベース引き出し領域２０６の側面及び上面と、Ｎ型コレクタ領域２０３の上面に、第２のＰ型ベース引き出し領域２０７及びＰ型真性ベース領域２０８を形成する。非選択エピタキシャル成長では、ポリシリコン層及びシリコン酸化膜からは、ポリシリコン層が自己整合的に形成され、シリコン層からはシリコン層が自己整合的に形成される。
【００２５】
次に、図８に示すように、シリコン酸化膜の第３の絶縁膜２０９を全面に堆積し、リソグラフィー技術によってパターニングし、ＲＩＥによってエッチングを行い、Ｐ型真性ベース領域２０８の表面が露出するように開口部２１０を形成する。
【００２６】
次に、図９に示すように、ポリシリコンを堆積させて、エッチングする。続いて、Ｎ型不純物を導入することによって、ポリシリコンのＮ型エミッタ引き出し領域２１１を形成し、Ｎ型エミッタ引き出し領域２１１下に形成されたＰ型真性ベース領域２０８の表面に、Ｎ型エミッタ領域２１２を形成する。第１及び第２のＰ型ベース引き出し領域２０６，２０７の側面には、比較的高濃度なＰ型外部ベース領域２１３を形成する。Ｎ型エミッタ引き出し領域２１１の端部は、第３の絶縁膜２０９上に延在して形成されているが、特にこれに限定しない。
【００２７】
本実施の形態によれば、第１のＮ型コレクタ領域１０３ａの表面上の全面に、比較的高濃度な第２のＮ型コレクタ領域１０３ｂを形成している。図１０に、図１の半導体装置におけるＡ−Ａ断面の不純物濃度を示す。Ｐ型ベース引き出し領域から飛散したＰ型不純物によって形成されるオートドープ層などの不純物層が形成された場合でも、第２のＮ型コレクタ領域１０３ｂを比較的高濃度で形成しているため、その影響を低減し、高周波特性の劣化を抑制することができる。
【００２８】
また、図１に示すように、Ｐ型ベース引き出し領域とＮ型コレクタ領域の境界領域、及び、Ｐ型ベース引き出し領域とＰ型真性ベース領域の境界領域に外部ベース領域が形成されている。よって、外部ベース領域と第１のＮ型コレクタ領域は、直接接続されている。外部ベース領域と第１のＮ型コレクタ領域の接合から広がる空乏層１１４は、第１のＰ型ベース引き出し領域１０６の側面の全面に大きく形成された外部ベース領域１１０から、表面に対して、平行な方向にも効率よく広がるため、容易に完全空乏化することができる。ここで、完全空乏化とは、第２のＮ型コレクタ領域１０３ｂ下の領域の全般にも空乏層が広がる様子をいう。また、外部ベース領域１１０の下端（底面の位置）が、第２のＮ型コレクタ領域１０３ｂの下端よりも低くなるように形成されているため、外部ベース領域と第１のＮ型コレクタ領域の接合から広がる空乏層１１４は、第１のＰ型ベース引き出し領域１０６の側面の全面に大きく形成された外部ベース領域１１０から、半導体基板またはＮ型コレクタ領域１０３の頂部１０３ｔの表面に対して、平行な方向にもより効率よく広がりやすい構成となっている。よって、比較的高濃度な第２のＮ型コレクタ領域１０３ｂが、空乏層の広がりを抑制することはなく、耐圧の劣化は生じない。
【００２９】
また、コレクタ−ベース接合面積Ｗを縮小して、帰還容量の低減をはかっても、第１及び第２のＰ型ベース引き出し領域１０６，１０７とＰ型外部ベース領域１１０の接続面積Ｘを維持することができるため、コレクタ−ベース接合面積Ｗを縮小することによって、ベース抵抗が上昇することはない。つまり、コレクタ−ベース接合面積Ｗと、第１及び第２のＰ型ベース引き出し領域１０６，１０７とＰ型外部ベース領域１１０の接続面積Ｘの面は、平行ではなく垂直方向であるため、トレードオフの関係になく、ベース抵抗を上昇させることなく、コレクタ−ベース接合面積を縮小して高周波特性を向上することができる。
【００３０】
さらに、Ｐ型外部ベース領域１１０が、Ｐ型ベース引き出し領域とＰ型真性ベース領域の境界領域に加えて、Ｐ型ベース引き出し領域とＮ型コレクタ領域の境界領域にも形成されているため、接続面積Ｘの厚さに相当する部分（図中の厚さＸ）は、真性ベース領域の厚さよりも厚くなるように形成されている。したがって、接続面積Ｘを有するベース領域を広げて形成することによって、ベース抵抗をより低減することができる。
【００３１】
また、サイドウォールを用いた構造を採用せずに、リソグラフィー技術によって、単層の第３の絶縁膜１１２にエミッタ領域の開口部１１１を形成しているため、リソグラフィー技術の向上によって、Ｎ型エミッタ引き出し領域１１３及びＮ型エミッタ領域１０９の接続面積Ｙの開口寸法の微細化や合わせ精度の向上が可能となり、さらに微細化が容易に可能となる。また、その際、ベース引き出し領域とベース領域の上端がほぼ等しくなるように形成されているため、その上に形成された第３の絶縁膜１１２は、平坦性がよく、第３の絶縁膜に形成する開口部の合わせ精度を、より精度よく形成することができる。
【００３２】
また、第１及び第２のＰ型ベース引き出し領域１０６，１０７とＰ型外部ベース領域１１０の接続面積Ｘを容易に大きく形成することができるため、ベース抵抗を低減し、雑音特性を向上することができる。
（第１の変形例）
図１１乃至図１２に本発明の第１の実施の形態の第１の変形例に係る半導体装置を示す。図１１に示したのは、ＮＰＮバイポーラトランジスタの要部断面図である。図１１に示すように、Ｐ型半導体基板３０１上に、Ｎ型埋め込み層３０２が形成され、Ｎ型埋め込み層３０２上に、第１のＮ型コレクタ領域３０３ａが形成され、第１のＮ型コレクタ領域３０３ａの表面上の全面には、比較的高濃度な第２のＮ型コレクタ領域３０３ｂが形成されている。第１及び第２のＮ型コレクタ領域３０３ａ，３０３ｂからなるコレクタ領域は、底面から第１の厚さＬ１を有する第１の面Ｓ１、及び、底面から第１の厚さよりも厚い第２の厚さＬ２を有する第２の面Ｓ２を有している。すなわち、第１及び第２のＮ型コレクタ領域３０３ａ，３０３ｂには、第１の面Ｓ１を肩部３０３ｓとし、第２の面Ｓ２を頂部１０３ｔとする凸状の形状が形成されている。肩部３０３ｓ上に、第１の絶縁膜３０４と第２の絶縁膜３０５が積層され、第１及び第２の絶縁膜３０４，３０５上には、第１のＰ型ベース引き出し領域３０６が形成されている。第１の絶縁膜３０４は、第１のＰ型ベース引き出し領域３０６の側面の一部にも接するよう形成されている。また、第１のＰ型ベース引き出し領域３０６及び第２のＮ型コレクタ領域３０３ｂ上には、第２のＰ型ベース引き出し領域３０７及びＰ型真性ベース領域３０８が形成されている。第２のＰ型ベース引き出し領域３０７は、第２の絶縁膜３０５が形成されていない第１のＰ型ベース引き出し領域３０６の側面にも形成されている。
【００３３】
また、Ｐ型真性ベース領域３０８の表面領域の一部に、Ｎ型エミッタ領域３０９が形成されている。第１のＰ型ベース引き出し領域３０６の側面の一部及び第２のＰ型ベース引き出し領域３０７の側面には、比較的高濃度なＰ型外部ベース領域３１０が形成されている。また、Ｐ型真性ベース領域３０８上及び第２のＰ型ベース引き出し領域３０７上に、Ｎ型エミッタ領域３０９が露出するような開口部３１１を有する第３の絶縁膜３１２が形成されている。Ｎ型エミッタ領域３０９上に、Ｎ型エミッタ引き出し領域３１３が形成されている。Ｎ型エミッタ引き出し領域１１０の端部は、第３の絶縁膜３１２上に延在して形成されているが、特にこれに限定しない。
【００３４】
Ｐ型ベース引き出し領域の底面に接するよう形成された絶縁膜は、二層膜で形成することによって、コレクタ−ベース間の寄生容量を低減するべく、ある程度の厚さになるように形成しているが、これに限定されず、一層膜で形成してもかまわない。
【００３５】
コレクタ−ベース接合面積Ｗ，Ｎ型エミッタ引き出し領域３１３及びＮ型エミッタ領域３０９の接続面積Ｙ，第１及び第２のＰ型ベース引き出し領域３０６，３０７とＰ型外部ベース領域３１０の接続面積Ｘとする。ベース引き出し領域とベース領域の上端が平坦であり、コレクタ層に、絶縁膜とベース引き出し領域が埋め込まれた構成となっている。
【００３６】
続いて、図１２に、本実施の形態の第１の変形例に示した半導体装置の製造方法の工程のうち、本実施の形態に示した工程と異なる工程の要部断面図を示す。すなわち、図６に代わる工程として、図１２に示すように、第２の絶縁膜３０５をウェットエッチングし、第１のＰ型ベース引き出し領域３０６の側面に形成された絶縁膜の一部を除去する。それ以降の工程は、本実施の形態に示した工程と同じであるため、説明を省略する。
【００３７】
第１の変形例によれば、図１１に示すように、Ｐ型ベース引き出し領域とＮ型コレクタ領域の境界領域、及び、Ｐ型ベース引き出し領域とＰ型真性ベース領域の境界領域に外部ベース領域が形成されている。よって、外部ベース領域と第１のＮ型コレクタ領域は、直接接続されている。外部ベース領域と第１のＮ型コレクタ領域の接合から広がる空乏層３１４は、第１のＰ型ベース引き出し領域３０６の側面の一部に形成された外部ベース領域から、半導体基板またはＮ型コレクタ領域３０３の頂部３０３ｔの表面に対して、平行な方向にも広がるため、容易に完全空乏化することができる。ここで、完全空乏化とは、第２のＮ型コレクタ領域３０３ｂ下の領域の全般にも空乏層が広がる様子をいう。また、外部領域３１０の下端（底面の位置）が、第２のＮ型コレクタ領域３０３ｂの下端よりも低くなるように形成されているため、外部ベース領域と第１のＮ型コレクタ領域の接合から広がる空乏層３１４は、第１のＰ型ベース引き出し領域３０６の側面の全面に大きく形成された外部ベース領域３１０から、半導体基板またはＮ型コレクタ領域３０３の頂部３０３ｔの表面に対して表面に対して、平行な方向にもより効率よく広がりやすい構成となっている。よって、比較的高濃度な第２のＮ型コレクタ領域３０３ｂが、空乏層の広がりを抑制することはなく、耐圧の劣化は生じない。
【００３８】
また、第１の変形例によれば、第１及び第２のＰ型ベース引き出し領域３０６，３０７とＰ型外部ベース領域３１０の接続面積Ｘを容易に大きく形成することができるため、ベース抵抗を低減し、雑音特性を向上することができるとともに、第１のＰ型ベース引き出し領域３０６の側面に形成された絶縁膜の一部を除去することによって、Ｐ型外部ベース領域３１０の形成領域を調整し、コレクタ−ベース容量を調整することが可能である。
【００３９】
さらに、Ｐ型外部ベース領域３１０が、Ｐ型ベース引き出し領域とＰ型真性ベース領域の境界領域に加えて、Ｐ型ベース引き出し領域とＮ型コレクタ領域の境界領域にも形成されているため、接続面積Ｘの厚さに相当する部分（図中の厚さＸ）は、真性ベース領域の厚さよりも厚くなるように形成されている。したがって、接続面積Ｘを有するベース領域を広げて形成することによって、ベース抵抗をより低減することができる。
【００４０】
また、本実施の形態では、図１及び図１１に示した第２のＮ型コレクタ領域は、第１のＮ型コレクタ領域の表面上の全面に形成している。しかし、図１３（ａ），（ｂ）に示すように、第１のＮ型コレクタ領域５０３ａの中央領域など、キャリアが通過する領域に選択的に形成してもかまわない。この場合、第２のＮ型コレクタ領域５０３ｂは、真性ベース領域５０８を形成する前に、イオン注入を行って形成してもよいし、真性ベース領域５０８を形成した後に形成してもかまわない。第２のＮ型コレクタ領域５０３ｂは、キャリアが通過する領域に選択的に形成しているため、外部ベース領域と第１のＮ型コレクタ領域の接合から広がる空乏層（図示しない）は、第１のＰ型ベース引き出し領域５０６の側面または側面の一部に形成された外部ベース領域５１０及び真性ベース領域５０８から、半導体基板または第１のＮ型コレクタ領域５０３ａの頂部５０３ｔの表面に対して、平行な方向及び垂直な方向にも広がり、さらに完全空乏化しやすい構成に形成することができる。
【００４１】
本実施の形態では、Ｐ型真性ベース領域として、シリコンを用いた例を記載したが、これに限定されず、ＳｉＧｅで形成してもかまわない。また、Ｐ型半導体基板上にＮ型埋め込み層を形成し、Ｎ型埋め込み層上にＮ型コレクタ領域を形成した例を記載したが、これに限定されない。Ｎ型埋め込み層は、埋め込み層に限定されず、また、Ｎ型半導体基板上に、Ｎ型コレクタ領域を形成し、裏面からコレクタ電極を取り出す構造に適用することも可能である。
【００４２】
【発明の効果】
以上詳述したように、本発明によれば、耐圧を劣化させることなく、オートドープ層などの不純物層による影響を低減し、高周波特性の劣化を抑止することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体装置を示す要部断面図である。
【図２】本発明の第１の実施の形態に係る半導体装置の製造方法の一工程を示す要部断面図である。
【図３】本発明の第１の実施の形態に係る半導体装置の製造方法の一工程を示す要部断面図である。
【図４】本発明の第１の実施の形態に係る半導体装置の製造方法の一工程を示す要部断面図である。
【図５】本発明の第１の実施の形態に係る半導体装置の製造方法の一工程を示す要部断面図である。
【図６】本発明の第１の実施の形態に係る半導体装置の製造方法の一工程を示す要部断面図である。
【図７】本発明の第１の実施の形態に係る半導体装置の製造方法の一工程を示す要部断面図である。
【図８】本発明の第１の実施の形態に係る半導体装置の製造方法の一工程を示す要部断面図である。
【図９】本発明の第１の実施の形態に係る半導体装置の製造方法の一工程を示す要部断面図である。
【図１０】本発明の第１の実施の形態に係り、図１に示した半導体装置のＡ−Ａ断面における不純物濃度を示す図である。
【図１１】本発明の第１の実施の形態の第１の変形例に係る半導体装置を示す要部断面図である。
【図１２】本発明の第１の実施の形態の第１の変形例に係る半導体装置の製造方法の一工程を示す要部断面図である。
【図１３】本発明の第１の実施の形態に係る他の半導体装置を示す要部断面図である。
【図１４】従来の技術の半導体装置を示す要部断面図である。
【図１５】従来の技術の半導体装置の製造方法の一工程を示す要部断面図である。
【図１６】従来の技術の半導体装置の製造方法の一工程を示す要部断面図である。
【図１７】従来の技術の半導体装置の製造方法の一工程を示す要部断面図である。
【図１８】従来の技術に係り、図１４に示した半導体装置のＢ−Ｂ断面における不純物濃度を示す図である。
【図１９】他の従来の技術に係り、空乏層の広がりを模式的に示す図である。
【符号の説明】
１０１，２０１，３０１，５０１ Ｐ型半導体基板
１０２，２０２，３０２，５０２ Ｎ型埋め込み層
１０３ａ，２０３ａ，３０３ａ，５０３ａ 第１のＮ型コレクタ領域
１０３ｂ，２０３ｂ，３０３ｂ，５０３ｂ 第２のＮ型コレクタ領域
１０３ｓ，２０３ｓ，３０３ｓ，５０３ｓ 肩部
１０３ｔ，２０３ｔ，３０３ｔ，５０３ｔ 頂部
１０４，２０４，３０４，５０４ 第１の絶縁膜
１０５，２０５，３０５，５０５ 第２の絶縁膜
１０６，２０６，３０６，５０６ 第１のＰ型ベース引き出し領域
１０７，２０７，３０７，５０７ 第２のＰ型ベース引き出し領域
１０８，２０８，３０８，５０８ Ｐ型真性ベース領域
１０９，２１２，３０９，５０９ Ｎ型エミッタ領域
１１０，２１３，３１０，５１０ Ｐ型外部ベース領域
１１１，２１０，３１１，５１１ 開口部
１１２，２０９，３１２，５１２ 第３の絶縁膜
１１３，２１１，３１３，５１３ Ｎ型エミッタ引き出し領域
１１４，３１４ 空乏層
Ｓ１ 第１の面
Ｓ１ 第２の面
Ｌ１ 第１の厚さ
Ｌ２ 第２の厚さ
【発明の属する技術分野】
本発明は、バイポーラトランジスタを備えた半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
高周波用途の半導体装置として、例えば、バイポーラトランジスタがある。図１４に、従来のＮＰＮバイポーラトランジスタを示す。Ｐ型半導体基板１３１上に、Ｎ型埋め込み層１３２が形成され、Ｎ型埋め込み層１３２上に、Ｎ型コレクタ領域１３３が形成されている。Ｎ型コレクタ領域１３３上に、Ｐ型真性ベース領域１３４及び素子分離領域１３５が形成されている。Ｐ型真性ベース領域１３４の表面領域の一部に、Ｎ型エミッタ領域１３６が形成されている。Ｐ型真性ベース領域１３４の周辺には、比較的高濃度なＰ型外部ベース領域１３７が形成されている。
【０００３】
Ｐ型外部ベース領域１３７上及び素子分離領域１３５上に、Ｐ型真性ベース領域１３４及びＮ型エミッタ領域１３６が露出するような開口部１３８を有するＰ型ベース引き出し領域１３９が形成されている。Ｐ型ベース引き出し領域１３９の上面及び側面と、Ｐ型真性ベース領域１３４上に、第１及び第２の絶縁膜１４０，１４１が形成されている。Ｎ型エミッタ領域１３６上に、Ｎ型エミッタ引き出し領域１４２が形成され、第１及び第２の絶縁膜１４０，１４１上にＮ型エミッタ引き出し領域１４２の端部が延在して形成されている。この種のＮＰＮバイポーラトランジスタを備えた一般的な半導体装置の例として、特許文献１が知られている。
【０００４】
続いて、図１５乃至図１７に、従来の技術のＮＰＮバイポーラトランジスタの製造方法を示す。
【０００５】
図１５に示すように、Ｐ型半導体基板１５１上にＮ型埋め込み層１５２を形成する。続いて、Ｎ型埋め込み層１５２上にＮ型コレクタ領域１５３を形成する。さらに、Ｎ型コレクタ領域１５３上にシリコン酸化膜（図示しない）及びポリシリコン層（図示しない）を形成する。続いて、前記ポリシリコン層をエッチングして、開口部１５５を有するポリシリコンパターンを形成する。前記ポリシリコンパターンが形成されている領域に、Ｐ型不純物を導入し、Ｐ型ベース引き出し領域１５６を形成する。前記シリコン酸化膜の一部をウェットエッチングによって除去してアニールし、Ｎ型コレクタ領域１５３の表面を露出させる。前記シリコン酸化膜の残部は、バイポーラトランジスタの活性領域を分離するように、素子分離領域１５４を構成している。
【０００６】
次に、Ｐ型ベース引き出し領域１５６を覆うようにシリコン窒化膜などの図示しない絶縁膜を形成し、エピタキシャル成長させることによって、図１６に示すように、Ｎ型コレクタ領域１５３上にＰ型真性ベース領域１５７を形成する。また、Ｐ型ベース引出し領域１５６の上面及び側面に、シリコン酸化膜をさらに有する第１の絶縁膜１５８と、サイドウォールのシリコン窒化膜からなる第２の絶縁膜１５９を形成する。
【０００７】
次に、図１７に示すように、露出したＰ型真性ベース領域１５７上にポリシリコンを形成する。続いて、前記ポリシリコンが形成されている領域にＮ型不純物を導入し、ポリシリコンからなるＮ型エミッタ引き出し領域１６０を形成するとともに、Ｐ型真性ベース領域１５７の一部にＮ型エミッタ領域１６１を形成する。また、Ｐ型ベース引き出し領域１５６から、下に形成されているＰ型真性ベース領域１５７にＰ型不純物を拡散させて、Ｐ型外部ベース領域１６２を形成する。
【０００８】
【特許文献１】
特開平１１−２３３５２３号公報（図１）
【０００９】
【発明が解決しようとする課題】
従来の技術では、図１５及び図１６に示すように、Ｎ型コレクタ領域１５３の表面を露出させ、Ｎ型コレクタ領域１５３上に、エピタキシャル成長によって、Ｐ型真性ベース領域１５７を形成している。このとき、図１５に示すように、Ｐ型ベース引き出し領域１５６に含有されているＰ型不純物が雰囲気中に飛散し、露出したＮ型コレクタ領域１５３の表面に付くことによって、Ｎ型コレクタ領域１５３の表面にＰ型のオートドープ層１６３などの不純物層が形成される。また、他の製造方法で形成した場合でも、Ｎ型コレクタ領域１５３の表面にＰ型のオートドープ層１６３などの不純物層が形成され得る。図１８に、図１４の半導体装置におけるＢ−Ｂ断面の不純物濃度を示す。
【００１０】
Ｎ型コレクタ領域１５３の表面にＰ型のオートドープ層１６３などの不純物層が形成されると、実質的にベース幅が広がるため、電子のベース通過時間が長くなり、高周波特性が劣化する。また、図１８に示したように、オートドープ層１６３の影響を低減させるように、Ｎ型コレクタ領域１５３の濃度を高く形成すると、バイポーラトランジスタの耐圧が劣化してしまうという問題があった。また、図１９に示したように、Ｎ型コレクタ領域１５３の一部の領域１５３ａの濃度を比較的高く形成する方法もあるが、比較的高い濃度で形成されたＮ型コレクタ領域からは、空乏層１５３ｂが広がりにくい。よって、空乏層の広がりを抑制し、耐圧がやや劣化してしまう可能性がある。
【００１１】
本発明は、上記した問題点を解決すべくなされたもので、耐圧を劣化させることなく、オートドープ層などの不純物層による影響を低減し、高周波特性の劣化を抑止することができる半導体装置及びその製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
上記した目的を達成するための本発明の半導体装置の一形態は、第１導電型の第１の半導体領域及び前記第１の半導体領域の表面領域の少なくとも一部に形成された前記第１の半導体領域よりも不純物濃度の高い第１導電型の第２の半導体領域からなり、底面から第１の厚さの第１の面、及び、前記底面から前記第１の厚さよりも厚い第２の厚さの第２の面を備えたコレクタ領域と、
前記第２の面上に形成された第２導電型の真性ベース領域と、
前記真性ベース領域の表面領域に形成された第１導電型のエミッタ領域と、
前記エミッタ領域上に形成された第１導電型のエミッタ引き出し領域と、
少なくとも、前記第１の面上に形成された絶縁膜と、
前記絶縁膜上に形成された第２導電型のベース引き出し領域と、
前記ベース引き出し領域と前記コレクタ領域の境界領域、及び、前記ベース引き出し領域と前記真性ベース領域の境界領域に形成された第２導電型の外部ベース領域とを具備したことを特徴としている。
【００１３】
また、上記した目的を達成するための本発明の半導体装置の製造方法の一形態は、基板上に第１導電型の第１の半導体領域を形成する工程と、
前記第１の半導体領域の表面領域の少なくとも一部に、前記第１の半導体領域よりも高い不純物濃度を有する第１導電型の第２の半導体領域を形成する工程と、前記第１及び第２の半導体領域に、頂部及び肩部を形成することによって、前記第１及び第２の半導体領域からなる凸状のコレクタ領域を形成する工程と、
前記コレクタ領域上に、第１の絶縁膜を形成する工程と、
前記肩部上に形成された第１の絶縁膜上に、第２導電型の第１のベース引き出し領域を形成する工程と、
前記頂部上及び前記頂部と前記肩部の間の側面の一部上に形成された前記第１の絶縁膜を除去する工程と、
表面が露出した前記第１のベース引き出し領域及び前記コレクタ領域から、非選択性エピタキシャル成長法によって、第２導電型の第２のベース引き出し領域及び真性ベース領域を形成する工程と、
前記第２のベース引き出し領域及び前記真性ベース領域上に、前記真性ベース領域の表面が露出するような開口部を有する第２の絶縁膜を形成する工程と、
前記開口部を埋めるよう第１導電型のエミッタ引き出し領域を形成して、前記真性ベース領域の表面領域にエミッタ領域を形成し、少なくとも前記第２のベース引き出し領域と前記コレクタ領域の境界領域、及び、前記第２のベース引き出し領域と前記真性ベース領域の境界領域に、第２導電型の外部ベース領域を形成する工程と、
を具備したことを特徴としている。
【００１４】
上記した本発明の一形態によれば、耐圧を劣化させることなく、オートドープ層などの不純物層による影響を低減し、高周波特性の劣化を抑止することができる半導体装置及びその製造方法を提供することができる。
【００１５】
【発明の実施の形態】
以下、図面を参照して、本発明の実施の形態について詳細に説明する。
（第１の実施の形態）
図１乃至図８に本発明の第１の実施の形態に係る半導体装置を示す。図１に、ＮＰＮバイポーラトランジスタの要部断面図を示す。図１に示すように、Ｐ型半導体基板１０１上に、Ｎ型埋め込み層１０２が形成され、Ｎ型埋め込み層１０２上に、第１のＮ型コレクタ領域１０３ａが形成され、第１のＮ型コレクタ領域１０３ａの表面上の全面には、比較的高濃度な第２のＮ型コレクタ領域１０３ｂが形成されている。第１及び第２のＮ型コレクタ領域１０３ａ，１０３ｂは、底面から第１の厚さＬ１を有する第１の面Ｓ１、及び、底面から第１の厚さよりも厚い第２の厚さＬ２を有する第２の面Ｓ２を有している。すなわち、第１及び第２のＮ型コレクタ領域１０３ａ，１０３ｂには、第１の面Ｓ１を肩部１０３ｓとし、第２の面Ｓ２を頂部１０３ｔとする凸状の形状が形成されている。肩部１０３ｓ上に、第１の絶縁膜１０４と第２の絶縁膜１０５が積層され、第１及び第２の絶縁膜１０４，１０５上には、第１のＰ型ベース引き出し領域１０６が形成されている。また、第１のＰ型ベース引き出し領域１０６及び第２のＮ型コレクタ領域１０３ｂ上には、第２のＰ型ベース引き出し領域１０７及びＰ型真性ベース領域１０８がそれぞれ形成されている。
【００１６】
また、Ｐ型真性ベース領域１０８の表面領域の一部に、Ｎ型エミッタ領域１０９が形成されている。第１及び第２のＰ型ベース引き出し領域１０６，１０７の側面には、比較的高濃度なＰ型外部ベース領域１１０が形成されている。また、Ｐ型真性ベース領域１０８上及び第２のＰ型ベース引き出し領域１０７上に、Ｎ型エミッタ領域１０９が露出するような開口部１１１を有する第３の絶縁膜１１２が形成されている。Ｎ型エミッタ領域１０９上に、Ｎ型エミッタ引き出し領域１１３が形成されている。Ｎ型エミッタ引き出し領域１１３の端部は、第３の絶縁膜１１２上に延在して形成されているが、特にこれに限定しない。
【００１７】
Ｐ型ベース引き出し領域の底面に接するよう形成された絶縁膜は、二層膜で形成することによって、コレクタ−ベース間の寄生容量を低減するべく、ある程度の厚さになるように形成しているが、これに限定されず、一層膜で形成してもかまわない。
【００１８】
コレクタ−ベース接合面積Ｗ，Ｎ型エミッタ引き出し領域１１３及びＮ型エミッタ領域１０９の接続面積Ｙ，第１及び第２のＰ型ベース引き出し領域１０６，１０７とＰ型外部ベース領域１１０の接続面積Ｘとする。ベース引き出し領域とベース領域の上端が平坦であり、コレクタ層に、絶縁膜とベース引き出し領域が埋め込まれた構成となっている。
【００１９】
続いて、図２乃至図８に、本実施の形態に示した半導体装置の製造方法の工程を示す要部断面図を示す。図２に示すように、Ｐ型のシリコン半導体基板２０１上にＮ型埋め込み層２０２を形成する。続いて、Ｎ型埋め込み層２０２上に第１のＮ型コレクタ領域２０３を形成し、続いて、第１のＮ型コレクタ領域２０３ａ上に、エピタキシャル成長によって、比較的高濃度な第２のＮ型コレクタ領域２０３ｂを形成する。ここで、第１のＮ型コレクタ領域２０３ａの不純物濃度は、１×１０１６ｃｍ−３程度であり、比較的高濃度な第２のＮ型コレクタ領域２０３ｂの不純物濃度は、１×１０１７ｃｍ−３程度である。第２のＮ型コレクタ領域２０３ｂは、イオン注入によって形成してもよい。
【００２０】
次に、図３に示すように、Ｎ型コレクタ領域２０３に、肩部２０３ｓ及び頂部２０３ｔを有する凸状の形状を形成するよう、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）によってエッチングする。このとき、肩部と頂部の間の側面は、半導体基板またはＮ型コレクタ領域２０３の頂部２０３ｔの表面に対して、ほぼ垂直に形成してもよいし、テーパー形状になるよう、やや斜めに形成してもかまわない。次に、シリコン酸化膜などの第１の絶縁膜２０４を全面に堆積し、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）等を行って、第１の絶縁膜２０４の上端が、第２のＮ型コレクタ領域２０３ｂの上端と等しくなるようにエッチバックする。ここで、図３に示した第１の絶縁膜２０４をエッチバックする工程は、通常のＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ
Ｉｓｏｌａｔｉｏｎ）を形成する工程と同じである。
【００２１】
次に、図４に示すように、さらに第１の絶縁膜２０４をエッチバックする。本実施の形態では、第１の絶縁膜をエッチバックする工程を２回に分けて行っているが、１回で行ってもかまわない。
【００２２】
次に、図５に示すように、シリコン酸化膜などの第２の絶縁膜２０５と、ポリシリコンの第１のＰ型ベース引き出し領域２０６を順に全面に堆積する。ＣＭＰ等を行って、第１のＰ型ベース引き出し領域２０６の上端が、第２のＮ型コレクタ領域２０３ｂの上端とほぼ等しくなるようにエッチバックする。第１のＰ型ベース引き出し領域２０６の上端とＮ型コレクタ領域２０３ｂの上端は、ほぼ同じ高さであり、０．０５μｍ以下の平坦性を有するよう、形成することができる。
【００２３】
次に、図６に示すように、第２の絶縁膜２０５及び第１の絶縁膜２０４をウェットエッチングし、少なくともＮ型コレクタ領域２０３の上面及び第１のＰ型ベース引き出し領域２０６の側面に形成されている絶縁膜を除去する。
【００２４】
次に、図７に示すように、Ｐ型不純物を導入して非選択エピタキシャル成長をさせて、第１のＰ型ベース引き出し領域２０６の側面及び上面と、Ｎ型コレクタ領域２０３の上面に、第２のＰ型ベース引き出し領域２０７及びＰ型真性ベース領域２０８を形成する。非選択エピタキシャル成長では、ポリシリコン層及びシリコン酸化膜からは、ポリシリコン層が自己整合的に形成され、シリコン層からはシリコン層が自己整合的に形成される。
【００２５】
次に、図８に示すように、シリコン酸化膜の第３の絶縁膜２０９を全面に堆積し、リソグラフィー技術によってパターニングし、ＲＩＥによってエッチングを行い、Ｐ型真性ベース領域２０８の表面が露出するように開口部２１０を形成する。
【００２６】
次に、図９に示すように、ポリシリコンを堆積させて、エッチングする。続いて、Ｎ型不純物を導入することによって、ポリシリコンのＮ型エミッタ引き出し領域２１１を形成し、Ｎ型エミッタ引き出し領域２１１下に形成されたＰ型真性ベース領域２０８の表面に、Ｎ型エミッタ領域２１２を形成する。第１及び第２のＰ型ベース引き出し領域２０６，２０７の側面には、比較的高濃度なＰ型外部ベース領域２１３を形成する。Ｎ型エミッタ引き出し領域２１１の端部は、第３の絶縁膜２０９上に延在して形成されているが、特にこれに限定しない。
【００２７】
本実施の形態によれば、第１のＮ型コレクタ領域１０３ａの表面上の全面に、比較的高濃度な第２のＮ型コレクタ領域１０３ｂを形成している。図１０に、図１の半導体装置におけるＡ−Ａ断面の不純物濃度を示す。Ｐ型ベース引き出し領域から飛散したＰ型不純物によって形成されるオートドープ層などの不純物層が形成された場合でも、第２のＮ型コレクタ領域１０３ｂを比較的高濃度で形成しているため、その影響を低減し、高周波特性の劣化を抑制することができる。
【００２８】
また、図１に示すように、Ｐ型ベース引き出し領域とＮ型コレクタ領域の境界領域、及び、Ｐ型ベース引き出し領域とＰ型真性ベース領域の境界領域に外部ベース領域が形成されている。よって、外部ベース領域と第１のＮ型コレクタ領域は、直接接続されている。外部ベース領域と第１のＮ型コレクタ領域の接合から広がる空乏層１１４は、第１のＰ型ベース引き出し領域１０６の側面の全面に大きく形成された外部ベース領域１１０から、表面に対して、平行な方向にも効率よく広がるため、容易に完全空乏化することができる。ここで、完全空乏化とは、第２のＮ型コレクタ領域１０３ｂ下の領域の全般にも空乏層が広がる様子をいう。また、外部ベース領域１１０の下端（底面の位置）が、第２のＮ型コレクタ領域１０３ｂの下端よりも低くなるように形成されているため、外部ベース領域と第１のＮ型コレクタ領域の接合から広がる空乏層１１４は、第１のＰ型ベース引き出し領域１０６の側面の全面に大きく形成された外部ベース領域１１０から、半導体基板またはＮ型コレクタ領域１０３の頂部１０３ｔの表面に対して、平行な方向にもより効率よく広がりやすい構成となっている。よって、比較的高濃度な第２のＮ型コレクタ領域１０３ｂが、空乏層の広がりを抑制することはなく、耐圧の劣化は生じない。
【００２９】
また、コレクタ−ベース接合面積Ｗを縮小して、帰還容量の低減をはかっても、第１及び第２のＰ型ベース引き出し領域１０６，１０７とＰ型外部ベース領域１１０の接続面積Ｘを維持することができるため、コレクタ−ベース接合面積Ｗを縮小することによって、ベース抵抗が上昇することはない。つまり、コレクタ−ベース接合面積Ｗと、第１及び第２のＰ型ベース引き出し領域１０６，１０７とＰ型外部ベース領域１１０の接続面積Ｘの面は、平行ではなく垂直方向であるため、トレードオフの関係になく、ベース抵抗を上昇させることなく、コレクタ−ベース接合面積を縮小して高周波特性を向上することができる。
【００３０】
さらに、Ｐ型外部ベース領域１１０が、Ｐ型ベース引き出し領域とＰ型真性ベース領域の境界領域に加えて、Ｐ型ベース引き出し領域とＮ型コレクタ領域の境界領域にも形成されているため、接続面積Ｘの厚さに相当する部分（図中の厚さＸ）は、真性ベース領域の厚さよりも厚くなるように形成されている。したがって、接続面積Ｘを有するベース領域を広げて形成することによって、ベース抵抗をより低減することができる。
【００３１】
また、サイドウォールを用いた構造を採用せずに、リソグラフィー技術によって、単層の第３の絶縁膜１１２にエミッタ領域の開口部１１１を形成しているため、リソグラフィー技術の向上によって、Ｎ型エミッタ引き出し領域１１３及びＮ型エミッタ領域１０９の接続面積Ｙの開口寸法の微細化や合わせ精度の向上が可能となり、さらに微細化が容易に可能となる。また、その際、ベース引き出し領域とベース領域の上端がほぼ等しくなるように形成されているため、その上に形成された第３の絶縁膜１１２は、平坦性がよく、第３の絶縁膜に形成する開口部の合わせ精度を、より精度よく形成することができる。
【００３２】
また、第１及び第２のＰ型ベース引き出し領域１０６，１０７とＰ型外部ベース領域１１０の接続面積Ｘを容易に大きく形成することができるため、ベース抵抗を低減し、雑音特性を向上することができる。
（第１の変形例）
図１１乃至図１２に本発明の第１の実施の形態の第１の変形例に係る半導体装置を示す。図１１に示したのは、ＮＰＮバイポーラトランジスタの要部断面図である。図１１に示すように、Ｐ型半導体基板３０１上に、Ｎ型埋め込み層３０２が形成され、Ｎ型埋め込み層３０２上に、第１のＮ型コレクタ領域３０３ａが形成され、第１のＮ型コレクタ領域３０３ａの表面上の全面には、比較的高濃度な第２のＮ型コレクタ領域３０３ｂが形成されている。第１及び第２のＮ型コレクタ領域３０３ａ，３０３ｂからなるコレクタ領域は、底面から第１の厚さＬ１を有する第１の面Ｓ１、及び、底面から第１の厚さよりも厚い第２の厚さＬ２を有する第２の面Ｓ２を有している。すなわち、第１及び第２のＮ型コレクタ領域３０３ａ，３０３ｂには、第１の面Ｓ１を肩部３０３ｓとし、第２の面Ｓ２を頂部１０３ｔとする凸状の形状が形成されている。肩部３０３ｓ上に、第１の絶縁膜３０４と第２の絶縁膜３０５が積層され、第１及び第２の絶縁膜３０４，３０５上には、第１のＰ型ベース引き出し領域３０６が形成されている。第１の絶縁膜３０４は、第１のＰ型ベース引き出し領域３０６の側面の一部にも接するよう形成されている。また、第１のＰ型ベース引き出し領域３０６及び第２のＮ型コレクタ領域３０３ｂ上には、第２のＰ型ベース引き出し領域３０７及びＰ型真性ベース領域３０８が形成されている。第２のＰ型ベース引き出し領域３０７は、第２の絶縁膜３０５が形成されていない第１のＰ型ベース引き出し領域３０６の側面にも形成されている。
【００３３】
また、Ｐ型真性ベース領域３０８の表面領域の一部に、Ｎ型エミッタ領域３０９が形成されている。第１のＰ型ベース引き出し領域３０６の側面の一部及び第２のＰ型ベース引き出し領域３０７の側面には、比較的高濃度なＰ型外部ベース領域３１０が形成されている。また、Ｐ型真性ベース領域３０８上及び第２のＰ型ベース引き出し領域３０７上に、Ｎ型エミッタ領域３０９が露出するような開口部３１１を有する第３の絶縁膜３１２が形成されている。Ｎ型エミッタ領域３０９上に、Ｎ型エミッタ引き出し領域３１３が形成されている。Ｎ型エミッタ引き出し領域１１０の端部は、第３の絶縁膜３１２上に延在して形成されているが、特にこれに限定しない。
【００３４】
Ｐ型ベース引き出し領域の底面に接するよう形成された絶縁膜は、二層膜で形成することによって、コレクタ−ベース間の寄生容量を低減するべく、ある程度の厚さになるように形成しているが、これに限定されず、一層膜で形成してもかまわない。
【００３５】
コレクタ−ベース接合面積Ｗ，Ｎ型エミッタ引き出し領域３１３及びＮ型エミッタ領域３０９の接続面積Ｙ，第１及び第２のＰ型ベース引き出し領域３０６，３０７とＰ型外部ベース領域３１０の接続面積Ｘとする。ベース引き出し領域とベース領域の上端が平坦であり、コレクタ層に、絶縁膜とベース引き出し領域が埋め込まれた構成となっている。
【００３６】
続いて、図１２に、本実施の形態の第１の変形例に示した半導体装置の製造方法の工程のうち、本実施の形態に示した工程と異なる工程の要部断面図を示す。すなわち、図６に代わる工程として、図１２に示すように、第２の絶縁膜３０５をウェットエッチングし、第１のＰ型ベース引き出し領域３０６の側面に形成された絶縁膜の一部を除去する。それ以降の工程は、本実施の形態に示した工程と同じであるため、説明を省略する。
【００３７】
第１の変形例によれば、図１１に示すように、Ｐ型ベース引き出し領域とＮ型コレクタ領域の境界領域、及び、Ｐ型ベース引き出し領域とＰ型真性ベース領域の境界領域に外部ベース領域が形成されている。よって、外部ベース領域と第１のＮ型コレクタ領域は、直接接続されている。外部ベース領域と第１のＮ型コレクタ領域の接合から広がる空乏層３１４は、第１のＰ型ベース引き出し領域３０６の側面の一部に形成された外部ベース領域から、半導体基板またはＮ型コレクタ領域３０３の頂部３０３ｔの表面に対して、平行な方向にも広がるため、容易に完全空乏化することができる。ここで、完全空乏化とは、第２のＮ型コレクタ領域３０３ｂ下の領域の全般にも空乏層が広がる様子をいう。また、外部領域３１０の下端（底面の位置）が、第２のＮ型コレクタ領域３０３ｂの下端よりも低くなるように形成されているため、外部ベース領域と第１のＮ型コレクタ領域の接合から広がる空乏層３１４は、第１のＰ型ベース引き出し領域３０６の側面の全面に大きく形成された外部ベース領域３１０から、半導体基板またはＮ型コレクタ領域３０３の頂部３０３ｔの表面に対して表面に対して、平行な方向にもより効率よく広がりやすい構成となっている。よって、比較的高濃度な第２のＮ型コレクタ領域３０３ｂが、空乏層の広がりを抑制することはなく、耐圧の劣化は生じない。
【００３８】
また、第１の変形例によれば、第１及び第２のＰ型ベース引き出し領域３０６，３０７とＰ型外部ベース領域３１０の接続面積Ｘを容易に大きく形成することができるため、ベース抵抗を低減し、雑音特性を向上することができるとともに、第１のＰ型ベース引き出し領域３０６の側面に形成された絶縁膜の一部を除去することによって、Ｐ型外部ベース領域３１０の形成領域を調整し、コレクタ−ベース容量を調整することが可能である。
【００３９】
さらに、Ｐ型外部ベース領域３１０が、Ｐ型ベース引き出し領域とＰ型真性ベース領域の境界領域に加えて、Ｐ型ベース引き出し領域とＮ型コレクタ領域の境界領域にも形成されているため、接続面積Ｘの厚さに相当する部分（図中の厚さＸ）は、真性ベース領域の厚さよりも厚くなるように形成されている。したがって、接続面積Ｘを有するベース領域を広げて形成することによって、ベース抵抗をより低減することができる。
【００４０】
また、本実施の形態では、図１及び図１１に示した第２のＮ型コレクタ領域は、第１のＮ型コレクタ領域の表面上の全面に形成している。しかし、図１３（ａ），（ｂ）に示すように、第１のＮ型コレクタ領域５０３ａの中央領域など、キャリアが通過する領域に選択的に形成してもかまわない。この場合、第２のＮ型コレクタ領域５０３ｂは、真性ベース領域５０８を形成する前に、イオン注入を行って形成してもよいし、真性ベース領域５０８を形成した後に形成してもかまわない。第２のＮ型コレクタ領域５０３ｂは、キャリアが通過する領域に選択的に形成しているため、外部ベース領域と第１のＮ型コレクタ領域の接合から広がる空乏層（図示しない）は、第１のＰ型ベース引き出し領域５０６の側面または側面の一部に形成された外部ベース領域５１０及び真性ベース領域５０８から、半導体基板または第１のＮ型コレクタ領域５０３ａの頂部５０３ｔの表面に対して、平行な方向及び垂直な方向にも広がり、さらに完全空乏化しやすい構成に形成することができる。
【００４１】
本実施の形態では、Ｐ型真性ベース領域として、シリコンを用いた例を記載したが、これに限定されず、ＳｉＧｅで形成してもかまわない。また、Ｐ型半導体基板上にＮ型埋め込み層を形成し、Ｎ型埋め込み層上にＮ型コレクタ領域を形成した例を記載したが、これに限定されない。Ｎ型埋め込み層は、埋め込み層に限定されず、また、Ｎ型半導体基板上に、Ｎ型コレクタ領域を形成し、裏面からコレクタ電極を取り出す構造に適用することも可能である。
【００４２】
【発明の効果】
以上詳述したように、本発明によれば、耐圧を劣化させることなく、オートドープ層などの不純物層による影響を低減し、高周波特性の劣化を抑止することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体装置を示す要部断面図である。
【図２】本発明の第１の実施の形態に係る半導体装置の製造方法の一工程を示す要部断面図である。
【図３】本発明の第１の実施の形態に係る半導体装置の製造方法の一工程を示す要部断面図である。
【図４】本発明の第１の実施の形態に係る半導体装置の製造方法の一工程を示す要部断面図である。
【図５】本発明の第１の実施の形態に係る半導体装置の製造方法の一工程を示す要部断面図である。
【図６】本発明の第１の実施の形態に係る半導体装置の製造方法の一工程を示す要部断面図である。
【図７】本発明の第１の実施の形態に係る半導体装置の製造方法の一工程を示す要部断面図である。
【図８】本発明の第１の実施の形態に係る半導体装置の製造方法の一工程を示す要部断面図である。
【図９】本発明の第１の実施の形態に係る半導体装置の製造方法の一工程を示す要部断面図である。
【図１０】本発明の第１の実施の形態に係り、図１に示した半導体装置のＡ−Ａ断面における不純物濃度を示す図である。
【図１１】本発明の第１の実施の形態の第１の変形例に係る半導体装置を示す要部断面図である。
【図１２】本発明の第１の実施の形態の第１の変形例に係る半導体装置の製造方法の一工程を示す要部断面図である。
【図１３】本発明の第１の実施の形態に係る他の半導体装置を示す要部断面図である。
【図１４】従来の技術の半導体装置を示す要部断面図である。
【図１５】従来の技術の半導体装置の製造方法の一工程を示す要部断面図である。
【図１６】従来の技術の半導体装置の製造方法の一工程を示す要部断面図である。
【図１７】従来の技術の半導体装置の製造方法の一工程を示す要部断面図である。
【図１８】従来の技術に係り、図１４に示した半導体装置のＢ−Ｂ断面における不純物濃度を示す図である。
【図１９】他の従来の技術に係り、空乏層の広がりを模式的に示す図である。
【符号の説明】
１０１，２０１，３０１，５０１ Ｐ型半導体基板
１０２，２０２，３０２，５０２ Ｎ型埋め込み層
１０３ａ，２０３ａ，３０３ａ，５０３ａ 第１のＮ型コレクタ領域
１０３ｂ，２０３ｂ，３０３ｂ，５０３ｂ 第２のＮ型コレクタ領域
１０３ｓ，２０３ｓ，３０３ｓ，５０３ｓ 肩部
１０３ｔ，２０３ｔ，３０３ｔ，５０３ｔ 頂部
１０４，２０４，３０４，５０４ 第１の絶縁膜
１０５，２０５，３０５，５０５ 第２の絶縁膜
１０６，２０６，３０６，５０６ 第１のＰ型ベース引き出し領域
１０７，２０７，３０７，５０７ 第２のＰ型ベース引き出し領域
１０８，２０８，３０８，５０８ Ｐ型真性ベース領域
１０９，２１２，３０９，５０９ Ｎ型エミッタ領域
１１０，２１３，３１０，５１０ Ｐ型外部ベース領域
１１１，２１０，３１１，５１１ 開口部
１１２，２０９，３１２，５１２ 第３の絶縁膜
１１３，２１１，３１３，５１３ Ｎ型エミッタ引き出し領域
１１４，３１４ 空乏層
Ｓ１ 第１の面
Ｓ１ 第２の面
Ｌ１ 第１の厚さ
Ｌ２ 第２の厚さ
Claims (16)
- 第１導電型の第１の半導体領域及び前記第１の半導体領域の表面領域の少なくとも一部に形成された前記第１の半導体領域よりも不純物濃度の高い第１導電型の第２の半導体領域からなり、底面から第１の厚さの第１の面、及び、前記底面から前記第１の厚さよりも厚い第２の厚さの第２の面を備えたコレクタ領域と、前記第２の面上に形成された第２導電型の真性ベース領域と、
前記真性ベース領域の表面領域に形成された第１導電型のエミッタ領域と、
前記エミッタ領域上に形成された第１導電型のエミッタ引き出し領域と、
少なくとも、前記第１の面上に形成された絶縁膜と、
前記絶縁膜上に形成された第２導電型のベース引き出し領域と、
前記ベース引き出し領域と前記コレクタ領域の境界領域、及び、前記ベース引き出し領域と前記真性ベース領域の境界領域に形成された第２導電型の外部ベース領域とを具備したことを特徴とする半導体装置。 - 前記外部ベース領域と前記第１の半導体領域の接合面は、前記第２の面に対してほぼ垂直になるよう形成されていることを特徴とする請求項２に記載の半導体装置。
- 前記絶縁膜は、前記第１の面と前記第２の面の間の側面の一部上にも形成されていることを特徴とする請求項１または請求項２に記載の半導体装置。
- 前記第１の面上には、第１の絶縁膜が形成され、前記第１の絶縁膜上及び前記第１の面と前記第２の面の間の側面上には、前記第２の絶縁膜が形成されていることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
- 第１導電型の第１の半導体領域及び前記第１の半導体領域の表面領域の少なくとも一部に形成された前記第１の半導体領域よりも不純物濃度の高い第１導電型の第２の半導体領域からなり、頂部及び肩部を備えた凸状のコレクタ領域と、
前記頂部上に形成された第２導電型の真性ベース領域と、
前記真性ベース領域の表面領域に形成された第１導電型のエミッタ領域と、
前記エミッタ領域上に形成された第１導電型のエミッタ引き出し領域と、
少なくとも、前記肩部上に形成された絶縁膜と、
前記絶縁膜上に形成された第２導電型のベース引き出し領域と、
前記ベース引き出し領域と前記コレクタ領域の境界領域、及び、前記ベース引き出し領域と前記真性ベース領域の境界領域に形成された第２導電型の外部ベース領域とを具備したことを特徴とする半導体装置。 - 前記外部ベース領域と前記第１の半導体領域の接合面は、前記頂部の表面に対してほぼ垂直になるよう形成されていることを特徴とする請求項５のいずれか一項に記載の半導体装置。
- 前記絶縁膜は、前記頂部と前記肩部の間の側面の一部にも形成されていることを特徴とする請求項５または請求項６に記載の半導体装置。
- 前記肩部上には、第１の絶縁膜が形成され、前記第１の絶縁膜上及び前記頂部と前記肩部の間の側面上には、前記第２の絶縁膜が形成されていることを特徴とする請求項２乃至７のいずれか一項に記載の半導体装置。
- 前記外部ベース領域の下端が、前記第２の半導体領域の下端よりも低くなるように形成されていることを特徴とする請求項１，２，５，６のいずれか一項に記載の半導体装置。
- 前記ベース引き出し領域は、第１及び第２のベース引き出し領域からなり、
前記第２のベース引き出し領域及び前記真性ベース領域は、非選択エピタキシャル成長によって、前記第１のベース引き出し領域上及び前記コレクタ領域上にそれぞれ形成された領域であることを特徴とする請求項１，２，５，６のいずれか一項に記載の半導体装置。 - 前記真性ベース領域上及び前記ベース引き出し領域上に、さらに単層の第３の絶縁膜が形成されていることを特徴とする請求項１，２，５，６のいずれか一項に記載の半導体装置。
- 前記外部ベース領域と前記第１の半導体領域の接合面から広がる空乏層は、前記第２の半導体領域下の領域を覆うように広がることを特徴とする請求項１，２，５，６，９のいずれか一項に記載の半導体装置。
- 基板上に第１導電型の第１の半導体領域を形成する工程と、
前記第１の半導体領域の表面領域の少なくとも一部に、前記第１の半導体領域よりも高い不純物濃度を有する第１導電型の第２の半導体領域を形成する工程と、前記第１及び第２の半導体領域に、頂部及び肩部を形成することによって、前記第１及び第２の半導体領域からなる凸状のコレクタ領域を形成する工程と、
前記コレクタ領域上に、第１の絶縁膜を形成する工程と、
前記肩部上に形成された第１の絶縁膜上に、第２導電型の第１のベース引き出し領域を形成する工程と、
前記頂部上及び前記頂部と前記肩部の間の側面の一部上に形成された前記第１の絶縁膜を除去する工程と、
表面が露出した前記第１のベース引き出し領域及び前記コレクタ領域から、非選択性エピタキシャル成長法によって、第２導電型の第２のベース引き出し領域及び真性ベース領域を形成する工程と、
前記第２のベース引き出し領域及び前記真性ベース領域上に、前記真性ベース領域の表面が露出するような開口部を有する第２の絶縁膜を形成する工程と、
前記開口部を埋めるよう第１導電型のエミッタ引き出し領域を形成して、前記真性ベース領域の表面領域にエミッタ領域を形成し、少なくとも前記第２のベース引き出し領域と前記コレクタ領域の境界領域、及び、前記第２のベース引き出し領域と前記真性ベース領域の境界領域に、第２導電型の外部ベース領域を形成する工程と、
を具備したことを特徴とする半導体装置の製造方法。 - 前記第１の絶縁膜を除去する工程は、少なくとも、前記頂部と前記肩部の間の側面の一部、及び前記頂部上に形成された前記第１の絶縁膜を除去する工程であり、
前記外部ベース領域は、前記第１及び第２のベース引き出し領域と前記コレクタ領域の境界領域、及び、前記第１及び第２のベース引き出し領域と前記真性ベース領域の境界領域に形成されていることを特徴とする請求項１４に記載の半導体装置の製造方法。 - 前記開口部を形成する工程は、リソグラフィー技術によって形成することを特徴とする請求項１３または請求項１４に記載の半導体装置の製造方法。
- 前記第１の絶縁膜は、上層及び下層の絶縁膜を有しており、
前記第１の絶縁膜を形成する工程では、
前記肩部上に下層の絶縁膜を形成し、前記下層の絶縁膜上、前記頂部と前記肩部の間の側面上、及び、前記頂部上に上層の絶縁膜を形成し、
前記第１の絶縁膜を除去する工程では、
前記上層の絶縁膜の一部を除去することを特徴とする請求項１３に記載の半導体装置の製造方法。
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Cited By (2)
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|---|---|---|---|---|
| JP2008244232A (ja) * | 2007-03-28 | 2008-10-09 | Nec Corp | 半導体装置及びその製造方法 |
| JP2011171493A (ja) * | 2010-02-18 | 2011-09-01 | Asahi Kasei Electronics Co Ltd | 半導体装置及びその製造方法 |
-
2003
- 2003-07-10 JP JP2003195312A patent/JP2005032932A/ja active Pending
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