JP2004207528A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】ゲート容量を小さくして高速化用途に適した半導体装置及びその製造方法を提供する。
【解決手段】本発明に係る半導体装置は、支持基板１１、埋め込み酸化膜１２及び単結晶Ｓｉ層１３を有するＳＯＩ基板１４において、単結晶Ｓｉ層内に形成された埋め込み酸化膜２４と、単結晶Ｓｉ層上に形成されたゲート酸化膜１９と、このゲート酸化膜上に形成されたゲート電極１５と、このゲート電極の両端下の単結晶Ｓｉ層に形成されたソース/ドレイン領域の拡散層１７，１８と、ゲート電極下の単結晶Ｓｉ層１３に形成されたボディー領域と、単結晶Ｓｉ層に形成され、埋め込み酸化膜に隣接して形成され、ボディー領域に埋め込み酸化膜の下側の単結晶Ｓｉ層を介して繋げられ電気的に接続されたボディーコンタクト領域２６と、を具備するものである。
【選択図】 図１
【解決手段】本発明に係る半導体装置は、支持基板１１、埋め込み酸化膜１２及び単結晶Ｓｉ層１３を有するＳＯＩ基板１４において、単結晶Ｓｉ層内に形成された埋め込み酸化膜２４と、単結晶Ｓｉ層上に形成されたゲート酸化膜１９と、このゲート酸化膜上に形成されたゲート電極１５と、このゲート電極の両端下の単結晶Ｓｉ層に形成されたソース/ドレイン領域の拡散層１７，１８と、ゲート電極下の単結晶Ｓｉ層１３に形成されたボディー領域と、単結晶Ｓｉ層に形成され、埋め込み酸化膜に隣接して形成され、ボディー領域に埋め込み酸化膜の下側の単結晶Ｓｉ層を介して繋げられ電気的に接続されたボディーコンタクト領域２６と、を具備するものである。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に係わり、特に、ゲート容量を小さくして高速化用途に適した半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
従来からＳＯＩ(Silicon On Insulator)基板は、半導体素子の動作速度や集積度に優れていることから、ＭＯＳトランジスタその他の半導体素子に適用されている。このような半導体素子のうち、いわゆる部分空乏型のものは、ＳＯＩ基板の半導体層が加工されて島状とされ、周囲と電気的に遮断された素子活性領域に形成されたものであるため、α線やラッチアップに強く、接合リーク、容量が小さい等の種々の利点を有する。しかしながら、その反面、素子活性領域が電気的に浮遊状態となるためにその電位変化が半導体素子の動作に影響を与える。この問題に対処するには、半導体層の素子活性領域の近傍に導電領域（ボディコンタクト領域）を設け、この領域を通じて電気的に遮断された素子活性領域へ電気的コンタクトをとり、素子動作を安定化させる必要がある。
【０００３】
図５（Ａ）は、従来の半導体装置を示す平面図であり、図５（Ｂ）は、図５（Ａ）に示す５Ｂ−５Ｂ線に沿った断面図である。この半導体装置は、ｎチャネルＭＯＳＦＥＴを例に挙げて説明することとする。
まず、単結晶シリコンからなる支持基板１１１と、この支持基板１１１上に形成された埋め込み酸化膜（ＢＯＸ層）１１２と、この埋め込み酸化膜１１２上に形成された単結晶Ｓｉ層１１３と、から構成されたＳＯＩ基板１１４を準備する。次いで、単結晶Ｓｉ層１１３にトレンチを形成し、トレンチ内にシリコン酸化膜を埋め込むことにより、ＢＯＸ層１１２上の素子分離領域にはシリコン酸化膜からなる素子分離酸化膜１１６が形成される。次いで、単結晶Ｓｉ層１１３にＰ―型不純物をイオン注入する。
【０００４】
次いで、単結晶Ｓｉ層１１３の表面に熱酸化法によりゲート酸化膜１１９を形成し、このゲート酸化膜１１９上に図５（Ａ）に示すようなハンマーヘッド部分を有するゲート電極１１５を形成する。次いで、ゲート電極を含む全面上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、ボディーコンタクト領域及びハンマーヘッドの一端を覆うレジストパターンが形成される。次いで、このレジストパターン及びゲート電極１１５をマスクとして低濃度のＮ型不純物イオンをイオン注入する。次いで、前記レジストパターンを除去する。次に、ゲート電極１１５の側壁にシリコン酸化膜からなるサイドウオール１２０を形成する。
【０００５】
この後、サイドウオール１２０を含む全面上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、ボディーコンタクト領域及びハンマーヘッドの一端を覆うレジストパターンが形成される。次いで、このレジストパターン、サイドウオール１２０及びゲート電極１１５をマスクとしてＮ型不純物イオンをイオン注入する。次いで、前記レジストパターンを除去する。
次いで、ゲート電極を含む全面上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、ハンマーヘッドの一端を除いたゲート電極及びソース／ドレイン領域を覆うレジストパターンが形成される。次いで、このレジストパターン及びハンマーヘッドをマスクとしてボディーコンタクト領域にＰ+型不純物をイオン注入する。次いで、ＳＯＩ基板１１４にアニールを施す。これにより、単結晶Ｓｉ層１１３には低濃度のＮ型拡散層１２１及びソース／ドレイン領域のＮ型拡散層１１７，１１８、ボディーコンタクト領域のＰ+型不純物拡散層１２６が形成される。なお、ゲート電極１１５の下方の単結晶Ｓｉ層１１３がボディー領域であり、このボディー領域はＰ+型不純物拡散層１２６からなるボディーコンタクト領域と繋げられ電気的に接続されている。ボディーコンタクト領域１２６は、ゲート電極１１５のハンマーヘッド側の単結晶Ｓｉ層１１３に形成されている。ボディーコンタクト領域１２６に所定の電圧を印加することにより、ボディー電位を固定して基板浮遊効果を抑制する。これにより、トランジスタの動作を安定化することができる。
【０００６】
【発明が解決しようとする課題】
ところで、上記従来の半導体装置では、ボディー電位を固定するためのボディーコンタクト領域１２６を形成している。このため、ボディー領域を引き出すために、ゲート電極の一端にハンマーヘッドと呼ばれる面積の広い部分を形成している。したがって、このハンマーヘッドによってゲート容量が大きくなってしまうので（言い換えるとハンマーヘッドの部分だけゲート容量が大きくなってしまうので）、上記半導体装置は高速化用途に対して適していなかった。
【０００７】
本発明は上記のような事情を考慮してなされたものであり、その目的は、ゲート容量を小さくして高速化用途に適した半導体装置及びその製造方法を提供することにある。
【０００８】
【課題を解決するための手段】
上記課題を解決するため、本発明に係る半導体装置は、支持基板と、この支持基板上に形成された絶縁膜と、この絶縁膜上に形成された単結晶Ｓｉ層と、を有するＳＯＩ基板において、
前記単結晶Ｓｉ層内に形成された埋め込み絶縁膜と、
前記単結晶Ｓｉ層上に形成されたゲート絶縁膜と、
このゲート絶縁膜上に形成されたゲート電極と、
このゲート電極の両端下の単結晶Ｓｉ層に形成されたソース/ドレイン領域の拡散層と、
前記ゲート電極下の単結晶Ｓｉ層に形成されたボディー領域と、
前記単結晶Ｓｉ層に形成され、前記埋め込み絶縁膜に隣接して形成され、前記ボディー領域に前記埋め込み絶縁膜の下側の単結晶Ｓｉ層を介して繋げられ電気的に接続されたボディーコンタクト領域と、
を具備し、
前記埋め込み絶縁膜は前記ソース領域の拡散層又は前記ドレイン領域の拡散層の下に位置することを特徴とする。
【０００９】
上記半導体装置によれば、単結晶Ｓｉ層にボディー電位を固定するためのボディーコンタクト領域を形成し、このボディーコンタクト領域をソース領域又はドレイン領域の下の埋め込み絶縁膜の下側を介してボディー領域に電気的に接続している。このように埋め込み絶縁膜の下側を用いてボディーコンタクト領域とボディー領域とを電気的に接続しているため、従来技術のようにゲート電極の一端にハンマーヘッドと呼ばれる面積の広い部分を形成する必要がない。したがって、従来技術に比べてハンマーヘッドの面積分だけゲート容量を小さくすることができ、その結果、全体のゲート容量を小さくすることができる。よって、高速化用途に対して適したボディーコンタクト付きＳＯＩデバイスを作製することができる。
【００１０】
また、本発明に係る半導体装置においては、前記ゲート電極、ソース/ドレイン領域の拡散層及びボディーコンタクト領域それぞれの上に形成された金属シリサイド膜をさらに含むことが好ましい。
【００１１】
本発明に係る半導体装置の製造方法は、支持基板と、この支持基板上に形成された絶縁膜と、この絶縁膜上に形成された単結晶Ｓｉ層と、を有するＳＯＩ基板を準備する工程と、
前記単結晶Ｓｉ層内に、ソース領域又はドレイン領域の下に位置する埋め込み絶縁膜を形成する工程と、
前記単結晶Ｓｉ層上にゲート絶縁膜を形成する工程と、
このゲート絶縁膜上にゲート電極を形成する工程と、
第１導電型不純物を単結晶Ｓｉ層に導入して、該単結晶Ｓｉ層にソース/ドレイン領域の拡散層を形成する工程と、
第２導電型不純物を単結晶Ｓｉ層に導入して、該単結晶Ｓｉ層に前記埋め込み絶縁膜に隣接するボディーコンタクト領域を形成する工程と、
を具備し、
前記ゲート電極下の単結晶Ｓｉ層は、前記埋め込み絶縁膜の下側の単結晶Ｓｉ層を介して前記ボディーコンタクト領域に繋げられ電気的に接続されることを特徴とする。
【００１２】
本発明に係る半導体装置の製造方法は、支持基板と、この支持基板上に形成された第１絶縁膜と、第１絶縁膜上に形成された第１単結晶Ｓｉ層と、第１単結晶Ｓｉ層上に形成された第２絶縁膜と、第２絶縁膜上に形成された第２単結晶Ｓｉ層と、を有するＳＯＩ基板を準備する工程と、
前記第２単結晶Ｓｉ層上にハードマスクを形成する工程と、
このハードマスクをマスクとして第２単結晶Ｓｉ層及び第２絶縁膜をエッチングする工程と、
前記ハードマスク及び第１単結晶Ｓｉ層の上にＳｉ層を形成する工程と、
このＳｉ層及びハードマスクをＣＭＰで研磨することにより、Ｓｉ層内にソース領域又はドレイン領域の下に位置する第２絶縁膜からなる埋め込み絶縁膜を形成する工程と、
Ｓｉ層に素子分離膜を形成する工程と、
前記単結晶Ｓｉ層に第１導電型不純物を導入する工程と、
前記単結晶Ｓｉ層上にゲート絶縁膜を形成する工程と、
このゲート絶縁膜上にゲート電極を形成する工程と、
第２導電型不純物を単結晶Ｓｉ層に導入して、該単結晶Ｓｉ層にソース/ドレイン領域の拡散層を形成する工程と、
第１導電型不純物を単結晶Ｓｉ層に導入して、該単結晶Ｓｉ層に前記埋め込み絶縁膜に隣接するボディーコンタクト領域を形成する工程と、
を具備し、
前記ゲート電極下の単結晶Ｓｉ層は、前記埋め込み絶縁膜の下側の単結晶Ｓｉ層を介して前記ボディーコンタクト領域に繋げられ電気的に接続されることを特徴とする。
【００１３】
また、本発明に係る半導体装置の製造方法においては、前記ボディーコンタクト領域を形成する工程の後に、ゲート電極、ソース/ドレイン領域の拡散層及びボディーコンタクト領域それぞれの上に金属シリサイド膜を形成する工程をさらに含むことが好ましい。
【００１４】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。
図１（Ａ）は、本発明の実施の形態による半導体装置を示す平面図であり、図１（Ｂ）は、図１（Ａ）に示す１Ｂ−１Ｂ線に沿った断面図である。この半導体装置は、ｎチャネルＭＯＳＦＥＴを例に挙げて説明することとする。
ＳＯＩ基板１４は、単結晶シリコンからなる支持基板１１と、この支持基板１１上に形成された埋め込み酸化膜（ＢＯＸ層）１２と、この埋め込み酸化膜１２上に形成された単結晶Ｓｉ層１３と、から構成されている。
【００１５】
単結晶Ｓｉ層１３には素子分離酸化膜１６が形成されている。また、単結晶Ｓｉ層１３の表面にはゲート酸化膜１９が形成されており、このゲート酸化膜１９上にはゲート電極１５が形成されている。このゲート電極１５の側壁にはサイドウオール２０が形成されており、このサイドウオール下の単結晶Ｓｉ層１３には図１（Ｂ）に示すように低濃度の不純物拡散層２１が形成されている。単結晶Ｓｉ層１３には低濃度拡散層２１に隣接してソース／ドレイン領域の拡散層１７，１８が形成されている。
【００１６】
単結晶Ｓｉ層１３には埋め込み酸化膜（埋め込み絶縁膜）２４が形成されており、この埋め込み酸化膜２４はソース領域の拡散層１７及びそれに隣接する低濃度不純物拡散層２１の下に位置している。また、埋め込み酸化膜２４は単結晶Ｓｉ層１３の深さ方向の中央付近に形成されている。但し、埋め込み酸化膜２４の形成位置は、単結晶Ｓｉ層１３の表面側又は底面側に偏っていても良い。
【００１７】
ゲート電極１５の下方の単結晶Ｓｉ層１３がボディー領域であり、このボディー領域は埋め込み酸化膜２４の下側を介してＰ+型不純物拡散層からなるボディーコンタクト領域２６と繋げられ電気的に接続されている。ボディーコンタクト領域２６はソース領域の拡散層１７に隣接して形成されている。また、ゲート電極１５、ソース/ドレイン領域の拡散層１７，１８及びボディーコンタクト領域２６それぞれの上には金属シリサイド膜３２が形成されている。
【００１８】
ゲート電極を含む全面上には層間絶縁膜２２が形成されている。この層間絶縁膜２２には、ボディーコンタクト領域２６上に位置するコンタクトホール２３が形成されている。このコンタクトホール内及び層間絶縁膜２２上にはＡｌ合金層などの導電層からなる配線２８が形成されている。この配線２８は金属シリサイド膜３２を介してソース領域の拡散層１７及びボディーコンタクト領域２６に電気的に接続されている。配線２８からボディーコンタクト領域２６に所定の電圧を印加することにより、ボディー電位を固定して基板浮遊効果を抑制している。これにより、トランジスタの動作を安定化することができる。
【００１９】
上記実施の形態による半導体装置によれば、単結晶Ｓｉ層１３にボディー電位を固定するためのボディーコンタクト領域２６を形成し、このボディーコンタクト領域２６をソース領域の拡散層１７の下の埋め込み酸化膜２４の下側を介してボディー領域に電気的に接続している。このように埋め込み酸化膜２４の下側を用いてボディーコンタクト領域とボディー領域とを電気的に接続しているため、従来技術のようにゲート電極の一端にハンマーヘッドと呼ばれる面積の広い部分を形成する必要がない。したがって、従来技術に比べてハンマーヘッドの面積分だけゲート容量を小さくすることができ、その結果、全体のゲート容量を小さくすることができる。よって、高速化用途に対して適したボディーコンタクト付きＳＯＩデバイスを作製することができる。
【００２０】
図２乃至図４は、図１に示す半導体装置を製造する方法であって製造工程を順に示す断面図である。
まず、図２（Ａ）に示すように、ＳＯＩ層を２重に積層したＳＯＩ基板１４を準備する。
【００２１】
このＳＯＩ基板１４は、単結晶シリコンからなる支持基板１１と、この支持基板１１上に形成された第１の埋め込み酸化膜（ＢＯＸ層，第１絶縁膜）１２と、第１の埋め込み酸化膜１２上に形成された第１の単結晶Ｓｉ層１３ａと、第１の単結晶Ｓｉ層１３ａ上に形成された第２の埋め込み酸化膜（ＢＯＸ層，第２絶縁膜Ｊ）２４と、第２の埋め込み酸化膜２４上に形成された第２の単結晶Ｓｉ層１３ｂと、から構成されている。なお、ＳＯＩ基板１４は、種々の製造方法により製造することが可能であり、例えば、張り合わせ法、ＳＩＭＯＸ(separation byImplanted oxygen)などにより製造することも可能である。
【００２２】
次に、図２（Ｂ）に示すように、第２の単結晶Ｓｉ層１３ｂ上にシリコン窒化膜をＣＶＤ（chemical vapor deposition）法により堆積する。次いで、このシリコン窒化膜をパターニングすることにより、第２の単結晶Ｓｉ層１３ｂ上にはシリコン窒化膜からなるハードマスク２５が形成される。次いで、このハードマスク２５をマスクとして第２の単結晶Ｓｉ層１３ｂ及び第２の埋め込み酸化膜２４を選択的にエッチングする。
【００２３】
この後、図２（Ｃ）に示すように、ハードマスク２５を含む全面上にＳｉ層２７ｃをエピタキシャル成長法により形成する。
次に、図３（Ｄ）に示すように、Ｓｉ層２７ｃ及びハードマスク２５をＣＭＰ(Chemical Mechanical Polishing)により研磨する。このようにして埋め込み酸化膜２４が埋め込まれた単結晶Ｓｉ層１３、ＢＯＸ層１２及び支持基板１１からなるＳＯＩ基板１４が形成される。なお、図３（Ｄ）に示す単結晶Ｓｉ層１３は、第１の単結晶Ｓｉ層１３ａ、Ｓｉ層２７ｃ及び第２の単結晶Ｓｉ層１３ｂを一体的に図示している。
【００２４】
この後、図３（Ｅ）に示すように、単結晶Ｓｉ層１３の上にシリコン窒化膜をＣＶＤ法により形成する。次いで、このシリコン窒化膜をパターニングすることにより、単結晶Ｓｉ層１３上にはシリコン窒化膜からなるマスクパターン２７が形成される。次いで、このマスクパターン２７をマスクとして単結晶Ｓｉ層１３を選択的にエッチングすることにより、単結晶Ｓｉ層１３にはトレンチ２７ａ，２７ｂが形成される。
【００２５】
次に、図３（Ｆ）に示すように、トレンチ内及びマスクパターン２７上にＣＶＤで酸化膜２９を堆積する。
この後、図４（Ｇ）に示すように、酸化膜２９及びマスクパターン２７をＣＭＰにより研磨する。これにより、トレンチ内に酸化膜が埋め込まれ、ＢＯＸ層１２上の素子分離領域には酸化膜からなる素子分離酸化膜１６が形成される。
【００２６】
次に、図４（Ｈ）に示すように、単結晶Ｓｉ層１３にＰ―型不純物をイオン注入する。次いで、単結晶Ｓｉ層１３の表面に熱酸化法によりゲート酸化膜（ゲート絶縁膜）１９を形成する。次に、このゲート酸化膜１９を含む全面上にＣＶＤ法によりポリシリコン膜を堆積し、このポリシリコン膜をパターニングすることにより、ゲート酸化膜１９上にはハンマーヘッド部分を有しないゲート電極１５が形成される。次いで、ゲート電極を含む全面上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、ボディーコンタクト領域を覆うレジストパターンが形成される。次いで、このレジストパターン及びゲート電極１５をマスクとして低濃度のＮ型不純物イオンをイオン注入する。次に、ゲート電極１５を含む全面上にＣＶＤ法によりシリコン酸化膜を堆積し、このシリコン酸化膜を全面エッチングすることにより、ゲート電極１５の側壁にはシリコン酸化膜からなるサイドウオール２０が形成される。
【００２７】
次に、ゲート電極を含む全面上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、ボディーコンタクト領域を覆うレジストパターンが形成される。次いで、このレジストパターン、サイドウオール２０及びゲート電極１５をマスクとしてＮ型不純物イオンをイオン注入した後、ＳＯＩ基板１４にアニールを施す。これにより、単結晶Ｓｉ層１３には低濃度のＮ型拡散層２１及びソース／ドレイン領域のＮ型拡散層１７，１８が形成される。ソース領域の拡散層１７及びそれに隣接する低濃度不純物拡散層２１は、埋め込み酸化膜２４上に形成される。
【００２８】
次に、サイドウオール２０を含む全面上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、ソース／ドレイン領域及びゲート電極を覆うレジストパターンが形成される。この後、図４（Ｉ）に示すように、このレジストパターンをマスクとして単結晶Ｓｉ層のボディーコンタクト領域２６にＰ+型不純物をイオン注入する。次いで、前記レジストパターンを除去する。次いで、ゲート電極１５を含む全面上にスパッタリングによりＴｉ、Ｃｏ、Ｎｉなどの金属膜（図示せず）を堆積する。次いで、ＳＯＩ基板１４に熱処理を施すことにより、ゲート電極１５のポリシリコン及び単結晶Ｓｉ層１３それぞれと金属膜とが反応する。これにより、ゲート電極１５、ソース／ドレイン領域の拡散層１７，１８及びボディーコンタクト領域２６それぞれの上に自己整合的に金属シリサイド膜３２が形成される。次に、残存する金属膜を剥離する。なお、ゲート電極１５の下方の単結晶Ｓｉ層１３がボディー領域であり、このボディー領域は埋め込み酸化膜２４の下側を介してボディーコンタクト領域２６と繋げられ電気的に接続される。ボディーコンタクト領域２６はソース領域の拡散層１７に隣接して形成される。
【００２９】
この後、図１（Ｂ）に示すように、ゲート電極１５を含む全面上にシリコン酸化膜等からなる層間絶縁膜２２をＣＶＤ法により形成する。次いで、この層間絶縁膜２２上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、層間絶縁膜上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとして層間絶縁膜２２をエッチングすることにより、該層間絶縁膜２２にはコンタクトホール２３が形成される。このコンタクトホール２３はボディーコンタクト領域２６上に位置する。
【００３０】
次いで、コンタクトホール２３内及び層間絶縁膜２２上に導電層を形成し、この導電層をパターニングすることにより、該層間絶縁膜２２上には配線２８が形成される。配線２８は金属シリサイド３２を介してボディーコンタクト領域２６及びソース領域の拡散層１７に電気的に接続される。なお、配線を構成する導電層は、種々の導電層を用いることができ、単層構造でも積層構造でも良く、例えばＡｌ合金層、Ｗ層、Ｔｉ層、ＴｉＮ層などを用いることも可能である。配線２８からボディーコンタクト領域２６に所定の電圧を印加することにより、ボディー電位を固定して基板浮遊効果を抑制することができる。
【００３１】
尚、本発明は、上記実施の形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。
【図面の簡単な説明】
【図１】実施の形態による半導体装置を説明する図。
【図２】図１に示す半導体装置を製造する方法を示す断面図。
【図３】図１に示す半導体装置を製造する方法を示す断面図。
【図４】図１に示す半導体装置を製造する方法を示す断面図。
【図５】従来の半導体装置を示す図。
【符号の説明】
１１，１１１…支持基板、１２，１１２…埋め込み酸化膜（ＢＯＸ層）、１３，１１３…単結晶Ｓｉ層、１３ａ…第１の単結晶Ｓｉ層、１３ｂ…第２の単結晶Ｓｉ層、１４，１１４…ＳＯＩ基板、１５，１１５…ゲート電極、１６，１１６…素子分離酸化膜、１７，１８，１１７，１１８…ソース/ドレイン領域の拡散層、１９，１１９…ゲート酸化膜、２０，１２０…サイドウオール、２１，１２１…低濃度不純物拡散層、２２…層間絶縁膜、２３…コンタクトホール、２４…埋め込み酸化膜、２５…ハードマスク、２６，１２６…ボディーコンタクト領域、２７…マスクパターン、２７ａ，２７ｂ…トレンチ、２７ｃ…Ｓｉ層、２８…配線、２９…酸化膜、３２…金属シリサイド
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に係わり、特に、ゲート容量を小さくして高速化用途に適した半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
従来からＳＯＩ(Silicon On Insulator)基板は、半導体素子の動作速度や集積度に優れていることから、ＭＯＳトランジスタその他の半導体素子に適用されている。このような半導体素子のうち、いわゆる部分空乏型のものは、ＳＯＩ基板の半導体層が加工されて島状とされ、周囲と電気的に遮断された素子活性領域に形成されたものであるため、α線やラッチアップに強く、接合リーク、容量が小さい等の種々の利点を有する。しかしながら、その反面、素子活性領域が電気的に浮遊状態となるためにその電位変化が半導体素子の動作に影響を与える。この問題に対処するには、半導体層の素子活性領域の近傍に導電領域（ボディコンタクト領域）を設け、この領域を通じて電気的に遮断された素子活性領域へ電気的コンタクトをとり、素子動作を安定化させる必要がある。
【０００３】
図５（Ａ）は、従来の半導体装置を示す平面図であり、図５（Ｂ）は、図５（Ａ）に示す５Ｂ−５Ｂ線に沿った断面図である。この半導体装置は、ｎチャネルＭＯＳＦＥＴを例に挙げて説明することとする。
まず、単結晶シリコンからなる支持基板１１１と、この支持基板１１１上に形成された埋め込み酸化膜（ＢＯＸ層）１１２と、この埋め込み酸化膜１１２上に形成された単結晶Ｓｉ層１１３と、から構成されたＳＯＩ基板１１４を準備する。次いで、単結晶Ｓｉ層１１３にトレンチを形成し、トレンチ内にシリコン酸化膜を埋め込むことにより、ＢＯＸ層１１２上の素子分離領域にはシリコン酸化膜からなる素子分離酸化膜１１６が形成される。次いで、単結晶Ｓｉ層１１３にＰ―型不純物をイオン注入する。
【０００４】
次いで、単結晶Ｓｉ層１１３の表面に熱酸化法によりゲート酸化膜１１９を形成し、このゲート酸化膜１１９上に図５（Ａ）に示すようなハンマーヘッド部分を有するゲート電極１１５を形成する。次いで、ゲート電極を含む全面上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、ボディーコンタクト領域及びハンマーヘッドの一端を覆うレジストパターンが形成される。次いで、このレジストパターン及びゲート電極１１５をマスクとして低濃度のＮ型不純物イオンをイオン注入する。次いで、前記レジストパターンを除去する。次に、ゲート電極１１５の側壁にシリコン酸化膜からなるサイドウオール１２０を形成する。
【０００５】
この後、サイドウオール１２０を含む全面上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、ボディーコンタクト領域及びハンマーヘッドの一端を覆うレジストパターンが形成される。次いで、このレジストパターン、サイドウオール１２０及びゲート電極１１５をマスクとしてＮ型不純物イオンをイオン注入する。次いで、前記レジストパターンを除去する。
次いで、ゲート電極を含む全面上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、ハンマーヘッドの一端を除いたゲート電極及びソース／ドレイン領域を覆うレジストパターンが形成される。次いで、このレジストパターン及びハンマーヘッドをマスクとしてボディーコンタクト領域にＰ+型不純物をイオン注入する。次いで、ＳＯＩ基板１１４にアニールを施す。これにより、単結晶Ｓｉ層１１３には低濃度のＮ型拡散層１２１及びソース／ドレイン領域のＮ型拡散層１１７，１１８、ボディーコンタクト領域のＰ+型不純物拡散層１２６が形成される。なお、ゲート電極１１５の下方の単結晶Ｓｉ層１１３がボディー領域であり、このボディー領域はＰ+型不純物拡散層１２６からなるボディーコンタクト領域と繋げられ電気的に接続されている。ボディーコンタクト領域１２６は、ゲート電極１１５のハンマーヘッド側の単結晶Ｓｉ層１１３に形成されている。ボディーコンタクト領域１２６に所定の電圧を印加することにより、ボディー電位を固定して基板浮遊効果を抑制する。これにより、トランジスタの動作を安定化することができる。
【０００６】
【発明が解決しようとする課題】
ところで、上記従来の半導体装置では、ボディー電位を固定するためのボディーコンタクト領域１２６を形成している。このため、ボディー領域を引き出すために、ゲート電極の一端にハンマーヘッドと呼ばれる面積の広い部分を形成している。したがって、このハンマーヘッドによってゲート容量が大きくなってしまうので（言い換えるとハンマーヘッドの部分だけゲート容量が大きくなってしまうので）、上記半導体装置は高速化用途に対して適していなかった。
【０００７】
本発明は上記のような事情を考慮してなされたものであり、その目的は、ゲート容量を小さくして高速化用途に適した半導体装置及びその製造方法を提供することにある。
【０００８】
【課題を解決するための手段】
上記課題を解決するため、本発明に係る半導体装置は、支持基板と、この支持基板上に形成された絶縁膜と、この絶縁膜上に形成された単結晶Ｓｉ層と、を有するＳＯＩ基板において、
前記単結晶Ｓｉ層内に形成された埋め込み絶縁膜と、
前記単結晶Ｓｉ層上に形成されたゲート絶縁膜と、
このゲート絶縁膜上に形成されたゲート電極と、
このゲート電極の両端下の単結晶Ｓｉ層に形成されたソース/ドレイン領域の拡散層と、
前記ゲート電極下の単結晶Ｓｉ層に形成されたボディー領域と、
前記単結晶Ｓｉ層に形成され、前記埋め込み絶縁膜に隣接して形成され、前記ボディー領域に前記埋め込み絶縁膜の下側の単結晶Ｓｉ層を介して繋げられ電気的に接続されたボディーコンタクト領域と、
を具備し、
前記埋め込み絶縁膜は前記ソース領域の拡散層又は前記ドレイン領域の拡散層の下に位置することを特徴とする。
【０００９】
上記半導体装置によれば、単結晶Ｓｉ層にボディー電位を固定するためのボディーコンタクト領域を形成し、このボディーコンタクト領域をソース領域又はドレイン領域の下の埋め込み絶縁膜の下側を介してボディー領域に電気的に接続している。このように埋め込み絶縁膜の下側を用いてボディーコンタクト領域とボディー領域とを電気的に接続しているため、従来技術のようにゲート電極の一端にハンマーヘッドと呼ばれる面積の広い部分を形成する必要がない。したがって、従来技術に比べてハンマーヘッドの面積分だけゲート容量を小さくすることができ、その結果、全体のゲート容量を小さくすることができる。よって、高速化用途に対して適したボディーコンタクト付きＳＯＩデバイスを作製することができる。
【００１０】
また、本発明に係る半導体装置においては、前記ゲート電極、ソース/ドレイン領域の拡散層及びボディーコンタクト領域それぞれの上に形成された金属シリサイド膜をさらに含むことが好ましい。
【００１１】
本発明に係る半導体装置の製造方法は、支持基板と、この支持基板上に形成された絶縁膜と、この絶縁膜上に形成された単結晶Ｓｉ層と、を有するＳＯＩ基板を準備する工程と、
前記単結晶Ｓｉ層内に、ソース領域又はドレイン領域の下に位置する埋め込み絶縁膜を形成する工程と、
前記単結晶Ｓｉ層上にゲート絶縁膜を形成する工程と、
このゲート絶縁膜上にゲート電極を形成する工程と、
第１導電型不純物を単結晶Ｓｉ層に導入して、該単結晶Ｓｉ層にソース/ドレイン領域の拡散層を形成する工程と、
第２導電型不純物を単結晶Ｓｉ層に導入して、該単結晶Ｓｉ層に前記埋め込み絶縁膜に隣接するボディーコンタクト領域を形成する工程と、
を具備し、
前記ゲート電極下の単結晶Ｓｉ層は、前記埋め込み絶縁膜の下側の単結晶Ｓｉ層を介して前記ボディーコンタクト領域に繋げられ電気的に接続されることを特徴とする。
【００１２】
本発明に係る半導体装置の製造方法は、支持基板と、この支持基板上に形成された第１絶縁膜と、第１絶縁膜上に形成された第１単結晶Ｓｉ層と、第１単結晶Ｓｉ層上に形成された第２絶縁膜と、第２絶縁膜上に形成された第２単結晶Ｓｉ層と、を有するＳＯＩ基板を準備する工程と、
前記第２単結晶Ｓｉ層上にハードマスクを形成する工程と、
このハードマスクをマスクとして第２単結晶Ｓｉ層及び第２絶縁膜をエッチングする工程と、
前記ハードマスク及び第１単結晶Ｓｉ層の上にＳｉ層を形成する工程と、
このＳｉ層及びハードマスクをＣＭＰで研磨することにより、Ｓｉ層内にソース領域又はドレイン領域の下に位置する第２絶縁膜からなる埋め込み絶縁膜を形成する工程と、
Ｓｉ層に素子分離膜を形成する工程と、
前記単結晶Ｓｉ層に第１導電型不純物を導入する工程と、
前記単結晶Ｓｉ層上にゲート絶縁膜を形成する工程と、
このゲート絶縁膜上にゲート電極を形成する工程と、
第２導電型不純物を単結晶Ｓｉ層に導入して、該単結晶Ｓｉ層にソース/ドレイン領域の拡散層を形成する工程と、
第１導電型不純物を単結晶Ｓｉ層に導入して、該単結晶Ｓｉ層に前記埋め込み絶縁膜に隣接するボディーコンタクト領域を形成する工程と、
を具備し、
前記ゲート電極下の単結晶Ｓｉ層は、前記埋め込み絶縁膜の下側の単結晶Ｓｉ層を介して前記ボディーコンタクト領域に繋げられ電気的に接続されることを特徴とする。
【００１３】
また、本発明に係る半導体装置の製造方法においては、前記ボディーコンタクト領域を形成する工程の後に、ゲート電極、ソース/ドレイン領域の拡散層及びボディーコンタクト領域それぞれの上に金属シリサイド膜を形成する工程をさらに含むことが好ましい。
【００１４】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。
図１（Ａ）は、本発明の実施の形態による半導体装置を示す平面図であり、図１（Ｂ）は、図１（Ａ）に示す１Ｂ−１Ｂ線に沿った断面図である。この半導体装置は、ｎチャネルＭＯＳＦＥＴを例に挙げて説明することとする。
ＳＯＩ基板１４は、単結晶シリコンからなる支持基板１１と、この支持基板１１上に形成された埋め込み酸化膜（ＢＯＸ層）１２と、この埋め込み酸化膜１２上に形成された単結晶Ｓｉ層１３と、から構成されている。
【００１５】
単結晶Ｓｉ層１３には素子分離酸化膜１６が形成されている。また、単結晶Ｓｉ層１３の表面にはゲート酸化膜１９が形成されており、このゲート酸化膜１９上にはゲート電極１５が形成されている。このゲート電極１５の側壁にはサイドウオール２０が形成されており、このサイドウオール下の単結晶Ｓｉ層１３には図１（Ｂ）に示すように低濃度の不純物拡散層２１が形成されている。単結晶Ｓｉ層１３には低濃度拡散層２１に隣接してソース／ドレイン領域の拡散層１７，１８が形成されている。
【００１６】
単結晶Ｓｉ層１３には埋め込み酸化膜（埋め込み絶縁膜）２４が形成されており、この埋め込み酸化膜２４はソース領域の拡散層１７及びそれに隣接する低濃度不純物拡散層２１の下に位置している。また、埋め込み酸化膜２４は単結晶Ｓｉ層１３の深さ方向の中央付近に形成されている。但し、埋め込み酸化膜２４の形成位置は、単結晶Ｓｉ層１３の表面側又は底面側に偏っていても良い。
【００１７】
ゲート電極１５の下方の単結晶Ｓｉ層１３がボディー領域であり、このボディー領域は埋め込み酸化膜２４の下側を介してＰ+型不純物拡散層からなるボディーコンタクト領域２６と繋げられ電気的に接続されている。ボディーコンタクト領域２６はソース領域の拡散層１７に隣接して形成されている。また、ゲート電極１５、ソース/ドレイン領域の拡散層１７，１８及びボディーコンタクト領域２６それぞれの上には金属シリサイド膜３２が形成されている。
【００１８】
ゲート電極を含む全面上には層間絶縁膜２２が形成されている。この層間絶縁膜２２には、ボディーコンタクト領域２６上に位置するコンタクトホール２３が形成されている。このコンタクトホール内及び層間絶縁膜２２上にはＡｌ合金層などの導電層からなる配線２８が形成されている。この配線２８は金属シリサイド膜３２を介してソース領域の拡散層１７及びボディーコンタクト領域２６に電気的に接続されている。配線２８からボディーコンタクト領域２６に所定の電圧を印加することにより、ボディー電位を固定して基板浮遊効果を抑制している。これにより、トランジスタの動作を安定化することができる。
【００１９】
上記実施の形態による半導体装置によれば、単結晶Ｓｉ層１３にボディー電位を固定するためのボディーコンタクト領域２６を形成し、このボディーコンタクト領域２６をソース領域の拡散層１７の下の埋め込み酸化膜２４の下側を介してボディー領域に電気的に接続している。このように埋め込み酸化膜２４の下側を用いてボディーコンタクト領域とボディー領域とを電気的に接続しているため、従来技術のようにゲート電極の一端にハンマーヘッドと呼ばれる面積の広い部分を形成する必要がない。したがって、従来技術に比べてハンマーヘッドの面積分だけゲート容量を小さくすることができ、その結果、全体のゲート容量を小さくすることができる。よって、高速化用途に対して適したボディーコンタクト付きＳＯＩデバイスを作製することができる。
【００２０】
図２乃至図４は、図１に示す半導体装置を製造する方法であって製造工程を順に示す断面図である。
まず、図２（Ａ）に示すように、ＳＯＩ層を２重に積層したＳＯＩ基板１４を準備する。
【００２１】
このＳＯＩ基板１４は、単結晶シリコンからなる支持基板１１と、この支持基板１１上に形成された第１の埋め込み酸化膜（ＢＯＸ層，第１絶縁膜）１２と、第１の埋め込み酸化膜１２上に形成された第１の単結晶Ｓｉ層１３ａと、第１の単結晶Ｓｉ層１３ａ上に形成された第２の埋め込み酸化膜（ＢＯＸ層，第２絶縁膜Ｊ）２４と、第２の埋め込み酸化膜２４上に形成された第２の単結晶Ｓｉ層１３ｂと、から構成されている。なお、ＳＯＩ基板１４は、種々の製造方法により製造することが可能であり、例えば、張り合わせ法、ＳＩＭＯＸ(separation byImplanted oxygen)などにより製造することも可能である。
【００２２】
次に、図２（Ｂ）に示すように、第２の単結晶Ｓｉ層１３ｂ上にシリコン窒化膜をＣＶＤ（chemical vapor deposition）法により堆積する。次いで、このシリコン窒化膜をパターニングすることにより、第２の単結晶Ｓｉ層１３ｂ上にはシリコン窒化膜からなるハードマスク２５が形成される。次いで、このハードマスク２５をマスクとして第２の単結晶Ｓｉ層１３ｂ及び第２の埋め込み酸化膜２４を選択的にエッチングする。
【００２３】
この後、図２（Ｃ）に示すように、ハードマスク２５を含む全面上にＳｉ層２７ｃをエピタキシャル成長法により形成する。
次に、図３（Ｄ）に示すように、Ｓｉ層２７ｃ及びハードマスク２５をＣＭＰ(Chemical Mechanical Polishing)により研磨する。このようにして埋め込み酸化膜２４が埋め込まれた単結晶Ｓｉ層１３、ＢＯＸ層１２及び支持基板１１からなるＳＯＩ基板１４が形成される。なお、図３（Ｄ）に示す単結晶Ｓｉ層１３は、第１の単結晶Ｓｉ層１３ａ、Ｓｉ層２７ｃ及び第２の単結晶Ｓｉ層１３ｂを一体的に図示している。
【００２４】
この後、図３（Ｅ）に示すように、単結晶Ｓｉ層１３の上にシリコン窒化膜をＣＶＤ法により形成する。次いで、このシリコン窒化膜をパターニングすることにより、単結晶Ｓｉ層１３上にはシリコン窒化膜からなるマスクパターン２７が形成される。次いで、このマスクパターン２７をマスクとして単結晶Ｓｉ層１３を選択的にエッチングすることにより、単結晶Ｓｉ層１３にはトレンチ２７ａ，２７ｂが形成される。
【００２５】
次に、図３（Ｆ）に示すように、トレンチ内及びマスクパターン２７上にＣＶＤで酸化膜２９を堆積する。
この後、図４（Ｇ）に示すように、酸化膜２９及びマスクパターン２７をＣＭＰにより研磨する。これにより、トレンチ内に酸化膜が埋め込まれ、ＢＯＸ層１２上の素子分離領域には酸化膜からなる素子分離酸化膜１６が形成される。
【００２６】
次に、図４（Ｈ）に示すように、単結晶Ｓｉ層１３にＰ―型不純物をイオン注入する。次いで、単結晶Ｓｉ層１３の表面に熱酸化法によりゲート酸化膜（ゲート絶縁膜）１９を形成する。次に、このゲート酸化膜１９を含む全面上にＣＶＤ法によりポリシリコン膜を堆積し、このポリシリコン膜をパターニングすることにより、ゲート酸化膜１９上にはハンマーヘッド部分を有しないゲート電極１５が形成される。次いで、ゲート電極を含む全面上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、ボディーコンタクト領域を覆うレジストパターンが形成される。次いで、このレジストパターン及びゲート電極１５をマスクとして低濃度のＮ型不純物イオンをイオン注入する。次に、ゲート電極１５を含む全面上にＣＶＤ法によりシリコン酸化膜を堆積し、このシリコン酸化膜を全面エッチングすることにより、ゲート電極１５の側壁にはシリコン酸化膜からなるサイドウオール２０が形成される。
【００２７】
次に、ゲート電極を含む全面上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、ボディーコンタクト領域を覆うレジストパターンが形成される。次いで、このレジストパターン、サイドウオール２０及びゲート電極１５をマスクとしてＮ型不純物イオンをイオン注入した後、ＳＯＩ基板１４にアニールを施す。これにより、単結晶Ｓｉ層１３には低濃度のＮ型拡散層２１及びソース／ドレイン領域のＮ型拡散層１７，１８が形成される。ソース領域の拡散層１７及びそれに隣接する低濃度不純物拡散層２１は、埋め込み酸化膜２４上に形成される。
【００２８】
次に、サイドウオール２０を含む全面上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、ソース／ドレイン領域及びゲート電極を覆うレジストパターンが形成される。この後、図４（Ｉ）に示すように、このレジストパターンをマスクとして単結晶Ｓｉ層のボディーコンタクト領域２６にＰ+型不純物をイオン注入する。次いで、前記レジストパターンを除去する。次いで、ゲート電極１５を含む全面上にスパッタリングによりＴｉ、Ｃｏ、Ｎｉなどの金属膜（図示せず）を堆積する。次いで、ＳＯＩ基板１４に熱処理を施すことにより、ゲート電極１５のポリシリコン及び単結晶Ｓｉ層１３それぞれと金属膜とが反応する。これにより、ゲート電極１５、ソース／ドレイン領域の拡散層１７，１８及びボディーコンタクト領域２６それぞれの上に自己整合的に金属シリサイド膜３２が形成される。次に、残存する金属膜を剥離する。なお、ゲート電極１５の下方の単結晶Ｓｉ層１３がボディー領域であり、このボディー領域は埋め込み酸化膜２４の下側を介してボディーコンタクト領域２６と繋げられ電気的に接続される。ボディーコンタクト領域２６はソース領域の拡散層１７に隣接して形成される。
【００２９】
この後、図１（Ｂ）に示すように、ゲート電極１５を含む全面上にシリコン酸化膜等からなる層間絶縁膜２２をＣＶＤ法により形成する。次いで、この層間絶縁膜２２上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、層間絶縁膜上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとして層間絶縁膜２２をエッチングすることにより、該層間絶縁膜２２にはコンタクトホール２３が形成される。このコンタクトホール２３はボディーコンタクト領域２６上に位置する。
【００３０】
次いで、コンタクトホール２３内及び層間絶縁膜２２上に導電層を形成し、この導電層をパターニングすることにより、該層間絶縁膜２２上には配線２８が形成される。配線２８は金属シリサイド３２を介してボディーコンタクト領域２６及びソース領域の拡散層１７に電気的に接続される。なお、配線を構成する導電層は、種々の導電層を用いることができ、単層構造でも積層構造でも良く、例えばＡｌ合金層、Ｗ層、Ｔｉ層、ＴｉＮ層などを用いることも可能である。配線２８からボディーコンタクト領域２６に所定の電圧を印加することにより、ボディー電位を固定して基板浮遊効果を抑制することができる。
【００３１】
尚、本発明は、上記実施の形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。
【図面の簡単な説明】
【図１】実施の形態による半導体装置を説明する図。
【図２】図１に示す半導体装置を製造する方法を示す断面図。
【図３】図１に示す半導体装置を製造する方法を示す断面図。
【図４】図１に示す半導体装置を製造する方法を示す断面図。
【図５】従来の半導体装置を示す図。
【符号の説明】
１１，１１１…支持基板、１２，１１２…埋め込み酸化膜（ＢＯＸ層）、１３，１１３…単結晶Ｓｉ層、１３ａ…第１の単結晶Ｓｉ層、１３ｂ…第２の単結晶Ｓｉ層、１４，１１４…ＳＯＩ基板、１５，１１５…ゲート電極、１６，１１６…素子分離酸化膜、１７，１８，１１７，１１８…ソース/ドレイン領域の拡散層、１９，１１９…ゲート酸化膜、２０，１２０…サイドウオール、２１，１２１…低濃度不純物拡散層、２２…層間絶縁膜、２３…コンタクトホール、２４…埋め込み酸化膜、２５…ハードマスク、２６，１２６…ボディーコンタクト領域、２７…マスクパターン、２７ａ，２７ｂ…トレンチ、２７ｃ…Ｓｉ層、２８…配線、２９…酸化膜、３２…金属シリサイド
Claims (5)
- 支持基板と、この支持基板上に形成された絶縁膜と、この絶縁膜上に形成された単結晶Ｓｉ層と、を有するＳＯＩ基板において、
前記単結晶Ｓｉ層内に形成された埋め込み絶縁膜と、
前記単結晶Ｓｉ層上に形成されたゲート絶縁膜と、
このゲート絶縁膜上に形成されたゲート電極と、
このゲート電極の両端下の単結晶Ｓｉ層に形成されたソース/ドレイン領域の拡散層と、
前記ゲート電極下の単結晶Ｓｉ層に形成されたボディー領域と、
前記単結晶Ｓｉ層に形成され、前記埋め込み絶縁膜に隣接して形成され、前記ボディー領域に前記埋め込み絶縁膜の下側の単結晶Ｓｉ層を介して繋げられ電気的に接続されたボディーコンタクト領域と、
を具備し、
前記埋め込み絶縁膜は前記ソース領域の拡散層又は前記ドレイン領域の拡散層の下に位置することを特徴とする半導体装置。 - 前記ゲート電極、ソース/ドレイン領域の拡散層及びボディーコンタクト領域それぞれの上に形成された金属シリサイド膜をさらに含むことを特徴とする請求項１に記載の半導体装置。
- 支持基板と、この支持基板上に形成された絶縁膜と、この絶縁膜上に形成された単結晶Ｓｉ層と、を有するＳＯＩ基板を準備する工程と、
前記単結晶Ｓｉ層内に、ソース領域又はドレイン領域の下に位置する埋め込み絶縁膜を形成する工程と、
前記単結晶Ｓｉ層上にゲート絶縁膜を形成する工程と、
このゲート絶縁膜上にゲート電極を形成する工程と、
第１導電型不純物を単結晶Ｓｉ層に導入して、該単結晶Ｓｉ層にソース/ドレイン領域の拡散層を形成する工程と、
第２導電型不純物を単結晶Ｓｉ層に導入して、該単結晶Ｓｉ層に前記埋め込み絶縁膜に隣接するボディーコンタクト領域を形成する工程と、
を具備し、
前記ゲート電極下の単結晶Ｓｉ層は、前記埋め込み絶縁膜の下側の単結晶Ｓｉ層を介して前記ボディーコンタクト領域に繋げられ電気的に接続されることを特徴とする半導体装置の製造方法。 - 支持基板と、この支持基板上に形成された第１絶縁膜と、第１絶縁膜上に形成された第１単結晶Ｓｉ層と、第１単結晶Ｓｉ層上に形成された第２絶縁膜と、第２絶縁膜上に形成された第２単結晶Ｓｉ層と、を有するＳＯＩ基板を準備する工程と、
前記第２単結晶Ｓｉ層上にハードマスクを形成する工程と、
このハードマスクをマスクとして第２単結晶Ｓｉ層及び第２絶縁膜をエッチングする工程と、
前記ハードマスク及び第１単結晶Ｓｉ層の上にＳｉ層を形成する工程と、
このＳｉ層及びハードマスクをＣＭＰで研磨することにより、Ｓｉ層内にソース領域又はドレイン領域の下に位置する第２絶縁膜からなる埋め込み絶縁膜を形成する工程と、
Ｓｉ層に素子分離膜を形成する工程と、
前記単結晶Ｓｉ層に第１導電型不純物を導入する工程と、
前記単結晶Ｓｉ層上にゲート絶縁膜を形成する工程と、
このゲート絶縁膜上にゲート電極を形成する工程と、
第２導電型不純物を単結晶Ｓｉ層に導入して、該単結晶Ｓｉ層にソース/ドレイン領域の拡散層を形成する工程と、
第１導電型不純物を単結晶Ｓｉ層に導入して、該単結晶Ｓｉ層に前記埋め込み絶縁膜に隣接するボディーコンタクト領域を形成する工程と、
を具備し、
前記ゲート電極下の単結晶Ｓｉ層は、前記埋め込み絶縁膜の下側の単結晶Ｓｉ層を介して前記ボディーコンタクト領域に繋げられ電気的に接続されることを特徴とする半導体装置の製造方法。 - 前記ボディーコンタクト領域を形成する工程の後に、ゲート電極、ソース/ドレイン領域の拡散層及びボディーコンタクト領域それぞれの上に金属シリサイド膜を形成する工程をさらに含むことを特徴とする請求項３又は４に記載の半導体装置の製造方法。
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|---|---|---|---|
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103972295A (zh) * | 2014-05-30 | 2014-08-06 | 电子科技大学 | 一种jfet器件及其制造方法 |
| CN103972302A (zh) * | 2014-05-26 | 2014-08-06 | 电子科技大学 | 一种jfet器件及其制造方法 |
-
2002
- 2002-12-25 JP JP2002375563A patent/JP2004207528A/ja not_active Withdrawn
Cited By (2)
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