KR100718178B1 - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents
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Abstract
본 발명은 전계 효과형 트랜지스터가 형성되는 반도체층의 결정성의 열화를 억제하면서, 전계 효과형 트랜지스터가 형성되는 반도체층 아래에 저(低) 저항화된 백 게이트 전극을 배치하는 것을 과제로 한다.
단결정 반도체 기판(11) 위에는 매립 산화막(12)이 형성되고, 매립 산화막(12) 위에는, 백 게이트 전극을 구성하는 제 1 단결정 반도체층(13)이 형성되어 있다. 또한, 제 1 단결정 반도체층(13) 위에는 매립 산화막(14)이 형성되고, 매립 산화막(14) 위에는, 메사(mesa) 분리된 제 2 단결정 반도체층(15a, 15b)이 적층되며, 제 2 단결정 반도체층(15a, 15b)의 막 두께는 제 1 단결정 반도체층(13)의 막 두께보다도 두껍게 하는 동시에, 제 2 단결정 반도체층(15a, 15b)에 SOI 트랜지스터를 형성한다.
단결정 반도체 기판, 매립 산화막, 게이트 절연막
Description
도 1은 본 발명의 제 1 실시예에 따른 반도체 장치의 개략 구성을 나타내는 단면도.
도 2는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법을 나타내는 도면.
도 3은 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법을 나타내는 도면.
도 4는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법을 나타내는 도면.
도 5는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법을 나타내는 도면.
도 6은 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법을 나타내는 도면.
도 7은 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법을 나타내는 도면.
도 8은 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법을 나타내는 도면.
도 9는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법을 나타내는 도면.
도 10은 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법을 나타내는 도면.
도 11은 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법을 나타내는 도면.
도 12는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법을 나타내는 도면.
도면의 주요 부분에 대한 부호의 설명
11, 31 : 단결정 반도체 기판 12, 14, 32, 34 : 매립 산화막
13 : 제 1 단결정 반도체층 15a, 15b : 제 2 단결정 반도체층
33, 35, 51, 52 : 단결정 반도체층 16a, 16b, 41 : 게이트 절연막
17a, 17b, 42 : 게이트 전극 18a, 18b : 사이드 월
19a, 19b, 43a : 소스층 20a, 20b, 43b : 드레인층
36, 37, 38 : 홈 39 : 산화막
44 : 층간 절연층 45 : 매립 절연체
45a, 45b : 백 게이트 콘택트 전극 46a : 소스 콘택트 전극
46b : 드레인 콘택트 전극 53 : 희생 산화막
54 : 산화 방지막 56 : 지지체
57a, 57b : 공동부
본 발명은 반도체 장치 및 반도체 장치의 제조 방법에 관한 것으로, 특히, SOI(Silicon On Insulator) 트랜지스터의 백 게이트 전극의 형성 방법에 적용하기에 적합한 것이다.
SOI(Silicon On Insulator) 기판 위에 형성된 전계 효과형 트랜지스터는, 소자 분리의 용이성, 래치업 프리(latch up free), 소스 / 드레인 접합 용량이 작다는 등의 점에서, 그 유용성이 주목되고 있다.
또한, 예를 들면, 특허 문헌 1에는 대면적의 절연막 위에 결정성 및 균일성이 좋은 실리콘 박막을 형성하기 위해, 절연막 위에 성막된 비정질 또는 다결정 실리콘층에 자외선 빔을 펄스 형상으로 조사함으로써, 정사각형에 가까운 단결정 입자가 바둑판의 눈 형상으로 배열된 다결정 실리콘막을 절연막 위에 형성하고, 이 다결정 실리콘 막의 표면을 CMP(화학적 기계적 연마)로 평탄화하는 방법이 개시되어 있다.
[특허 문헌 1] 일본국 공개 특허 평10-261799호 공보
그러나, 절연막 위에 형성된 실리콘 박막에는, 그레인 바운더리(grain boundary), 마이크로 트윈(micro twin), 그 외 여러가지 미소 결함이 존재한다. 이 때문에, 이러한 실리콘 박막에 형성된 전계 효과형 트랜지스터는, 완전 단결정 실리콘에 형성된 전계 효과형 트랜지스터에 비하여, 트랜지스터 특성이 떨어진다는 문제가 있었다.
또한, 실리콘 박막에 형성된 전계 효과형 트랜지스터를 적층하는 경우, 전계 효과형 트랜지스터가 하층에 존재한다. 이 때문에, 상층의 실리콘 박막이 형성되는 하지 절연막의 평탄성이 열화되는 동시에, 상층의 실리콘 박막을 형성할 때의 열처리 조건 등에 제약이 걸려서, 상층의 실리콘 박막의 결정성은 하층의 실리콘 박막의 결정성에 비하여 떨어진다는 문제가 있었다.
또한, 종래의 반도체 집적 회로에서는, 트랜지스터의 미세화에 따라 채널 길이가 짧아지면, 서브 스레숄드(sub threshold) 영역의 드레인 전류의 상승 특성이 열화된다. 이 때문에, 트랜지스터의 저전압 동작의 방해가 되는 동시에, 오프(off)시의 누설 전류가 증가하여, 동작시나 대기시의 소비 전력이 증대할 뿐만 아니라, 트랜지스터의 파괴 요인도 된다는 문제가 있었다.
그래서, 본 발명의 목적은 전계 효과형 트랜지스터가 형성되는 반도체층의 결정성의 열화를 억제하면서, 전계 효과형 트랜지스터가 형성되는 반도체층 아래에 저(低) 저항화된 백 게이트 전극을 배치하는 것이 가능한 반도체 장치 및 반도체 장치의 제조 방법을 제공하는 것이다.
상술한 과제를 해결하기 위해서, 본 발명의 1 형태에 따른 반도체 장치에 의하면, 제 1 절연층 위에 형성된 제 1 단결정 반도체층으로 이루어지는 백 게이트 전극과, 상기 제 1 단결정 반도체층 위에 형성된 제 2 절연층과, 상기 제 2 절연층 위에 형성되고, 상기 제 1 단결정 반도체층보다도 막 두께가 얇은 제 2 단결정 반도체층과, 상기 제 2 단결정 반도체층 위에 형성된 게이트 전극과, 상기 제 2 단결정 반도체층에 형성되고, 상기 게이트 전극의 옆쪽에 각각 배치된 소스 / 드레인층을 구비하는 것을 특징으로 한다.
이에 따라, 백 게이트 전극의 배치의 자유도를 향상시키는 것이 가능하게 되어, 게이트 전극이나 소스 / 드레인 콘택트 등의 배치의 제약을 받지 않고, 백 게이트 전극을 배치하는 것이 가능해진다. 이 때문에, 전계 효과형 트랜지스터의 설계의 자유도를 향상시키는 것이 가능해지는 동시에, 전계 효과형 트랜지스터의 임계값 전압을 백 게이트 바이어스로 제어하거나, 더블 게이트 구조에 의해, 서브 스레숄드 특성을 향상시키거나 할 수 있다.
또한, 단결정 반도체층의 이면측에 백 게이트 전극을 배치함으로써, 드레인 전위를 백 게이트 전극으로 실드하는 것이 가능하게 된다. 이 때문에, SOI의 Si 박막의 표면으로부터 드레인 전위가 부여된 경우에서도, 드레인의 오프셋(offset)층이나 고농도 불순물 확산층과 매립 산화막의 계면에 고전압이 걸리는 것을 방지할 수 있다. 이 결과, 드레인의 오프셋층이나 고농도 불순물 확산층과 매립 산화막의 계면에 국소적으로 강한 전계가 발생하는 것을 방지할 수 있어, SOI 트랜지스터의 고(高) 내압화를 도모할 수 있다.
또한, SOI 트랜지스터의 액티브 영역의 전위를 백 게이트 전극으로 제어하는 것이 가능하게 되어, SOI 트랜지스터의 임계값 제어나, 서브 스레숄드 영역의 드레 인 전류의 상승 특성을 향상시키는 것이 가능해지는 동시에, 드레인측의 채널 끝의 전계를 완화할 수 있다. 이 때문에, 트랜지스터의 저전압 동작을 가능하게 하면서, 오프시의 누설 전류를 감소시킬 수 있어, 동작시나 대기시의 소비 전력을 저감시키는 것이 가능해지는 동시에, SOI 트랜지스터의 내압을 향상시킬 수 있다.
또한, SOI 트랜지스터가 형성되는 제 2 단결정 반도체층보다도 백 게이트 전극이 형성되는 제 1 단결정 반도체층의 막 두께를 두껍게 함으로써, 백 게이트 전극의 저(低) 저항화를 도모할 수 있다. 이 때문에, SOI 트랜지스터의 임계 위치를 저전압으로 제어하는 것이 가능해지는 동시에, 백 게이트 전극을 대면적화하는 것이 가능해지고, 백 게이트 전극에 접속되는 콘택트의 개수를 저감하는 것을 가능하게 하여, 칩 사이즈의 증대를 억제할 수 있다.
또한, 본 발명의 1 형태에 따른 반도체 장치에 의하면, 상기 백 게이트 전극과 상기 게이트 전극을 전기적으로 접속하는 배선층을 더 구비하는 것을 특징으로 한다.
이에 따라, 백 게이트 전극과 게이트 전극이 동(同) 전위가 되도록 제어할 수 있으며, 채널 영역의 포텐셜의 지배력을 향상시킬 수 있다. 이 때문에, 칩 사이즈의 증대를 억제하면서, 오프시의 누설 전류를 감소시킬 수 있어, 동작시나 대기시의 소비 전력을 저감시키는 것이 가능해지는 동시에, 전계 효과형 트랜지스터의 고 내압화를 도모할 수 있다.
또한, 본 발명의 1 형태에 따른 반도체 장치의 제조 방법에 의하면, 단결정반도체 기판 위에 제 1 단결정 반도체층을 성막하는 공정과, 상기 제 1 단결정 반 도체층보다도 에칭 레이트가 작은 제 2 단결정 반도체층을 상기 제 1 단결정 반도체층 위에 성막하는 공정과, 상기 제 1 단결정 반도체층과 동일한 조성을 가지는 제 3 단결정 반도체층을 상기 제 2 단결정 반도체층 위에 성막하는 공정과, 상기 제 2 단결정 반도체층과 동일한 조성을 가지며, 상기 제 2 단결정 반도체층보다도 막 두께가 얇은 제 4 단결정 반도체층을 상기 제 3 단결정 반도체층 위에 성막하는 공정과, 상기 제 1 부터 제 4 단결정 반도체층을 관통하여 상기 단결정 반도체 기판을 노출시키는 제 1 홈을 형성하는 공정과, 상기 단결정 반도체 기판 위에서 상기 제 2 및 제 4 단결정 반도체층을 지지하는 지지체를 상기 제 1 홈 내에 형성하는 공정과, 상기 지지체가 형성된 상기 제 1 및 제 3 단결정 반도체층의 적어도 일부를 상기 제 2 및 제 4 단결정 반도체층으로부터 노출시키는 제 2 홈을 형성하는 공정과, 상기 제 2 홈을 통하여 제 1 및 제 3 단결정 반도체층을 선택적으로 에칭함으로써, 상기 제 1 및 제 3 단결정 반도체층이 각각 제거된 제 1 및 제 2 공동부(空洞部)를 형성하는 공정과, 상기 반도체 기판, 상기 제 2 및 제 4 단결정 반도체층의 열산화를 행함으로써, 상기 제 1 및 제 2 공동부에 각각 매립된 매립 산화막을 형성하는 공정과, 상기 제 4 단결정 반도체층의 열산화를 행함으로써, 상기 제 4 단결정 반도체층 위에 게이트 절연막을 형성하는 공정과, 상기 게이트 절연막을 통하여 상기 제 4 단결정 반도체층 위에 게이트 전극을 형성하는 공정과, 상기 게이트 전극을 마스크로 하여 이온 주입을 행함으로써, 상기 게이트 전극의 옆쪽에 각각 배치된 소스 / 드레인층을 상기 제 4 단결정 반도체층에 형성하는 공정을 구비하는 것을 특징으로 한다.
이에 따라, 제 1 및 제 3 단결정 반도체층 위에 제 2 및 제 4 단결정 반도체층이 각각 적층된 경우에서도, 제 2 홈을 통하여 에칭액을 제 1 및 제 3 단결정 반도체층에 접촉시키는 것이 가능하게 되어, 제 2 및 제 4 단결정 반도체층을 남긴 채, 제 1 및 제 3 단결정 반도체층을 제거하는 것이 가능해지는 동시에, 제 2 및 제 4 단결정 반도체층 아래의 제 1 및 제 2 공동부 내에 각각 매립된 매립 산화막을 형성할 수 있다. 또한, 제 1 홈에 매립된 지지체를 형성함으로써, 제 2 및 제 4 단결정 반도체층 아래에 제 1 및 제 2 공동부가 각각 형성된 경우에서도, 제 2 및 제 4 단결정 반도체층을 단결정 반도체 기판 위에 지지하는 것이 가능해지는 동시에, 제 2 단결정 반도체층보다도 제 4 단결정 반도체층의 막 두께를 두껍게 함으로써, 제 4 단결정 반도체층을 안정하게 지지할 수 있다.
이 때문에, 제 2 및 제 4 단결정 반도체층의 결함의 발생을 저감시키면서, 제 2 및 제 4 단결정 반도체층을 매립 산화막 위에 배치하는 것이 가능하게 되어, SOI 기판을 사용하지 않고, 제 2 단결정 반도체층의 이면측에 저 저항화된 백 게이트 전극을 배치하는 것이 가능해지는 동시에, SOI 트랜지스터를 제 2 단결정 반도체층에 형성할 수 있다. 이 결과, 비용 상승을 억제하면서 SOI 트랜지스터의 오프 시의 누설 전류를 감소시키는 것이 가능해지는 동시에, SOI 트랜지스터의 고 내압화를 도모할 수 있다.
또한, 본 발명의 1 형태에 따른 반도체 장치의 제조 방법에 의하면, 상기 단결정 반도체 기판 및 상기 제 2 및 제 4 단결정 반도체층은 Si, 상기 제 1 및 제 3 단결정 반도체층은 SiGe인 것을 특징으로 한다.
이에 따라, 단결정 반도체 기판, 제 1 부터 제 4 단결정 반도체층간의 격자 정합(格子整合)을 취하는 것을 가능하게 하면서, 단결정 반도체 기판, 제 2 및 제 4 단결정 반도체층보다도 제 1 및 제 3 단결정 반도체층의 에칭 레이트를 크게 하는 것이 가능하게 된다. 이 때문에, 결정 품질이 좋은 제 2 및 제 4 단결정 반도체층을 제 1 및 제 3 단결정 반도체층 위에 각각 형성하는 것이 가능하게 되어, 제 2 및 제 4 단결정 반도체층의 품질을 손상시키지 않고, 제 2 및 제 4 단결정 반도체층과 단결정 반도체 기판 사이의 절연을 도모하는 것이 가능해진다.
또한, 본 발명의 1 형태에 따른 반도체 장치의 제조 방법에 의하면, 상기 제 2 단결정 반도체층의 막 두께 방향의 중앙보다도 깊은 위치에 비정(飛程) 거리가 설정된 불순물을 상기 제 2 단결정 반도체층에 이온 주입하는 공정을 구비하는 것을 특징으로 한다.
이에 따라, SOI 트랜지스터가 형성되는 제 4 단결정 반도체층에 가해지는 손상을 억제하면서, 백 게이트 전극의 저 저항화를 도모할 수 있어, SOI 트랜지스터의 특성을 열화시키지 않고, SOI 트랜지스터의 임계 위치를 저전압으로 장거리 제어하는 것이 가능하게 된다.
이하, 본 발명의 실시예에 따른 반도체 장치 및 그 제조 방법에 관하여 도면을 참조하면서 설명한다.
도 1은 본 발명의 제 1 실시예에 따른 반도체 장치의 개략 구성을 나타내는 단면도이다.
도 1에서, 단결정 반도체 기판(11) 위에는 매립 산화막(12)이 형성되고, 매 립 산화막(12) 위에는, 백 게이트 전극을 구성하는 제 1 단결정 반도체층(13)이 형성되어 있다. 또한, 제 1 단결정 반도체층(13) 위에는 매립 산화막(14)이 형성되고, 매립 산화막(14) 위에는, 메사(mesa) 분리된 제 2 단결정 반도체층(15a, 15b)이 적층되어 있다. 또한, 단결정 반도체 기판(11), 제 1 단결정 반도체층(13) 및 제 2 단결정 반도체층(15a, 15b)의 재질로서는 Si를 사용할 수 있다. 또한, 제 2 단결정 반도체층(15a, 15b)의 막 두께는 제 1 단결정 반도체층(13)의 막 두께보다도 두꺼운 것이 바람직하다.
그리고, 제 2 단결정 반도체층(15a) 위에는, 게이트 절연막(16a)을 통하여 게이트 전극(17a)이 형성되고, 게이트 전극(17a)의 측벽에는 사이드 월(side wall ; 18a)이 형성되어 있다. 또한, 제 2 단결정 반도체층(15a)에는, 게이트 전극(17a)을 끼워 넣도록 배치된 소스층(19a) 및 드레인층(20a)이 형성되어 있다. 또한, 제 2 단결정 반도체층(15b) 위에는, 게이트 절연막(16b)을 통하여 게이트 전극(17b)이 형성되고, 게이트 전극(17b)의 측벽에는 사이드 월(18b)이 형성되어 있다. 또한, 제 2 단결정 반도체층(15b)에는, 게이트 전극(17b)을 끼워 넣도록 배치된 소스층(19b) 및 드레인층(20b)이 형성되어 있다.
이에 따라, 제 2 단결정 반도체층(15a, 15b)에 SOI 트랜지스터를 각각 형성하는 것이 가능해지는 동시에, SOI 트랜지스터의 이면측에 백 게이트 전극을 배치할 수 있다. 이 때문에, 백 게이트 전극의 배치의 자유도를 향상시키는 것이 가능하게 되어, 게이트 전극(17a, 17b)이나 소스 / 드레인 콘택트 등의 배치의 제약을 받지 않고, 백 게이트 전극을 배치하는 것이 가능해진다.
이 때문에, SOI 트랜지스터의 설계의 자유도를 향상시키는 것이 가능해지는 동시에, SOI 트랜지스터의 임계값 전압을 백 게이트 바이어스로 제어하거나, 더블 게이트 구조에 의해, 서브 스레숄드 특성을 향상시키거나 할 수 있다.
또한, 제 2 단결정 반도체층(15a, 15b)의 이면측에 백 게이트 전극을 배치 함으로써, 드레인 전위를 백 게이트 전극으로 실드하는 것이 가능하게 된다. 이 때문에, SOI의 Si 박막의 표면으로부터 드레인 전위가 부여된 경우에서도, 드레인층(20a, 20b)과 매립 산화막(14)의 계면에 고전압이 걸리는 것을 방지할 수 있다. 이 결과, 드레인층(20a, 20b)과 매립 산화막(14)의 계면에 국소적으로 강한 전계가 발생하는 것을 방지할 수 있어, SOI 트랜지스터의 고 내압화를 도모할 수 있다.
또한, SOI 트랜지스터의 액티브 영역의 전위를 백 게이트 전극으로 제어하는 것이 가능하게 되어, SOI 트랜지스터의 임계값 제어나, 서브 스레숄드 영역의 드레인 전류의 상승 특성을 향상시키는 것이 가능해지는 동시에, 드레인층(20a, 20b)측의 채널 끝의 전계를 완화할 수 있다. 이 때문에, SOI 트랜지스터의 저전압 동작을 가능하게 하면서, 오프시의 누설 전류를 감소시킬 수 있어, 동작시나 대기시의 소비 전력을 저감시키는 것이 가능해지는 동시에, SOI 트랜지스터의 내압을 향상시킬 수 있다.
또한, SOI 트랜지스터가 형성되는 제 2 단결정 반도체층(15a, 15b)보다도 백 게이트 전극이 형성되는 제 1 단결정 반도체층(13)의 막 두께를 두껍게 함으로써, 백 게이트 전극의 저 저항화를 도모할 수 있다. 이 때문에, SOI 트랜지스터의 임계 위치를 저전압으로 제어하는 것이 가능해지는 동시에, 백 게이트 전극을 대면적 화하는 것이 가능해지고, 백 게이트 전극에 접속되는 콘택트의 개수를 감소시키는 것을 가능하게 하여, 칩 사이즈의 증대를 억제할 수 있다.
도 2의 (a)∼도 12의 (a)는, 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법을 나타내는 평면도, 도 2의 (b)∼도 12의 (b)는, 도 2의 (a)∼도 12의 (a)의 A1-A1'∼A11-A11'선으로 각각 절단한 단면도, 도 2의 (c)∼도 12의 (c)는, 도 2의 (a)∼도 12의 (a)의 B1-B1'∼B11-B11'선으로 각각 절단한 단면도이다.
도 2에서, 단결정 반도체 기판(31) 위에는, 단결정 반도체층(51, 33, 52, 35)이 에피택셜(epitaxial) 성장으로 순차적으로 적층되어 있다. 여기서, 단결정 반도체층(33)의 막 두께는 단결정 반도체층(35)의 막 두께보다도 두껍게 할 수 있다. 또한, 단결정 반도체층(51, 52)은 단결정 반도체 기판(31) 및 단결정 반도체층(33, 35)보다도 에칭 레이트가 큰 재질을 사용할 수 있다. 특히, 단결정 반도체 기판(31)이 Si인 경우, 단결정 반도체층(51, 52)으로서 SiGe, 단결정 반도체층(33, 35)으로서 Si를 사용하는 것이 바람직하다. 이에 따라, 단결정 반도체층(51, 52)과 단결정 반도체층(33, 35) 사이의 격자 정합을 취하는 것을 가능하게 하면서, 단결정 반도체층(51, 52)과 단결정 반도체층(33, 35) 사이의 선택비를 확보할 수 있다. 또한, 단결정 반도체층(51, 33, 52, 35)의 막 두께는 예를 들면, 1∼100nm정도로 할 수 있다.
그리고, 단결정 반도체층(35)의 열산화에 의해 단결정 반도체층(35)의 표면에 희생 산화막(53)을 형성한다. 그리고, CVD 등의 방법에 의해, 희생 산화막(53) 위의 전체면에 산화 방지막(54)을 형성한다. 또한, 산화 방지막(54)으로서는 예를 들면, 실리콘 질화막을 사용할 수 있다.
다음에, 도 3에 나타낸 바와 같이, 포토리소그래피 기술 및 에칭 기술을 이용하여, 산화 방지막(54), 희생 산화막(53), 단결정 반도체층(35, 52, 33, 51)을 패터닝함으로써, 단결정 반도체 기판(31)을 노출시키는 홈(36)을 소정 방향을 따라서 형성한다. 또한, 단결정 반도체 기판(31)을 노출시키는 경우, 단결정 반도체 기판(31)의 표면에서 에칭을 멈추도록 하여도 좋고, 단결정 반도체 기판(31)을 오버 에칭하여 단결정 반도체 기판(31)에 오목부를 형성하도록 하여도 좋다. 또한, 홈(36)의 배치 위치는, 단결정 반도체층(33)의 소자 분리 영역의 일부에 대응시킬 수 있다.
또한, 포토리소그래피 기술 및 에칭 기술을 이용하여, 산화 방지막(54), 희생 산화막(53), 단결정 반도체층(35, 52)을 패터닝함으로써, 홈(36)과 겹치도록 배치된 홈(36)보다도 폭이 넓은 홈(37)을 형성한다. 여기서, 홈(37)의 배치 위치는 반도체층(35)의 소자 분리 영역에 대응시킬 수 있다.
또한, 단결정 반도체층(33)의 표면을 노출시키는 대신, 단결정 반도체층(52)의 표면에서 에칭을 멈추도록 하여도 좋고, 단결정 반도체층(52)을 오버 에칭하여 단결정 반도체층(52)의 도중까지 에칭하도록 하여도 좋다. 여기서, 단결정 반도체층(52)의 에칭을 도중에서 멈춤으로써, 홈(36) 내의 단결정 반도체층(33)의 표면이 노출되는 것을 방지할 수 있다. 이 때문에, 단결정 반도체층(51, 52)을 에칭 제거할 때에, 홈(36) 내의 단결정 반도체층(33)이 에칭액 또는 에칭 가스에 노출되는 시간을 감소시키는 것이 가능하게 되어, 홈(36) 내의 단결정 반도체층(33)의 오버 에칭을 억제할 수 있다.
다음에, 도 4 에 나타낸 바와 같이, CVD 등의 방법에 의해 홈(36, 37) 내에 매립되어, 단결정 반도체층(33, 35)을 단결정 반도체 기판(31) 위에서 지지하는 지지체(56)를 단결정 반도체 기판(31) 위의 전체면에 형성한다. 또한, 지지체(56)의 재질로서는 실리콘 산화막을 사용할 수 있다.
다음에, 도 5에 나타낸 바와 같이, 포토리소그래피 기술 및 에칭 기술을 이용하여 산화 방지막(54), 희생 산화막(53), 단결정 반도체층(35, 52, 33, 51)을 패터닝함으로써, 단결정 반도체 기판(31)을 노출시키는 홈(38)을 홈(36)과 직교하는 방향을 따라서 형성한다. 또한, 단결정 반도체 기판(31)을 노출시키는 경우, 단결정 반도체 기판(31)의 표면에서 에칭을 멈추도록 하여도 좋고, 단결정 반도체 기판(31)을 오버 에칭하여 단결정 반도체 기판(31)에 오목부를 형성하도록 하여도 좋다. 또한, 홈(38)의 배치 위치는 단결정 반도체층(33, 35)의 소자 분리 영역에 대응시킬 수 있다.
다음에, 도 6에 나타낸 바와 같이, 홈(38)을 통해서 에칭액을 단결정 반도체층(51, 52)에 접촉시킴으로써, 단결정 반도체층(51, 52)을 에칭 제거하고, 단결정반도체 기판(31)과 단결정 반도체층(33) 사이에 공동부(57a)를 형성하는 동시에, 단결정 반도체층(33, 35)사이에 공동부(57b)를 형성한다.
여기서, 홈(36, 37)내에 지지체(56)를 설치함으로써, 단결정 반도체층(51, 52)이 제거된 경우에서도, 단결정 반도체층(33, 35)을 단결정 반도체 기판(31) 위에서 지지하는 것이 가능해지는 동시에, 홈(36, 37)과는 별도로 홈(38)을 형성함으 로써, 단결정 반도체층(33, 35) 아래에 각각 배치된 단결정 반도체층(51, 52)에 에칭액을 접촉시키는 것이 가능하게 된다. 이 때문에, 단결정 반도체층(33, 35)의 결정 품질을 손상시키지 않고, 단결정 반도체층(33, 35)과 단결정 반도체 기판(31) 사이의 절연을 도모하는 것이 가능해진다.
또한, 단결정 반도체 기판(31), 단결정 반도체층(33, 35)이 Si, 단결정 반도체층(51, 52)이 SiGe인 경우, 단결정 반도체층(51, 52)의 에칭액으로서 플루오르 질산을 사용하는 것이 바람직하다. 이에 따라, Si와 SiGe의 선택비로서 1:100∼1000 정도를 얻을 수 있어, 단결정 반도체 기판(31) 및 단결정 반도체층(33, 35)의 오버 에칭을 억제하면서, 단결정 반도체층(51, 52)을 제거하는 것이 가능하게 된다.
다음에, 도 7에 나타낸 바와 같이, 단결정 반도체 기판(31) 및 단결정 반도체층(33, 35)의 열산화를 행함으로써, 단결정 반도체 기판(31)과 단결정 반도체층(33) 사이의 공동부(57a)에 매립 산화막(32)을 형성하는 동시에, 단결정 반도체층(33, 35) 사이의 공동부(57b)에 매립 산화막(34)을 형성한다. 또한, 단결정 반도체 기판(31) 및 단결정 반도체층(33, 35)의 열산화로 매립 산화막(32, 34)을 형성하는 경우, 매립성을 향상시키기 위해서, 반응 율속(律速)이 되는 저온의 웨트 산화를 사용하는 것이 바람직하다. 여기서, 단결정 반도체 기판(31) 및 단결정 반도체층(33, 35)의 열산화로 매립 산화막(32, 34)을 형성하는 경우, 홈(38) 내의 단결정 반도체 기판(31) 및 단결정 반도체층(33, 35)이 산화되어, 홈(38) 내의 측벽에 산화막(39)이 형성된다.
이에 따라, 에피택셜 성장시의 단결정 반도체층(33, 35)의 막 두께 및 단결정 반도체층(33, 35)의 열산화시에 형성된 매립 산화막(32, 34)의 막 두께에 의해, 소자 분리 후의 단결정 반도체층(33, 35)의 막 두께를 각각 규정할 수 있다. 이 때문에, 단결정 반도체층(33, 35)의 막 두께를 정밀도 좋게 제어할 수 있어, 단결정 반도체층(33, 35)의 막 두께의 차이를 저감시키는 것을 가능하게 하면서, 단결정 반도체층(33, 35)을 박막화할 수 있다. 또한, 단결정 반도체층(35) 위에 산화 방지막(54)을 설치함으로써, 단결정 반도체층(35)의 표면이 열산화되는 것을 방지하면서, 단결정 반도체층(35)의 이면측에 매립 산화막(34)을 형성하는 것이 가능하게 된다.
또한, 단결정 반도체층(35)의 막 두께보다 단결정 반도체층(33)의 막 두께를 두껍게 함으로써, 단결정 반도체층(33, 35) 아래에 공동부(57a, 57b)가 각각 형성된 경우에서도, 단결정 반도체층(33, 35)을 단결정 반도체 기판(31) 위에서 안정하게 지지할 수 있어, 단결정 반도체층(33, 35) 및 매립 산화막(32, 34)의 막 두께를 균일화할 수 있다.
다음에, 도 8 에 나타낸 바와 같이, CVD 등의 방법에 의해 홈(38) 내가 매립되도록 하여, 지지체(56) 위에 매립해 절연체(45)를 퇴적한다. 또한, 매립 절연체(45)의 재질로서는 실리콘 산화막을 사용할 수 있다.
다음에, 도 9에 나타낸 바와 같이, CMP(화학적 기계적 연마) 등의 방법을 이용하여 매립 절연체(45) 및 지지체(56)를 박막화하는 동시에, 산화 방지막(54) 및 희생 산화막(53)을 제거함으로써, 단결정 반도체층(35)의 표면을 노출시킨다. 그 리고, As, P, B, BF2 등의 불순물의 이온 주입(IP1)을 단결정 반도체층(33) 내에 행함으로써, 단결정 반도체층(33) 내에 불순물을 도입한다. 여기서, 단결정 반도체층(33) 내에 이온 주입되는 불순물의 비정 거리(RP)는, 단결정 반도체층(33)의 막 두께 방향의 중앙보다도 깊은 위치에 설정하는 것이 바람직하다.
이에 따라, SOI 트랜지스터가 형성되는 단결정 반도체층(35)에 가해지는 손상을 억제하면서, 백 게이트 전극으로서 기능하는 단결정 반도체층(33)의 저 저항화를 도모할 수 있어, SOI 트랜지스터의 특성을 열화시키지 않고, SOI 트랜지스터의 임계 위치를 저전압으로 제어하는 것이 가능하게 된다.
다음에, 도 10에 나타낸 바와 같이, 단결정 반도체층(35)의 표면의 열산화를 행함으로써, 단결정 반도체층(35)의 표면에 게이트 절연막(41)을 형성한다. 그리고, CVD 등의 방법에 의해 게이트 절연막(41)이 형성된 단결정 반도체층(35) 위에 다결정 실리콘층을 형성한다. 그리고, 포토리소그래피 기술 및 에칭 기술을 이용하여 다결정 실리콘층을 패터닝함으로써, 단결정 반도체층(35) 위에 게이트 전극(42)을 형성한다.
다음에, 도 11에 나타낸 바와 같이, 게이트 전극(42)을 마스크로 하여, As, P, B, BF2 등의 불순물의 이온 주입(IP2)을 단결정 반도체층(35) 내에 행함으로써, 게이트 전극(62)을 끼워넣도록 배치된 소스층(43a) 및 드레인층(43b)을 단결정 반도체층(35)에 형성한다.
다음에, 도 12에 나타낸 바와 같이, CVD 등의 방법에 의해, 게이트 전극(42) 위에 층간 절연층(44)을 퇴적한다. 그리고, 층간 절연층(44) 및 지지체(56)에 매립되어, 단결정 반도체층(33)에 접속된 백 게이트 콘택트 전극(45a, 45b)을 층간 절연층(44) 위에 형성하는 동시에, 층간 절연층(44)에 매립되어, 소스층(43a) 및 드레인층(43b)에 각각 접속된 소스 콘택트 전극(46a) 및 드레인 콘택트 전극(46b)을 층간 절연층(44) 위에 형성한다.
이에 따라, 단결정 반도체층(33, 35)의 결함의 발생을 저감시키면서, 단결정 반도체층(33, 35)을 매립 산화막(32, 34) 위에 배치하는 것이 가능하게 되어, SOI 기판을 사용하지 않고, 단결정 반도체층(35)의 이면측에 저 저항화된 백 게이트 전극을 배치하는 것이 가능해지는 동시에, SOI 트랜지스터를 단결정 반도체층(33)에 형성할 수 있다. 이 결과, 비용 상승을 억제하면서, SOI 트랜지스터의 오프시의 누설 전류를 감소시키는 것이 가능해지는 동시에, SOI 트랜지스터의 고 내압화를 도모할 수 있다.
또한, 백 게이트 콘택트 전극(45a, 45b)을 통하여 게이트 전극(42)과 단결정 반도체층(35)을 전기적으로 접속하도록 하여도 좋다. 이에 따라, 백 게이트 전극과 게이트 전극(42)이 동(同) 전위가 되도록 제어할 수 있어, 채널 영역의 포텐셜의 지배력을 향상시킬 수 있다. 이 때문에, 칩 사이즈의 증대를 억제하면서, 오프 시의 누설 전류를 감소시킬 수 있어, 동작시나 대기시의 소비 전력을 저감시키는 것이 가능해지는 동시에, 전계 효과형 트랜지스터의 고 내압화를 도모할 수 있다.
본 발명에 의하면, 전계 효과형 트랜지스터가 형성되는 반도체층의 결정성의 열화를 억제하면서, 전계 효과형 트랜지스터가 형성되는 반도체층 아래에 저 저항화된 백 게이트 전극을 배치하는 것이 가능한 반도체 장치 및 반도체 장치의 제조 방법을 제공할 수 있다.
Claims (5)
- 제 1 절연층 위에 형성된 제 1 단결정 반도체층으로 이루어지는 백 게이트 전극과,상기 제 1 단결정 반도체층 위에 형성된 제 2 절연층과,상기 제 2 절연층 위에 형성되고, 상기 제 1 단결정 반도체층보다도 막 두께가 얇은 제 2 단결정 반도체층과,상기 제 2 단결정 반도체층 위에 형성된 게이트 전극과,상기 제 2 단결정 반도체층에 형성되고, 상기 게이트 전극의 옆쪽에 각각 배치된 소스 / 드레인층을 구비하는 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 백 게이트 전극과 상기 게이트 전극을 전기적으로 접속하는 배선층을 더 구비하는 것을 특징으로 하는 반도체 장치.
- 단결정 반도체 기판 위에 제 1 단결정 반도체층을 성막하는 공정과,상기 제 1 단결정 반도체층보다도 에칭 레이트가 작은 제 2 단결정 반도체층을 상기 제 1 단결정 반도체층 위에 성막하는 공정과,상기 제 1 단결정 반도체층과 동일한 조성을 갖는 제 3 단결정 반도체층을 상기 제 2 단결정 반도체층 위에 성막하는 공정과,상기 제 2 단결정 반도체층과 동일한 조성을 가지며, 상기 제 2 단결정 반도체층보다도 막 두께가 얇은 제 4 단결정 반도체층을 상기 제 3 단결정 반도체층 위에 성막하는 공정과,상기 제 1 부터 제 4 단결정 반도체층을 관통하여 상기 단결정 반도체 기판을 노출시키는 제 1 홈을 형성하는 공정과,상기 단결정 반도체 기판 위에서 상기 제 2 및 제 4 단결정 반도체층을 지지하는 지지체를 상기 제 1 홈 내에 형성하는 공정과,상기 지지체가 형성된 상기 제 1 및 제 3 단결정 반도체층의 적어도 일부를 상기 제 2 및 제 4 단결정 반도체층으로부터 노출시키는 제 2 홈을 형성하는 공정과,상기 제 2 홈을 통하여 제 1 및 제 3 단결정 반도체층을 선택적으로 에칭함으로써, 상기 제 1 및 제 3 단결정 반도체층이 각각 제거된 제 1 및 제 2 공동부(空洞部)를 형성하는 공정과,상기 반도체 기판, 상기 제 2 및 제 4 단결정 반도체층의 열산화를 행함으로써, 상기 제 1 및 제 2 공동부에 각각 매립된 매립 산화막을 형성하는 공정과,상기 제 4 단결정 반도체층의 열산화를 행함으로써, 상기 제 4 단결정 반도체층 위에 게이트 절연막을 형성하는 공정과,상기 게이트 절연막을 통하여 상기 제 4 단결정 반도체층 위에 게이트 전극을 형성하는 공정과,상기 게이트 전극을 마스크로 하여 이온 주입을 행함으로써, 상기 게이트 전 극의 옆쪽에 각각 배치된 소스 / 드레인층을 상기 제 4 단결정 반도체층에 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 3 항에 있어서,상기 단결정 반도체 기판 및 상기 제 2 및 제 4 단결정 반도체층은 Si, 상기 제 1 및 제 3 단결정 반도체층은 SiGe인 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 3 항 또는 제 4 항에 있어서,상기 제 2 단결정 반도체층의 막 두께 방향의 중앙보다도 깊은 위치에 비정(飛程) 거리가 설정된 불순물을 상기 제 2 단결정 반도체층에 이온 주입하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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