JP4457798B2 - 半導体装置の製造方法 - Google Patents
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Description
また、例えば、特許文献1には、高耐圧電界効果トランジスタをSOI基板上に形成する方法が開示されている。また、特許文献2には、サブミクロン程度に微細化された電界効果トランジスタをSOI基板上に形成する方法が開示されている。
一方、ユピキタス社会の到来に伴って、情報携帯機器の小型化、低消費電力化、多機能化、大容量化を一層促進するために、様々の耐圧を持つデバイスやデジタルとアナログのデバイスを1チップ上に混載することが可能なSOC(System On Chip)技術が注目されている。
また、特許文献3に開示された方法では、半導体基板の主面から異なる深さに絶縁膜を埋め込むために、異なるエネルギーで酸素イオンをシリコン基板に注入することが行われる。このため、シリコン基板に物理的損傷が発生し、SOI層の結晶性や純度が劣化することから、SOI層に半導体素子を形成すると、PN接合リークなどに起因して特性の劣化を引き起こすという問題があった。
そこで、本発明の目的は、半導体層の結晶品質を良好に保ちつつ、互いに異なる膜厚を有する半導体層を絶縁層上に形成することが可能な半導体基板、半導体装置、半導体基板の製造方法および半導体装置の製造方法を提供することである。
本発明の半導体装置の製造方法は、前記半導体装置の製造方法において、前記部分空乏型電界効果トランジスタの前記形成領域に形成された前記第1絶縁層の表面は、前記完全空乏型電界効果トランジスタの前記形成領域に形成された前記第1絶縁層の表面よりも低い位置に設けられる。
本発明の半導体装置の製造方法は、前記半導体装置の製造方法において、前記部分空乏型電界効果トランジスタの前記形成領域に形成された前記第4Si層の表面は、前記完全空乏型電界効果トランジスタの前記形成領域に形成された前記第4Si層の表面よりも低い位置に設けられる。
本発明の半導体装置の製造方法は、前記半導体装置の製造方法において、前記部分空乏型電界効果トランジスタのソースおよびドレインは、前記部分空乏型電界効果トランジスタの前記形成領域に形成された前記第2Si層および前記第4Si層内に設けられ、前記部分空乏型電界効果トランジスタのゲート絶縁膜およびゲート電極は、前記部分空乏型電界効果トランジスタの前記形成領域に形成された前記第4Si層上に設けられ、前記完全空乏型電界効果トランジスタのソースおよびドレインは、前記完全空乏型電界効果トランジスタの前記形成領域に形成された前記第4Si層内に設けられ、前記完全空乏型電界効果トランジスタのゲート絶縁膜およびゲート電極は、前記完全空乏型電界効果トランジスタの前記形成領域に形成された前記第4Si層上に設けられる。
図1〜図26は、本発明の一実施形態に係る半導体装置の製造方法を示す平面図および断面図である。
図1および図2において、第1単結晶半導体層12a、12bおよび第2単結晶半導体層13a、13bを半導体基板11上に交互にエピタキシャル成長し積層する。なお、半導体基板11、第1単結晶半導体層12a、12bおよび第2単結晶半導体層13a、13bの材質としては、例えば、Si、Ge、SiGe、GaAs、InP、GaP、GaN、SiCなどを用いることができる。
そして、酸化膜10をマスクとしてエピタキシャル成長を行うことにより、第1単結晶半導体層12c、第2単結晶半導体層13cおよび第1単結晶半導体層12dを、薄膜半導体領域R3の第2単結晶半導体層13b上に選択的に形成する。
なお、第1単結晶半導体層12c、12dおよび第2単結晶半導体層13c、13dの材質としては、例えば、Si、Ge、SiGe、GaAs、InP、GaP、GaN、SiCなどを用いることができる。ここで、第1単結晶半導体層12c、12dは、第2単結晶半導体層13c、13dよりもエッチング時の選択比が大きな材質を用いることができる。特に、第2単結晶半導体層13c、13dがSiの場合、第1単結晶半導体層12c、12dとしてSiGeを用いることが好ましい。
次に、図17および図18に示すように、CVDなどの方法により、絶縁層18が側壁に形成された溝M1〜M3内が埋め込まれるようにして、酸化防止膜15上に絶縁層19を堆積する。なお、絶縁層19としては、例えば、SiO2またはSi3N4などを用いることができる。
次に、図21〜図24に示すように、第2単結晶半導体層13d上の酸化防止膜15および犠牲酸化膜14を除去することにより、第2単結晶半導体層13dの表面を露出させる。
また、厚膜半導体領域R2および薄膜半導体領域R3において、第2単結晶半導体層13dの表面の熱酸化を行い、薄膜半導体領域R3において、第2単結晶半導体層13dの前記熱酸化膜を選択的に除去後、再び、厚膜半導体領域R2および薄膜半導体領域R3において、第2単結晶半導体層13dの表面の熱酸化を行うことにより、第2単結晶半導体層13d上に厚いゲート絶縁膜20a、薄いゲート絶縁膜20bをそれぞれ形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて、多結晶シリコン膜のパターニングを行うことにより、第2単結晶半導体層13d上にゲート電極21a、21bを形成する。そして、ゲート電極21a、21bをマスクとして、不純物のイオン注入を第2単結晶半導体層13dに行うことにより、ゲート電極21a、21bの側方にそれぞれ配置されたソース/ドレイン層22a、22bを第2単結晶半導体層13dに形成する。不純物のイオン注入において、薄膜半導体領域R3の半導体膜厚より深い位置にも入り込む加速エネルギーを設定すれば、一回の注入により不純物総量が多くと深い接合深さを持つソース/ドレイン22aと浅い接合深さを持つソース/ドレイン22bを同時に形成できる。
また、厚膜半導体領域R2では、第2単結晶半導体層13dと絶縁層18との間に第2単結晶半導体層13bを設けることが可能となり、第2単結晶半導体層の膜厚を増加させることができる。このため、高い接合耐圧や大電流容量を確保することを可能としつつ、部分空乏型SOIトランジスタを形成することができる。
Claims (4)
- 第1方向に配列された半導体素子と部分空乏型電界効果トランジスタと完全空乏型電界効果トランジスタとを有する半導体装置の製造方法において、
半導体基板上に第1SiGe層を形成する工程と、
前記第1SiGe層上に第1Si層を形成する工程と、
前記第1Si層上に第2SiGe層を形成する工程と、
前記第2SiGe層上に第2Si層を形成する工程と、
前記完全空乏型電界効果トランジスタの形成領域の前記第2Si層上に第3SiGe層を形成する工程と、
前記第3SiGe層上に第3Si層を形成する工程と、
前記第3Si層上に第4SiGe層を形成する工程と、
前記第2Si層上および前記第4SiGe層上に第4Si層を形成する工程と、
前記第4Si層上にシリコン窒化膜を形成する工程と、
前記半導体素子の形成領域の周囲に形成されている前記第1SiGe層、前記第1Si層、前記第2SiGe層、前記第2Si層、前記第4Si層および前記シリコン窒化膜と、前記部分空乏型電界効果トランジスタの形成領域の第1方向および該第1方向と逆方向である第2方向に形成されている前記第1SiGe層、前記第1Si層、前記第2SiGe層、前記第2Si層、前記第4Si層および前記シリコン窒化膜と、前記完全空乏型電界効果トランジスタの前記形成領域の前記第1方向および前記第2方向に形成されている前記第1SiGe層、前記第1Si層、前記第2SiGe層、前記第2Si層、前記第3SiGe層、前記第3Si層、前記第4SiGe層、前記第4Si層および前記シリコン窒化膜とをエッチングする第1エッチング工程と、
前記第1エッチング工程によってエッチングされた前記第1SiGe層、前記第1Si層、前記第2SiGe層、前記第2Si層、前記第3SiGe層、前記第3Si層、前記第4SiGe層および前記第4Si層の側壁と、前記半導体基板の表面とに第5Si層を形成する工程と、
前記部分空乏型電界効果トランジスタの前記形成領域の第1方向に直交する方向である第3方向および該第3方向と逆方向である第4方向に形成されている前記第1SiGe層、前記第1Si層、前記第2SiGe層、前記第2Si層、前記第4Si層および前記シリコン窒化膜をエッチングする第2エッチング工程と、
前記完全空乏型電界効果トランジスタの前記形成領域の前記第3方向および前記第4方向に形成されている前記第3SiGe層、前記第3Si層、前記第4SiGe層、前記第4Si層および前記シリコン窒化膜をエッチングする第3エッチング工程と、
前記部分空乏型電界効果トランジスタの前記形成領域に形成されている前記第1SiGe層および前記第2SiGe層と、前記完全空乏型電界効果トランジスタの前記形成領域に形成されている前記第3SiGe層および前記第4SiGe層とを除去する工程と、
前記部分空乏型電界効果トランジスタの前記形成領域に形成されている前記第1Si層と、前記完全空乏型電界効果トランジスタの前記形成領域に形成されている前記第3Si層とを熱酸化することにより、前記除去する工程により形成された空洞部を含む領域に第1絶縁層を形成する工程と、
前記第1エッチング工程、前記第2エッチング工程および前記第3エッチング工程によってエッチングされた領域を埋め込むように第2絶縁層を形成する工程と、
前記シリコン窒化膜を露出するように前記第2絶縁層を平坦化する工程と、
前記シリコン窒化膜を除去する工程と、
前記半導体素子の前記形成領域に形成された前記第4Si層に前記半導体素子、前記部分空乏型電界効果トランジスタの前記形成領域に形成された前記第4Si層に前記部分空乏型電界効果トランジスタ、および前記完全空乏型電界効果トランジスタの前記形成領域に形成された前記第4Si層に前記完全空乏型電界効果トランジスタを形成する工程と、を含む半導体装置の製造方法。 - 請求項1において、
前記部分空乏型電界効果トランジスタの前記形成領域に形成された前記第1絶縁層の表面は、前記完全空乏型電界効果トランジスタの前記形成領域に形成された前記第1絶縁層の表面よりも低い位置に設けられる、半導体装置の製造方法。 - 請求項2において
前記部分空乏型電界効果トランジスタの前記形成領域に形成された前記第4Si層の表面は、前記完全空乏型電界効果トランジスタの前記形成領域に形成された前記第4Si層の表面よりも低い位置に設けられる、半導体装置の製造方法。 - 請求項1ないし3のいずれか1項において、
前記部分空乏型電界効果トランジスタのソースおよびドレインは、前記部分空乏型電界効果トランジスタの前記形成領域に形成された前記第2Si層および前記第4Si層内に設けられ、
前記部分空乏型電界効果トランジスタのゲート絶縁膜およびゲート電極は、前記部分空乏型電界効果トランジスタの前記形成領域に形成された前記第4Si層上に設けられ、
前記完全空乏型電界効果トランジスタのソースおよびドレインは、前記完全空乏型電界効果トランジスタの前記形成領域に形成された前記第4Si層内に設けられ、
前記完全空乏型電界効果トランジスタのゲート絶縁膜およびゲート電極は、前記完全空乏型電界効果トランジスタの前記形成領域に形成された前記第4Si層上に設けられる、半導体装置の製造方法。
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