KR100730669B1 - 반도체 기판의 제조 방법 및 반도체 장치의 제조 방법 - Google Patents

반도체 기판의 제조 방법 및 반도체 장치의 제조 방법 Download PDF

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Abstract

도체층의 표면의 평탄성을 향상시키는 것을 가능하게 하면서, 절연층 및 반도체층의 쌍방의 막 두께를 각각 다르게 한다. 홈 M2를 통해 에칭 가스 또는 에칭액을 제1 단결정 반도체층(12a∼12c)에 접촉시킴으로써, 제1 단결정 반도체층(12a∼12c)을 에칭 제거하고, 제2 단결정 반도체층(13a, 13b)이 소실될 때까지, 반도체 기판(11), 제2 단결정 반도체층(13a∼13c) 및 지지체(16)의 열산화를 행함으로써, 제2 단결정 반도체층(13c) 아래에 절연층(18)을 형성한다.
절연층, 반도체층, 열산화, 반도체 소자, 홈, 지지체

Description

반도체 기판의 제조 방법 및 반도체 장치의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR SUBSTRATE AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
도 1은 제1 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 평면도 및 단면도.
도 2는 제1 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 평면도 및 단면도.
도 3은 제1 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 평면도 및 단면도.
도 4는 제1 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 평면도 및 단면도.
도 5는 제1 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 평면도 및 단면도.
도 6은 제1 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 평면도 및 단면도.
도 7은 제1 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 8은 제1 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 평면도 및 단면도.
도 9는 제2 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 평면도 및 단면도.
도 10은 제2 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 11은 제2 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 평면도 및 단면도.
도 12는 제2 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 13은 제2 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 평면도 및 단면도.
도 14는 제2 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 15는 제2 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 평면도 및 단면도.
도 16은 제2 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 17은 제2 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 평면도 및 단면도.
도 18은 제2 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 19는 제2 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 평면도 및 단면도.
도 20은 제2 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 21은 제2 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 평면도 및 단면도.
도 22는 제2 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 23은 제3 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 평면도 및 단면도.
도 24는 제3 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 25는 제3 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 평면도 및 단면도.
도 26은 제3 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 27은 제3 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 평면도 및 단면도.
도 28은 제3 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 29는 제3 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 평면도 및 단면도.
도 30은 제3 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 31은 제3 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 평면도 및 단면도.
도 32는 제3 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 33은 제3 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 평면도 및 단면도.
도 34는 제3 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 35는 제3 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 평면도 및 단면도.
도 36은 제3 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 37은 제3 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11, 31, 51 : 반도체 기판
12a, 12b, 32a∼32d, 52a∼52d : 제1 단결정 반도체층
13a, 13b, 33a∼33d, 53a∼53d : 제2 단결정 반도체층
14, 34, 54 : 희생 산화막
15, 35, 55 : 산화 방지막
M1, M2, M11, M12, M13, M21, M22, M23 : 소자 분리용 홈
16, 36, 56 : 지지체
17, 37, 57 : 공동부
18, 38, 58 : 산화막
19, 39, 59 : 매립 절연층
R1, R11 : 후막 반도체 영역
R2, R12 : 박막 반도체 영역
D : 단차
[특허 문헌1] 일본 특개평7-211917호 공보
[특허 문헌2] 일본 특개2003-158091호 공보
[특허 문헌3] 일본 특개2002-299591호 공보
본 발명은 반도체 기판, 반도체 장치, 반도체 기판의 제조 방법 및 반도체 장치의 제조 방법에 관한 것으로, 특히, SOI(Silicon On Insulator) 기판 상에 형성된 전계 효과형 트랜지스터에 적용하기에 적합한 것이다.
SOI 기판 상에 형성된 전계 효과 트랜지스터는, 소자 분리의 용이성, 래치 업 프리, 소스/드레인 접합 용량이 작다는 점 등에서, 그 유용성이 주목받고 있다.
또한, 예를 들면, 특허 문헌1에는, 수백V 정도의 드레인 내압을 갖는 고내압 전계 효과 트랜지스터를 SOI 기판 상에 형성하는 방법이 개시되어 있다. 또한, 특허 문헌2에는, 서브미크론 정도로 미세화된 전계 효과 트랜지스터를 SOI 기판 상에 형성하는 방법이 개시되어 있다.
여기서, 용도가 서로 다른 반도체 소자에서는, 최적의 SOI층의 막 두께나 Box층의 막 두께가 서로 다르다. 즉, 수백V 정도의 드레인 내압을 갖는 고내압 전계 효과 트랜지스터에서는, Box층의 파괴 내압이나 백 채널 임계값 내압을 확보하기 위해, Box층을 후막화할 필요가 있으며, Box층의 막 두께는 ㎛오더로 된다. 예를 들면, 50V의 드레인 내압을 갖는 고내압 전계 효과 트랜지스터에서는, Box층의 막 두께는 수백㎚ 정도, 500V의 드레인 내압을 갖는 고내압 전계 효과 트랜지스터 에서는, Box층의 막 두께는 수㎛ 정도만큼 필요로 된다.
한편, 서브미크론 정도로 미세화된 전계 효과 트랜지스터에서는, 단채널 효과에 의한 임계값 저하를 억제하기 위해, Box층을 박막화할 필요가 있어, Box층의 막 두께는 수백Å 오더로 된다. 예를 들면, 실행 채널 길이가 0.1㎛ 이하로 되면, SOI층의 막 두께를 50㎚ 이하로 함과 함께, Box층의 막 두께를 50∼100㎚로 설정할 필요가 있다.
한편, 유피쿼터스 사회의 도래에 수반하여, 정보 휴대 기기의 소형화, 저소비 전력화, 다기능화, 대용량화를 한층 더 촉진하기 위해, 다양한 내압을 갖는 디바이스나 디지털과 아날로그의 디바이스를 1칩 상에 혼재하는 것이 가능한 SOC(System On Chip) 기술이 주목받고 있다.
또한, 특허 문헌3에는, SOI 기판 상에서 SOC를 실현할 수 있도록 하기 위해, 반도체 기판의 주면으로부터 서로 다른 깊이로 절연막을 매립함으로써, 용도가 서로 다른 반도체 소자를 그 용도에 적합한 두께를 갖는 활성층 내에 형성하는 방법이 개시되어 있다.
그러나, 특허 문헌1∼3에 개시된 방법에서는, Box층의 막 두께는 SOI 기판에서 일정하게 유지된다. 이 때문에, 용도가 서로 다른 반도체 소자를 SOI 기판 상에 형성하기 위해서는, 용도마다 반도체 소자를 각각의 SOI 기판 상에 구별하여 형성할 필요가 있어, SOC를 실현하는 데에 있어서의 장해가 된다고 하는 문제가 있었다.
또한, 특허 문헌3에 개시된 방법에서는, 반도체 기판의 주면으로부터 서로 다른 깊이로 절연막을 매립하기 위해, 서로 다른 에너지로 산소 이온을 실리콘 기판에 주입하는 것이 행해진다. 이 때문에, 실리콘 기판에 물리적 손상이 발생하여, SOI층의 결정성이나 순도가 열화되기 때문에, SOI층에 반도체 소자를 형성하면, PN 접합 누설 등에 기인하여 특성의 열화를 야기한다고 하는 문제가 있었다. 특히, 특허 문헌3에 개시된 방법에서는, Box층의 막 두께를 두껍게 하기 위해서는, 산소 이온의 도우즈량을 증대시킬 필요가 있어, 이온 주입 시의 손상이나 산소막의 팽창에 의한 스트레스가 증대된다. 이 때문에, SOI층에 결정 결함이 발생하여, 반도체 장치의 신뢰성이 열화된다고 하는 문제가 있었다.
또한, Box층의 막 두께를 두껍게 하기 위해, 2매의 웨이퍼를 접합하는 방법을 이용하면, 편측의 웨이퍼의 대부분을 제거할 필요가 있어, 자원의 낭비로 된다고 하는 문제가 있었다. 또한, 2매의 웨이퍼를 접합하는 방법에서는, SOI층의 막 두께의 변동이 커짐과 함께, 막 두께가 서로 다른 Box층을 동일 SOI 기판에 형성할 수 없어, SOC를 실현하는 데에 있어서의 장해가 된다고 하는 문제가 있었다. 또한, 막 두께가 서로 다른 Box층에 SOI층을 형성하면, SOI층의 표면에 단차가 발생하여, 반도체 제조 프로세스의 가공 정밀도가 열화된다고 하는 문제가 있었다.
따라서, 본 발명의 목적은, 반도체층의 표면의 평탄성을 향상시키는 것을 가능하게 하면서, 절연층 및 반도체층의 쌍방의 막 두께를 각각 서로 다르게 하는 것이 가능한 반도체 기판, 반도체 장치, 반도체 기판의 제조 방법 및 반도체 장치의 제조 방법을 제공하는 것이다.
상술한 과제를 해결하기 위해, 본 발명의 일 양태에 따른 반도체 기판에 따르면, 반도체 기재와, 상기 반도체 기재 상에 형성된 막 두께가 상호 다른 절연층과, 상기 절연층 상에 형성된 막 두께가 상호 다른 반도체층을 구비하는 것을 특징으로 한다.
이에 의해, 반도체 소자의 용도에 적합하도록 절연층 및 반도체층의 막 두께를 설정하는 것을 가능하게 하면서, 상호 용도가 다른 반도체 소자를 동일한 SOI 기판 상에 형성할 수 있다. 이 때문에, 단채널 효과를 억제하는 것을 가능하게 하면서, 전계 효과 트랜지스터를 미세화하는 것이 가능하게 됨과 함께, 절연층의 파괴 내압이나 PN 접합 내압을 확보하는 것을 가능하게 하면서, 고내압 전계 효과 트랜지스터를 동일한 SOI 기판 상에 형성할 수 있다. 이 때문에, 시스템 온 칩을 동일한 SOI 기판 상에서 실현하는 것이 가능해져, 반도체 장치의 소형화, 저소비 전력화, 다기능화 및 대용량화를 촉진할 수 있다.
또한, 본 발명의 일 양태에 따른 반도체 장치에 따르면, 반도체 기판과, 상기 반도체 기판 상에 형성된 막 두께가 상호 다른 절연층과, 상기 절연층 상에 형성된 막 두께가 상호 다른 반도체층과, 상기 반도체층에 형성된 상호 용도가 다른 반도체 소자를 구비하는 것을 특징으로 한다.
이에 의해, 반도체 소자를 용도마다 각각의 SOI 기판 상에 구별하여 형성하지 않고, 절연층 및 반도체층의 막 두께가 각각 최적화된 동일 SOI 기판 상에 용도가 서로 다른 반도체 소자를 형성하는 것이 가능하게 되어, 시스템 온 칩의 고성능 화를 도모할 수 있다.
또한, 본 발명의 일 양태에 따른 반도체 장치에 따르면, 반도체 기판과, 상기 반도체 기판 상에 형성된 막 두께가 상호 다른 절연층과, 상기 절연층 상에 형성된 막 두께가 상호 다른 반도체층과, 상기 반도체 기판과 상기 반도체층에 형성된 상호 용도가 다른 반도체 소자를 구비하는 것을 특징으로 한다.
또한, 본 발명의 일 양태에 따른 반도체 기판의 제조 방법에 따르면, 제1 반도체층보다 에칭 시의 선택비가 작은 제2 반도체층이 상기 제1 반도체층 상에 적층된 적층 구조를 반도체 기재 상에 복수층 형성하는 공정과, 상기 제1 반도체층 및 상기 제2 반도체층을 관통하여 상기 반도체 기재을 노출시키는 제1 홈을 형성하는 공정과, 상기 반도체 기재 상에서 상기 제2 반도체층을 지지하는 지지체를 상기 제1 홈 내의 상기 제1 반도체층 및 제2 반도체층의 측벽에 형성하는 공정과, 상기 지지체가 측벽에 형성된 상기 제1 반도체층의 적어도 일부를 상기 제2 반도체층으로부터 노출시키는 제2 홈을 형성하는 공정과, 상기 제2 홈을 통해 상기 제1 반도체층을 선택적으로 에칭함으로써, 상기 제1 반도체층이 존재하고 있었던 위치에 공동부를 형성하는 공정과, 상기 공동부를 통해 상기 제2 반도체층의 적어도 한층분을 완전하게 열산화함으로써, 최상층의 제2 반도체층 아래에 배치된 절연층을 형성하는 공정을 구비하는 것을 특징으로 한다.
이에 의해, 제1 홈 내에 형성된 지지체를 통해, 제2 반도체층을 반도체 기재 상에서 지지하는 것이 가능하게 됨과 함께, 제2 홈을 통해, 제1 반도체층에 에칭 가스 또는 에칭액을 접촉시키는 것이 가능하게 된다. 이 때문에, 제2 반도체층을 반도체 기재 상에서 안정적으로 지지하는 것을 가능하게 하면서, 제2 반도체층 아래의 제1 반도체층을 제거하는 것이 가능하게 되어, 제2 반도체층에 가해지는 물리적 손상을 억제하면서, 최상층의 제2 반도체층 아래에 절연층을 형성할 수 있다. 이 결과, 제2 반도체층으로부터 노출되는 제1 반도체층의 층 수 및 제1 및 제2 반도체층의 막 두께를 적절하게 설정함으로써, 절연층 및 그 상의 반도체층의 쌍방의 막 두께를 각각 다르게 하는 것이 가능하게 됨과 함께, 절연층 상에 배치된 반도체층의 결정성이나 순도를 향상시키는 것을 가능하게 하여, 시스템 온 칩의 신뢰성을 향상시킬 수 있다.
또한, 본 발명의 일 양태에 따른 반도체 기판의 제조 방법에 따르면, 상기 제2 반도체층 및 상기 지지체는 단결정 Si, 상기 제1 반도체층은 단결정 SiGe인 것을 특징으로 한다.
이에 의해, 제2 반도체층, 지지체 및 제1 반도체층간의 격자 정합을 취하는 것을 가능하게 하면서, 제2 반도체층 및 지지체보다 제1 반도체층의 에칭 시의 선택비를 크게 하는 것이 가능하게 된다. 이 때문에, 결정 품질이 양호한 제2 반도체층을 제1 반도체층 상에 형성하는 것이 가능하게 됨과 함께, 지지체를 제1 홈 내에 안정적으로 형성하는 것이 가능하게 되어, 제2 반도체층의 품질을 손상시키지 않고, 절연층 및 그 상의 반도체층의 쌍방의 막 두께를 각각 다르게 하는 것이 가능하게 된다.
또한, 본 발명의 일 양태에 따른 반도체 기판의 제조 방법에 따르면, 상기 제1 홈 및 상기 제2 홈은 소자 분리 영역에 배치되어 있는 것을 특징으로 한다.
이에 의해, 제2 반도체층의 가로 방향 및 세로 방향의 소자 분리를 일괄하여 행하는 것이 가능하게 됨과 함께, 제2 반도체층 아래의 제1 반도체층을 제거하기 위한 홈을 소자 형성 영역에 형성할 필요가 없어진다. 이 때문에, 공정 증가를 억제하면서, SOI 트랜지스터를 형성하는 것이 가능하게 됨과 함께, 칩 사이즈의 증대를 억제할 수 있어, SOI 트랜지스터의 코스트 다운을 도모하는 것이 가능하게 된다.
또한, 본 발명의 일 양태에 따른 반도체 기판의 제조 방법에 따르면, 최상층의 제2 반도체층은, 하층의 제2 반도체층보다 막 두께가 두꺼운 것을 특징으로 한다.
이에 의해, 제2 반도체층의 적어도 한층분을 완전하게 열산화한 경우에도, 최상층의 제2 반도체층이 열산화에 의해 완전하게 소실되는 것을 방지할 수 있어, 절연층 상에 제2 반도체층을 배치할 수 있다.
또한, 본 발명의 일 양태에 따른 반도체 기판의 제조 방법에 따르면, 상기 제2 반도체층의 열산화를 행하기 전에, 최상층의 제2 반도체층 상에 산화 방지막을 형성하는 공정을 더 구비하는 것을 특징으로 한다.
이에 의해, 제2 반도체층의 적어도 한층분을 완전하게 열산화한 경우에도, 최상층의 제2 반도체층의 표면이 열산화되는 것을 방지할 수 있어, 최상층의 제2 반도체층이 열산화에 의해 완전하게 소실되는 것을 방지할 수 있다.
또한, 본 발명의 일 양태에 따른 반도체 기판의 제조 방법에 따르면, 최상층의 제2 반도체층보다 하층의 모든 제2 반도체층을 완전하게 열산화하는 것을 특징 으로 한다.
이에 의해, 제2 반도체층의 층 수를 증가시킴으로써, 최상층의 제2 반도체층 아래의 절연층의 막 두께를 증대시킬 수 있다. 이 때문에, 제2 반도체층의 결정성이나 순도의 열화를 억제하면서, Box층의 파괴 내압이나 백 채널 임계값 내압을 확보하는 것이 가능하게 되어, 전계 효과 트랜지스터의 고내압화를 도모할 수 있다.
또한, 본 발명의 일 양태에 따른 반도체 기판의 제조 방법에 따르면, 상기 제1 반도체층의 막 두께는, 그 바로 위의 제2 반도체층의 열산화에 의한 하방의 막 두께 증가분과, 그 바로 아래의 제2 반도체층의 열산화에 의한 상방의 막 두께 증가분의 합과 실질적으로 동일한 것을 특징으로 한다.
이에 의해, 제2 반도체층의 열산화에 의한 막 두께 증가분을 공동부의 간극에 의해 흡수시키는 것을 가능하게 하면서, 공동부를 절연층으로 완전하게 막는 것이 가능하게 된다. 이 때문에, 절연층에 걸리는 스트레스를 억제하면서, 열 저항의 증대를 억제하는 것이 가능하게 되어, 절연층 상의 제2 반도체층의 결정성의 열화를 억제하는 것이 가능하게 됨과 함께, 제2 반도체층의 열 방산성을 향상시킬 수 있다.
또한, 본 발명의 일 양태에 따른 반도체 기판의 제조 방법에 따르면, 상기 제1 반도체층의 막 두께는, 그 바로 위의 제2 반도체층의 열산화에 의한 하방의 막 두께 증가분과, 그 바로 아래의 제2 반도체층의 열산화에 의한 상방의 막 두께 증가분의 합보다 작은 것을 특징으로 한다.
이에 의해, 제2 반도체층의 열산화에 의한 막 두께 증가분을 공동부의 간격 보다 크게 할 수 있어, 하층의 제2 반도체층의 열산화 시에 상층의 제2 반도체층을 들어 올리는 것이 가능하게 된다. 이 때문에, 제2 반도체층의 높이를 조정하는 것이 가능하게 되어, 제2 반도체층의 평탄성을 향상시킬 수 있다.
또한, 본 발명의 일 양태에 따른 반도체 기판의 제조 방법에 따르면, 상기 제1 반도체층의 막 두께는, 그 바로 위의 제2 반도체층의 열산화에 의한 하방의 막 두께 증가분과, 그 바로 아래의 제2 반도체층의 열산화에 의한 상방의 막 두께 증가분의 합보다 큰 것을 특징으로 한다.
이에 의해, 제2 반도체층의 열산화에 의한 막 두께 증가분을 공동부의 간극에 의해 흡수시키는 것이 가능하게 된다. 이 때문에, 절연층에 걸리는 스트레스를 억제하는 것이 가능하게 되어, 절연층 상의 제2 반도체층의 결정성의 열화를 억제하는 것이 가능하게 된다.
또한, 본 발명의 일 양태에 따른 반도체 장치의 제조 방법에 따르면, 제1 반도체층보다 에칭 시의 선택비가 작은 제2 반도체층이 상기 제1 반도체층 상에 적층된 제1 적층 구조를 반도체 기판 상에 형성하는 공정과, 최상층의 상기 제2 반도체층을 선택적으로 하프 에칭함으로써, 상기 제1 적층 구조의 일부의 영역에 단차를 형성하는 공정과, 제3 반도체층보다 에칭 시의 선택비가 작은 제4 반도체층이 상기 제3 반도체층 상에 적층되어, 상기 제3 반도체층의 막 두께가 상기 제1 반도체층의 막 두께와 동일하게 되도록 설정된 제2 적층 구조를, 상기 제1 적층 구조의 단차 부분에 형성하는 공정과, 상기 제1 반도체층으로부터 상기 제4 반도체층을 관통하여 상기 반도체 기판을 노출시키는 제1 홈을 형성하는 공정과, 상기 반도체 기판 상에서 상기 제2 및 제4 반도체층을 지지하는 지지체를 상기 제1 홈 내의 상기 제1 반도체층으로부터 상기 제4 반도체층의 측벽에 형성하는 공정과, 상기 제1 반도체층의 적어도 일부를 상기 제2 반도체층으로부터 노출시키는 제2 홈을, 상기 제1 홈에 의해 구분된 제1 영역에 형성하는 공정과, 상기 제3 반도체층의 적어도 일부를 상기 제4 반도체층으로부터 노출시키는 제3 홈을, 상기 제1 홈에 의해 구분된 제2 영역에 형성하는 공정과, 상기 제2 홈 및 제3 홈을 통해 상기 제1 및 제3 반도체층을 선택적으로 에칭함으로써, 상기 제2 및 제4 반도체층 아래에 공동부를 형성하는 공정과, 상기 공동부를 통해 상기 제2 및 제4 반도체층의 열산화를 행함으로써, 상기 제2 및 제4 반도체층 아래에 배치된 절연층을 형성하는 공정과, 상호 용도가 다른 반도체 소자를 상기 제2 및 제4 반도체층에 각각 형성하는 공정을 구비하는 것을 특징으로 한다.
이에 의해, 제1 홈 내에 형성된 지지체를 통해, 제2 및 제4 반도체층을 반도체 기재 상에서 지지하는 것이 가능하게 됨과 함께, 제2 및 제4 반도체층으로부터 각각 노출되는 제1 및 제3 반도체층의 높이를 제1 영역과 제2 영역에서 서로 다르게 하는 것을 가능하게 하면서, 제2 홈 및 제3 홈을 통해, 제1 및 제3 반도체층에 에칭 가스 또는 에칭액을 접촉시키는 것이 가능하게 된다.
이 때문에, 제2 및 제4 반도체층을 반도체 기재 상에서 안정적으로 지지하는 것을 가능하게 하면서, 제2 및 제4 반도체층 아래에 각각 배치된 제1 및 제3 반도체층을 제거하는 것이 가능하게 됨과 함께, 제2 및 제4 반도체층 아래에서 각각 제거되는 제1 및 제3 반도체층의 높이를 제1 영역과 제2 영역에서 서로 다르게 하는 것이 가능하게 된다. 또한, 제3 반도체층의 막 두께가 제1 반도체층의 막 두께와 동일하게 되도록 설정함으로써, 제2 및 제4 반도체층의 열산화에 의해 막 두께가 증가된 경우에도, 제1 영역과 제2 영역 사이에서의 높이의 상승분을 일치시킬 수 있다.
이 결과, 제1 및 제3 반도체층을 제거한 후에 열산화에 의해 형성되는 절연층의 높이를 제1 영역과 제2 영역에서 서로 다르게 하는 것이 가능하게 되어, 제1 영역과 제2 영역 사이에서의 반도체층의 막 두께를 상호 다르게 하는 것이 가능하게 됨과 함께, 제2 및 제4 반도체층 사이의 표면의 평탄성을 향상시킬 수 있다.
또한, 본 발명의 일 양태에 따른 반도체 장치의 제조 방법에 따르면, 제1 반도체층보다 에칭 시의 선택비가 작은 제2 반도체층이 상기 제1 반도체층 상에 적층된 제1 적층 구조를 반도체 기판 상에 형성하는 공정과, 제3 반도체층보다 에칭 시의 선택비가 작은 제4 반도체층이 상기 제3 반도체층 상에 적층되어, 상기 제3 반도체층의 막 두께가 상기 제1 반도체층의 막 두께보다 크게 되도록 설정된 제2 적층 구조를, 상기 제1 적층 구조의 일부의 영역에 형성하는 공정과, 상기 제1 반도체층으로부터 상기 제4 반도체층을 관통하여 상기 반도체 기판을 노출시키는 제1 홈을 형성하는 공정과, 상기 반도체 기판 상에서 상기 제2 및 제4 반도체층을 지지하는 지지체를 상기 제1 홈 내의 상기 제1 반도체층으로부터 상기 제4 반도체층의 측벽에 형성하는 공정과, 상기 제1 반도체층의 적어도 일부를 상기 제2 반도체층으로부터 노출시키는 제2 홈을, 상기 제1 홈에 의해 구분된 제1 영역에 형성하는 공정과, 상기 제3 반도체층의 적어도 일부를 상기 제4 반도체층으로부터 노출시키는 제3 홈을, 상기 제1 홈에 의해 구분된 제2 영역에 형성하는 공정과, 상기 제2 홈 및 제3 홈을 통해 상기 제1 및 제3 반도체층을 선택적으로 에칭함으로써, 상기 제2 및 제4 반도체층 아래에 공동부를 형성하는 공정과, 상기 공동부를 통해 상기 제2 및 제4 반도체층의 열산화를 행함으로써, 상기 제2 및 제4 반도체층 아래에 배치된 절연층을 형성하는 공정과, 상호 용도가 다른 반도체 소자를 상기 제2 및 제4 반도체층에 각각 형성하는 공정을 구비하는 것을 특징으로 한다.
이에 의해, 제2 영역의 제1 반도체층을 남긴 상태 그대로, 제1 영역의 제1 반도체층을 제거하는 것이 가능하게 됨과 함께, 제2 영역의 제3 반도체층을 제거하는 것이 가능하게 된다. 이 때문에, 제1 및 제3 반도체층의 막 두께 및 층 수를 적절하게 조정함으로써, 제2 반도체층 및 제4 반도체층 아래의 절연층의 막 두께를 상호 다르게 하는 것이 가능하게 됨과 함께, 제2 반도체층과 제4 반도체층의 막 두께를 서로 다르게 함으로써, 절연층 상의 반도체층의 막 두께를 서로 다르게 할 수 있다. 또한, 제3 반도체층의 막 두께가 제1 반도체층의 막 두께보다 크게 되도록 설정함으로써, 제2 및 제4 반도체층의 열산화 시의 막 두께 증가분에 기초하여, 제1 영역의 높이를 제2 영역에 비해 상승시킬 수 있다. 이 때문에, 반도체층의 표면의 평탄성을 향상시키는 것을 가능하게 하면서, 절연층 및 반도체층의 쌍방의 막 두께를 각각 다르게 하는 것이 가능하게 된다.
<실시예>
이하, 본 발명의 실시 형태에 따른 반도체 장치 및 그 제조 방법에 대하여 도면을 참조하면서 설명한다.
도 1∼도 8은 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 평면도 및 단면도이다.
도 1에서, 반도체 기판(11) 상에는, 제1 단결정 반도체층(12a∼12c) 및 제2 단결정 반도체층(13a∼13c)이 교대로 적층되어 있다. 또한, 반도체 기판(11), 제1 단결정 반도체층(12a∼12c) 및 제2 단결정 반도체층(13a∼13c)의 재질로서는, 예를 들면, Si, Ge, SiGe, GaAs, InP, GaP, GaN, SiC 등을 이용할 수 있다.
여기서, 제1 단결정 반도체층(12a∼12c)은, 반도체 기판(11) 및 제2 단결정 반도체층(13a∼13c)보다 에칭 시의 선택비가 큰 재질을 이용할 수 있다. 특히, 반도체 기판(11)이 Si인 경우, 제1 단결정 반도체층(12a∼12c)으로서 SiGe, 제2 단결정 반도체층(13a∼13c)으로서 Si를 이용하는 것이 바람직하다. 이에 의해, 제1 단결정 반도체층(12a∼12c)과 제2 단결정 반도체층(13a∼13c) 사이의 격자 정합을 취하는 것을 가능하게 하면서, 제1 단결정 반도체층(12a∼12c)과 제2 단결정 반도체층(13a∼13c) 사이의 선택비를 확보할 수 있다.
그리고, 제2 단결정 반도체층(13c)의 열산화에 의해 제2 단결정 반도체층(13c)의 표면에 희생 산화막(14)을 형성한다. 그리고, CVD 등의 방법에 의해, 희생 산화막(14) 상의 전면에 산화 방지막(15)을 형성한다. 또한, 산화 방지막(15)으로서는, 예를 들면, 실리콘 질화막을 이용할 수 있다.
다음으로, 도 2에 도시한 바와 같이, 포토리소그래피 기술 및 에칭 기술을 이용하여, 산화 방지막(15), 희생 산화막(14), 제1 단결정 반도체층(12a∼12c) 및 제2 단결정 반도체층(13a∼13b)을 패터닝함으로써, 반도체 기판(11)을 노출시키는 홈 M1을 소정의 방향을 따라 형성한다.
또한, 반도체 기판(11)을 노출시키는 경우, 반도체 기판(11)의 표면에서 에칭을 멈추도록 해도 되고, 반도체 기판(11)을 오버 에칭하여 반도체 기판(11)에 오목부를 형성하도록 해도 된다. 또한, 홈 M1의 배치 위치는, 소자 분리 영역의 일부에 대응시킬 수 있다.
다음으로, 도 3에 도시한 바와 같이, 제1 단결정 반도체층(12a∼12c) 및 제2 단결정 반도체층(13a∼13c)의 측벽에 성막되며, 제2 단결정 반도체층(13a∼13c)을 반도체 기판(11) 상에서 지지하는 지지체(16)를 홈 M1 내에 형성한다. 또한, 제1 단결정 반도체층(12a∼12c) 및 제2 단결정 반도체층(13a∼13c)의 측벽에 성막된 지지체(16)를 형성하는 경우, 반도체의 에피택셜 성장을 이용할 수 있다. 여기서, 반도체의 에피택셜 성장을 이용함으로써, 제1 단결정 반도체층(12a∼12c) 및 제2 단결정 반도체층(13a∼13c)의 측벽 및 반도체 기판(11)의 표면에 지지체(16)를 선택적으로 형성할 수 있다. 또한, 지지체(16)의 재질로서는, 예를 들면, Si, Ge, SiGe, SiC, SiSn, PbS, GaAs, InP, GaP, GaN 또는 ZnSe 등으로부터 선택할 수 있다. 특히, 반도체 기판(11) 및 제2 단결정 반도체층(13a∼13c)이 Si, 제1 단결정 반도체층(12a∼12c)이 SiGe인 경우, 지지체(16)의 재질로서 Si를 이용하는 것이 바람직하다.
이에 의해, 지지체(16)와 제1 단결정 반도체층(12a∼12c) 사이의 격자 정합을 취하는 것을 가능하게 하면서, 지지체(16)와 제1 단결정 반도체층(12a∼12c) 사이의 선택비를 확보할 수 있다. 또한, 지지체(16)의 재질로서, Si 등의 반도체를 이용함으로써, 제1 단결정 반도체층(12a∼12c)이 제거된 경우에도, 반도체에 의한 3차원적인 입체 구조를 유지하는 것이 가능하게 된다. 이 때문에, 화학적 내성이나 기계적 스트레스 내성을 향상시키는 것이 가능하게 되어, 재현성이 양호한 안정된 소자 분리 프로세스를 실현할 수 있다. 또한, 지지체(16)의 재질로서는, 반도체 외에, 실리콘 산화막 등의 절연체를 이용하도록 해도 된다.
다음으로, 도 4에 도시한 바와 같이, 포토리소그래피 기술 및 에칭 기술을 이용하여 산화 방지막(15), 희생 산화막(14), 제1 단결정 반도체층(12a∼12c) 및 제2 단결정 반도체층(13a∼13c)을 패터닝함으로써, 반도체 기판(11)을 노출시키는 홈 M2를 홈 M1과 직교하는 방향을 따라 형성한다. 또한, 반도체 기판(11)을 노출시키는 경우, 반도체 기판(11)의 표면에서 에칭을 멈추도록 해도 되고, 반도체 기판(11)을 오버 에칭하여 반도체 기판(11)에 오목부를 형성하도록 해도 된다. 또한, 홈 M2의 배치 위치는, 소자 분리 영역에 대응시킬 수 있다.
다음으로, 도 5에 도시한 바와 같이, 홈 M2를 통해 에칭 가스 또는 에칭액을 제1 단결정 반도체층(12a∼12c)에 접촉시킴으로써, 제1 단결정 반도체층(12a∼12c)을 에칭 제거한다. 그리고, 반도체 기판(11)과 제2 단결정 반도체층(13a) 사이 및 제2 단결정 반도체층(13a∼13c) 사이에 공동부(17)를 형성한다.
여기서, 홈 M1 내에 지지체(16)를 설치함으로써, 제1 단결정 반도체층(12a∼12c)이 제거된 경우에도, 제2 단결정 반도체층(13a∼13b)을 반도체 기판(11) 상에서 지지하는 것이 가능하게 됨과 함께, 홈 M1과는 별도로 홈 M2를 형성함으로써, 제2 단결정 반도체층(13a∼13c) 아래에 각각 배치된 제1 단결정 반도체층(12a∼ 12c)에 에칭 가스 또는 에칭액을 접촉시키는 것이 가능하게 된다. 이 때문에, 제2 단결정 반도체층(13a∼13c)의 결정 품질을 손상시키지 않고, 반도체 기판(11)과 제2 단결정 반도체층(13a) 사이 및 제2 단결정 반도체층(13a∼13c) 사이에 공동부(17)를 형성할 수 있다.
또한, 반도체 기판(11), 제2 단결정 반도체층(13a∼13c) 및 지지체(16)가 Si, 제1 단결정 반도체층(12a∼12c)이 SiGe인 경우, 제1 단결정 반도체층(12a∼12c)의 에칭액으로서 불질산 이용하는 것이 바람직하다. 이에 의해, Si와 SiGe의 선택비로서 1 : 1000∼10000 정도를 얻을 수 있어, 반도체 기판(11), 제2 단결정 반도체층(13a∼13c) 및 지지체(16)의 오버 에칭을 억제하면서, 제1 단결정 반도체층(12a∼12c)을 제거하는 것이 가능하게 된다.
다음으로, 도 6에 도시한 바와 같이, 제2 단결정 반도체층(13a, 13b)이 소실될 때까지, 반도체 기판(11), 제2 단결정 반도체층(13a∼13c) 및 지지체(16)의 열산화를 행함으로써, 제2 단결정 반도체층(13c) 아래에 절연층(18)을 형성한다. 여기서, 제2 단결정 반도체층(13a, 13b)을 소실시킴으로써, 제2 단결정 반도체층(13c)과 반도체 기판(11) 사이를 절연층(18)으로 완전히 매립하는 것이 가능하게 된다.
그리고, 제1 단결정 반도체층(12a∼12c) 및 제2 단결정 반도체층(13a∼13c)의 막 두께 또는 층 수를 적절하게 조정함으로써, 제2 단결정 반도체층(13c) 및 절연층(18)의 막 두께를 조정하는 것이 가능하게 된다.
단, 도 7에 도시한 바와 같이, 막 두께 T1, T2로 각각 설정된 제2 단결정 반도체층(13a, 13b) 사이의 제1 단결정 반도체층(12b)의 막 두께 T3은, 제2 단결정 반도체층(13a, 13b)의 열산화에 의한 막 두께의 증가분을 각각 ΔT1/2, ΔT2/2로 하면, ΔT1/2+ΔT2/2 정도의 값으로 설정하는 것이 바람직하다. 이에 의해, 제1 단결정 반도체층(12b)을 제거하였을 때에 발생한 공동부(17)의 간격을, 제2 단결정 반도체층(13a, 13b)의 산화에 의한 막 두께의 증가분에 대응시키는 것이 가능하게 된다. 이 때문에, 절연층(18)에 걸리는 스트레스를 억제하면서, 공동부(17)를 절연층(18)으로 완전하게 막는 것이 가능하게 됨과 함께, 제2 단결정 반도체층(13a, 13b)의 산화에 의해 절연층(18)이 부풀어 오르는 것을 방지할 수 있다. 이 때문에, 열 저항의 증대를 억제하면서, 절연층(18) 상의 제2 단결정 반도체층(13c)의 결정성의 열화를 억제하는 것이 가능하게 됨과 함께, 제2 단결정 반도체층(13c)의 평탄성도 유지할 수 있다. 또한, 홈 M1, M2의 폭은, 제2 단결정 반도체층(13a∼13c)의 열산화에 의한 양측으로부터의 가로 방향 확대분보다 크게 설정하는 것이 바람직하다.
또한, 에피택셜 성장 시의 제2 단결정 반도체층(13c)의 막 두께 및 제2 단결정 반도체층(13a∼13c)의 열산화 시에 형성된 절연층(18)의 막 두께에 의해, 소자 분리 후의 제2 단결정 반도체층(13c)의 막 두께를 규정할 수 있다. 이 때문에, 제2 단결정 반도체층(13c)의 막 두께를 높은 정밀도로 제어할 수 있어, 제2 단결정 반도체층(13c)의 막 두께의 변동을 저감시키는 것을 가능하게 하면서, 제2 단결정 반도체층(13c)의 막 두께를 박막화할 수 있다. 또한, 제2 단결정 반도체층(13b) 상에 산화 방지막(15)을 형성함으로써, 제2 단결정 반도체층(13b)의 표면이 열산화되는 것을 방지하면서, 제2 단결정 반도체층(13b) 아래에 절연층(18)을 형성하는 것이 가능하게 된다.
또한, 제2 단결정 반도체층(13c) 상에 산화 방지막(15)을 형성하는 대신에, 제2 단결정 반도체층(13c)의 막 두께를 제2 단결정 반도체층(13a, 13b)의 막 두께보다 크게 설정하도록 해도 된다. 이에 의해, 제2 단결정 반도체층(13a, 13b)을 완전하게 열산화한 경우에도, 최상층의 제2 단결정 반도체층(13c)이 열산화에 의해 완전하게 소실되는 것을 방지할 수 있어, 절연층(18) 상에 제2 단결정 반도체층(13c)을 배치할 수 있다.
또한, 절연층(18)을 형성한 후, 고온 어닐링을 행한다. 이에 의해, 절연층(18)을 리플로우시키는 것이 가능하게 되어, 절연층(18)의 스트레스를 완화시키는 것이 가능하게 됨과 함께, 계면 준위를 감소시킬 수 있다.
다음으로, 도 8에 도시한 바와 같이, CVD 등의 방법에 의해, 절연층(18)이 측벽에 형성된 홈 M1, M2 내가 매립되도록 하여, 제2 단결정 반도체층 상에 절연층을 퇴적한다. 그리고, CMP(화학적 기계적 연마) 등의 방법을 이용하여 절연층을 평탄화함으로써, 제2 단결정 반도체층의 표면을 노출시키고, 매립 절연층(19)을 홈 M1, M2 내에 형성한다. 또한, 매립 절연층(19)으로서는, 예를 들면, SiO2 또는 Si3N4 등을 이용할 수 있다. 그리고, 제2 단결정 반도체층(13c)에 전계 효과 트랜 지스터를 형성함으로써, 전계 효과 트랜지스터의 PN 접합 누설을 억제하면서, 전계 효과 트랜지스터의 주위 및 저면의 소자 분리를 행할 수 있어, 전계 효과 트랜지스터의 특성을 향상시키는 것을 가능하게 하면서, 전계 효과 트랜지스터의 신뢰성을 향상시킬 수 있다.
도 9∼도 22는 본 발명의 제2 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 평면도 및 단면도이다.
도 9 및 도 10에서, 제1 단결정 반도체층(32a∼32c) 및 제2 단결정 반도체층(33a∼33c)을 반도체 기판(31) 상에 교대로 적층한다. 여기서, 제1 단결정 반도체층(32a∼32c)은, 반도체 기판(31) 및 제2 단결정 반도체층(33a∼33c)보다 에칭 시의 선택비가 큰 재질을 이용할 수 있다. 특히, 반도체 기판(31)이 Si인 경우, 제1 단결정 반도체층(32a∼32c)으로서 SiGe, 제2 단결정 반도체층(33a∼33c)으로서 Si를 이용하는 것이 바람직하다.
또한, 반도체 기판(31)에는, 후막 반도체 영역 R1 및 박막 반도체 영역 R2를 형성할 수 있다. 그리고, 후막 반도체 영역 R1에는, 부분 공핍형 전계 효과 트랜지스터를 형성하고, 박막 반도체 영역 R2에는, 완전 공핍형 전계 효과 트랜지스터를 형성할 수 있다.
그리고, 제2 단결정 반도체층(33c)의 열산화에 의해 제2 단결정 반도체층(33c)의 표면에 희생 산화막(34)을 형성한다. 그리고, CVD 등의 방법에 의해, 희생 산화막(34) 상의 전면에 산화 방지막(35)을 형성한다. 또한, 산화 방지막(35)으로서는, 예를 들면, 실리콘 질화막을 이용할 수 있다. 그리고, 포토리소그래피 기술 및 에칭 기술을 이용하여, 희생 산화막(34) 및 산화 방지막(35)을 패터닝함으로써 박막 반도체 영역 R2의 희생 산화막(34) 및 산화 방지막(35)을 제거하여, 박막 반도체 영역 R2의 제2 단결정 반도체층(33c)을 노출시킨다. 또한, 희생 산화막(34) 및 산화 방지막(35)을 마스크로 하여, 제2 단결정 반도체층(33c)의 하프 에칭을 행함으로써, 제2 단결정 반도체층(33c)에 단차 D를 형성하고, 후막 반도체 영역 R1의 제2 단결정 반도체층(33c)의 높이가 박막 반도체 영역 R2의 제2 단결정 반도체층(33c)의 높이보다 단차 D분만큼 높게 되도록 한다.
그리고, 희생 산화막(34) 및 산화 방지막(35)을 마스크로 하여 에피택셜 성장을 행함으로써, 제1 단결정 반도체층(32d) 및 제2 단결정 반도체층(33d)을, 박막 반도체 영역 R2의 제2 단결정 반도체층(33c) 상에 선택적으로 형성한다. 여기서, 제1 단결정 반도체층(32d)은, 제2 단결정 반도체층(33d)보다 에칭 시의 선택비가 큰 재질을 이용할 수 있다. 특히, 반도체 기판(31)이 Si인 경우, 제1 단결정 반도체층(32d)으로서 SiGe, 제2 단결정 반도체층(33d)으로서 Si를 이용하는 것이 바람직하다.
다음으로, 도 11 및 도 12에 도시한 바와 같이, 후막 반도체 영역 R1의 희생 산화막(34) 및 산화 방지막(35)을 제거한다. 그리고, 포토리소그래피 기술 및 에칭 기술을 이용하여, 제1 단결정 반도체층(32a∼32d) 및 제2 단결정 반도체층(33a∼33d)을 패터닝함으로써, 반도체 기판(31)을 노출시키는 홈 M11을 소정의 방향을 따라 형성한다.
또한, 반도체 기판(31)을 노출시키는 경우, 반도체 기판(31)의 표면에서 에 칭을 멈추도록 해도 되고, 반도체 기판(31)을 오버 에칭하여 반도체 기판(31)에 오목부를 형성하도록 해도 된다. 또한, 홈 M11의 배치 위치는, 후막 반도체 영역 R1 및 박막 반도체 영역 R2를 상호 분리시키는 소자 분리 영역의 일부에 대응시킬 수 있다.
다음으로, 도 13 및 도 14에 도시한 바와 같이, 제1 단결정 반도체층(32a∼32d) 및 제2 단결정 반도체층(33a∼33d)의 측벽에 성막되며, 제2 단결정 반도체층(33a∼33d)을 반도체 기판(31) 상에서 지지하는 지지체(36)를 홈 M11 내에 형성한다. 또한, 제1 단결정 반도체층(32a∼32d) 및 제2 단결정 반도체층(33a∼33d)의 측벽에 성막된 지지체(36)를 형성하는 경우, 반도체의 에피택셜 성장을 이용할 수 있다. 또한, 지지체(36)의 재질로서는, 예를 들면, Si, Ge, SiGe, SiC, SiSn, PbS, GaAs, InP, GaP, GaN 또는 ZnSe 등으로부터 선택할 수 있다. 특히, 반도체 기판(31) 및 제2 단결정 반도체층(33a∼33d)이 Si, 제1 단결정 반도체층(32a∼32d)이 SiGe인 경우, 지지체(36)의 재질로서 Si를 이용하는 것이 바람직하다.
다음으로, 도 15 및 도 16에 도시한 바와 같이, 포토리소그래피 기술 및 에칭 기술을 이용하여 제1 단결정 반도체층(32a∼32c), 제2 단결정 반도체층(33a∼33c) 및 지지체(36)를 패터닝함으로써, 반도체 기판(31)을 노출시키는 홈 M12를 홈 M11과 직교하는 방향을 따라 후막 반도체 영역 R1에 형성한다. 또한, 반도체 기판(31)을 노출시키는 경우, 반도체 기판(31)의 표면에서 에칭을 멈추도록 해도 되고, 반도체 기판(31)을 오버 에칭하여 반도체 기판(31)에 오목부를 형성하도록 해도 된다. 또한, 홈 M12의 배치 위치는, 단결정 반도체층(33c)의 소자 분리 영역에 대응 시킬 수 있다.
다음으로, 도 17 및 도 18에 도시한 바와 같이, 포토리소그래피 기술 및 에칭 기술을 이용하여 제1 단결정 반도체층(32d), 제2 단결정 반도체층(33d) 및 지지체(36)를 패터닝함으로써, 제2 단결정 반도체층(33c)을 노출시키는 홈 M13을 홈 M11과 직교하는 방향을 따라 박막 반도체 영역 R2에 형성한다. 또한, 제2 단결정 반도체층(33c)을 노출시키는 경우, 제2 단결정 반도체층(33c)의 표면에서 에칭을 멈추도록 해도 되고, 제2 단결정 반도체층(33c)을 오버 에칭하여 제2 단결정 반도체층(33c)에 오목부를 형성하도록 해도 된다. 또한, 홈 M13의 배치 위치는, 단결정 반도체층(33c)의 소자 분리 영역에 대응시킬 수 있다.
또한, 제2 단결정 반도체층(33c)의 표면을 노출시키는 대신에, 제1 단결정 반도체층(32d)의 표면에서 에칭을 멈추도록 해도 되고, 제1 단결정 반도체층(32d)을 오버 에칭하여 제1 단결정 반도체층(32d)의 도중까지 에칭하도록 해도 된다. 여기서, 제1 단결정 반도체층(32d)의 에칭을 도중에서 멈춤으로써, 홈 M13 내의 제2 단결정 반도체층(32d)의 표면이 노출되는 것을 방지할 수 있다. 이 때문에, 제1 단결정 반도체층(32d)을 에칭 제거할 때에, 홈 M13 내의 제2 단결정 반도체층(33c)이 에칭액 또는 에칭 가스에 노출되어지는 시간을 줄이는 것이 가능하게 되어, 홈 M13 내의 제2 단결정 반도체층(33c)의 오버 에칭을 억제할 수 있다.
다음으로, 도 19 및 도 20에 도시한 바와 같이, 홈 M12를 통해 에칭 가스 또는 에칭액을 제1 단결정 반도체층(32a∼32c)에 접촉시킴과 함께, 홈 M13을 통해 에칭 가스 또는 에칭액을 제1 단결정 반도체층(32d)에 접촉시킴으로써, 후막 반도체 영역 R1의 제1 단결정 반도체층(32a∼32c)을 에칭 제거함과 함께, 박막 반도체 영역 R2의 제1 단결정 반도체층(32d)을 에칭 제거한다. 그리고, 후막 반도체 영역 R1에서는, 반도체 기판(31)과 제2 단결정 반도체층(33a) 사이 및 제2 단결정 반도체층(33a∼33c) 사이에 공동부(37)를 형성함과 함께, 박막 반도체 영역 R2에서는, 제2 단결정 반도체층(33c, 33d) 사이에 공동부(37)를 형성한다.
여기서, 박막 반도체 영역 R2에서는, 제1 단결정 반도체층(32c) 상에 제2 단결정 반도체층(33c)이 남도록 홈 M13의 깊이를 설정함으로써, 박막 반도체 영역 R2의 제1 단결정 반도체층(32a∼32c)을 남긴 상태 그대로, 후막 반도체 영역 R1의 제1 단결정 반도체층(32a∼32c)을 제거할 수 있다. 이 때문에, 후막 반도체 영역 R1에서는, 제1 단결정 반도체층(32a∼32c) 사이의 제2 단결정 반도체층(33a, 33b)을 열산화하는 것이 가능하게 됨과 함께, 박막 반도체 영역 R2에서는, 제1 단결정 반도체층(32a∼32c) 사이의 제2 단결정 반도체층(33a, 33b)이 열산화되는 것을 방지하면서, 제2 단결정 반도체층(33b)보다 상층에 배치된 제2 단결정 반도체층(33d)을 열산화하는 것이 가능하게 된다. 이 결과, 제2 단결정 반도체층(33a∼33d)의 열산화에 의해 형성되는 절연층(38)의 높이를 후막 반도체 영역 R1과 박막 반도체 영역 R2에서 서로 다르게 하는 것이 가능하게 됨과 함께, 열산화되는 제2 단결정 반도체층(33a∼33d)의 층 수를 후막 반도체 영역 R1과 박막 반도체 영역 R2에서 서로 다르게 하는 것이 가능하게 된다. 따라서, 후막 반도체 영역 R1과 박막 반도체 영역 R2에서 최상층의 제2 단결정 반도체층(33c, 33d)의 막 두께를 서로 다르게 하는 것이 가능하게 됨과 함께, 최상층의 제2 단결정 반도체층(33c, 33d)의 바로 아래에 배치된 절연층(38)의 막 두께를 서로 다르게 할 수 있다.
다음으로, 도 21 및 도 22에 도시한 바와 같이, 후막 반도체 영역 R1의 제2 단결정 반도체층(33a, 33b)이 소실될 때까지, 반도체 기판(31), 제2 단결정 반도체층(33a∼33d) 및 지지체(36)의 열산화를 행함으로써, 후막 반도체 영역 R1의 제2 단결정 반도체층(33c) 아래 및 박막 반도체 영역 R2의 제2 단결정 반도체층(33d) 아래에 절연층(38)을 형성한다. 여기서, 후막 반도체 영역 R1의 제2 단결정 반도체층(33a, 33b)을 완전하게 열산화시킴으로써, 후막 반도체 영역 R1의 제2 단결정 반도체층(33c) 아래의 절연층(38)의 막 두께를 증대시킬 수 있다. 예를 들면, 제2 단결정 반도체층(33a, 33b)의 막 두께를 각각 45㎚로 설정하고, 제2 단결정 반도체층(33a, 33b)의 한 면이 50㎚로 되도록 산화 처리를 행함으로써, 제2 단결정 반도체층(33a, 33b)을 완전하게 열산화시킬 수 있어, 제2 단결정 반도체층(33a, 33b)의 양면에서 100㎚의 산화막을 각각 형성할 수 있다. 이 때문에, 제2 단결정 반도체층(33c)의 결정성이나 순도의 열화를 억제하면서, 후막 반도체 영역 R1의 절연층(38)의 파괴 내압이나 백 채널 임계값 내압을 확보하는 것이 가능하게 되어, 후막 반도체 영역 R1에 형성되는 전계 효과 트랜지스터의 고내압화를 도모할 수 있다.
또한, 제1 단결정 반도체층(32a∼32c) 및 제2 단결정 반도체층(33a, 33b)의 막 두께 및 층 수는, 제2 단결정 반도체층(33a, 33b)이 완전하게 열산화되었을 때에, 제2 단결정 반도체층(33a, 33b)의 막 두께 증가분이 공동부(37)에서 흡수되도록 설정할 수 있다. 이에 의해, 절연층(38) 상의 제2 단결정 반도체층(33c)의 결정성의 열화를 억제하면서, 후막 반도체 영역 R1의 제2 단결정 반도체층(33c)과 박 막 반도체 영역 R2의 제2 단결정 반도체층(33d)의 표면의 높이를 일치시키는 것이 가능하게 되어, 후막 반도체 영역 R1의 제2 단결정 반도체층(33c)과 박막 반도체 영역 R2의 제2 단결정 반도체층(33d) 사이의 표면의 평탄성을 향상시킬 수 있다.
예를 들면, 제1 단결정 반도체층(32a∼32d)의 막 두께 TA1∼TA4는 55㎚로 동일한 값으로 설정함과 함께, 제2 단결정 반도체층(33a, 33b)의 막 두께 TB1, TB2는 45㎚로 동일한 값으로 설정하며, 제2 단결정 반도체층(33a, 33b)의 한 면의 산화막 두께가 50㎚로 되도록 산화 처리를 행한 것으로 한다. 이 경우, 후막 반도체 영역 R1에서는, 제2 단결정 반도체층(33c) 아래의 절연층(38)의 막 두께는 300㎚로 하는 것이 가능하게 됨과 함께, 박막 반도체 영역 R2에서는, 제2 단결정 반도체층(33d) 아래의 절연층(38)의 막 두께는 100㎚로 하는 것이 가능하게 된다.
또한, 제2 단결정 반도체층(33c)의 막 두께 TB3을 345㎚, 제2 단결정 반도체층(33d)의 막 두께 TB4를 75㎚로 설정함으로써, 후막 반도체 영역 R1에서는, 절연층(38) 상의 제2 단결정 반도체층(33c)의 막 두께를 300㎚로 설정하는 것이 가능하게 됨과 함께, 박막 반도체 영역 R2에서는, 절연층(38) 상의 제2 단결정 반도체층(33d)의 막 두께를 30㎚로 설정하는 것이 가능하게 된다.
이와 같이, 제1 단결정 반도체층(32a∼32d) 및 제2 단결정 반도체층(33a∼33d)의 막 두께 및 층 수를 적절하게 조정함으로써, 표면의 평탄성을 확보하면서, 다양한 반도체층과 BOX층의 막 두께의 조합을 실현할 수 있다.
여기서, 박막 반도체 영역 R2에서는, 절연층(38) 상에 제2 단결정 반도체층 (33d)을 배치함으로써, 고속·저파워 반도체 소자의 실행 채널 길이가 0.1㎛ 이하일 때, 제2 단결정 반도체층(13d)의 막 두께를 50㎚ 이하로 하는 것이 가능하게 되어, 단채널 효과가 억제된 완전 공핍형 SOI 트랜지스터를 형성할 수 있다.
또한, 후막 반도체 영역 R1에서는, 절연층(38) 상에 제2 단결정 반도체층(33c)을 배치함으로써, 절연층(38) 상의 제2 단결정 반도체층(33c)의 막 두께를 증가시킬 수 있다. 이 때문에, 높은 접합 내압이나 대전류 용량을 확보하는 것을 가능하게 하면서, 부분 공핍형 SOI 트랜지스터를 형성할 수 있다.
도 23∼도 37은 본 발명의 제3 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 평면도 및 단면도이다.
도 23 및 도 24에서, 제1 단결정 반도체층(52a∼52c) 및 제2 단결정 반도체층(53a∼53c)을 반도체 기판(51) 상에 교대로 적층한다. 여기서, 제1 단결정 반도체층(52a∼52c)은, 반도체 기판(51) 및 제2 단결정 반도체층(53a∼53c)보다 에칭 시의 선택비가 큰 재질을 이용할 수 있다. 특히, 반도체 기판(51)이 Si인 경우, 제1 단결정 반도체층(52a∼52c)으로서 SiGe, 제2 단결정 반도체층(53a∼53c)으로서 Si를 이용하는 것이 바람직하다.
또한, 반도체 기판(51)에는, 후막 반도체 영역 R11 및 박막 반도체 영역 R12를 설치할 수 있다. 그리고, 후막 반도체 영역 R11에는, 부분 공핍형 전계 효과 트랜지스터를 형성하고, 박막 반도체 영역 R12에는, 완전 공핍형 전계 효과 트랜지스터를 형성할 수 있다.
그리고, 제2 단결정 반도체층(53c)의 열산화에 의해 제2 단결정 반도체층 (53c)의 표면에 희생 산화막(54)을 형성한다. 그리고, CVD 등의 방법에 의해, 희생 산화막(54) 상의 전면에 산화 방지막(55)을 형성한다. 그리고, 포토리소그래피 기술 및 에칭 기술을 이용하여, 희생 산화막(54) 및 산화 방지막(55)을 패터닝함으로써 박막 반도체 영역 R12의 희생 산화막(54) 및 산화 방지막(55)을 제거하여, 박막 반도체 영역 R12의 제2 단결정 반도체층(53c)을 노출시킨다.
그리고, 희생 산화막(54) 및 산화 방지막(55)을 마스크로 하여 에피택셜 성장을 행함으로써, 제1 단결정 반도체층(52d) 및 제2 단결정 반도체층(53d)을, 박막 반도체 영역 R12의 제2 단결정 반도체층(53c) 상에 선택적으로 형성한다. 여기서, 제1 단결정 반도체층(52d)은, 제2 단결정 반도체층(53d)보다 에칭 시의 선택비가 큰 재질을 이용할 수 있다. 특히, 반도체 기판(51)이 Si인 경우, 제1 단결정 반도체층(52d)으로서 SiGe, 제2 단결정 반도체층(53d)으로서 Si를 이용하는 것이 바람직하다.
다음으로, 도 25 및 도 26에 도시한 바와 같이, 후막 반도체 영역 R11의 희생 산화막(54) 및 산화 방지막(55)을 제거한다. 그리고, 포토리소그래피 기술 및 에칭 기술을 이용하여, 제1 단결정 반도체층(52a∼52d) 및 제2 단결정 반도체층(53a∼53d)을 패터닝함으로써, 반도체 기판(51)을 노출시키는 홈 M21을 소정의 방향을 따라 형성한다.
다음으로, 도 27 및 도 28에 도시한 바와 같이, 제1 단결정 반도체층(52a∼52d) 및 제2 단결정 반도체층(53a∼53d)의 측벽에 성막되며, 제2 단결정 반도체층(53a∼53d)을 반도체 기판(51) 상에서 지지하는 지지체(56)를 홈 M21 내에 형성한 다. 또한, 지지체(56)의 재질로서는, 예를 들면, Si, Ge, SiGe, SiC, SiSn, PbS, GaAs, InP, GaP, GaN 또는 ZnSe 등으로부터 선택할 수 있다. 특히, 반도체 기판(51) 및 제2 단결정 반도체층(53a∼53d)이 Si, 제1 단결정 반도체층(52a∼52d)이 SiGe인 경우, 지지체(56)의 재질로서 Si를 이용하는 것이 바람직하다.
다음으로, 도 29 및 도 30에 도시한 바와 같이, 포토리소그래피 기술 및 에칭 기술을 이용하여 제1 단결정 반도체층(52a∼52c), 제2 단결정 반도체층(53a∼53c) 및 지지체(56)를 패터닝함으로써, 반도체 기판(51)을 노출시키는 홈 M22를 홈 M21과 직교하는 방향을 따라 후막 반도체 영역 R11에 형성한다.
다음으로, 도 31 및 도 32에 도시한 바와 같이, 포토리소그래피 기술 및 에칭 기술을 이용하여 제1 단결정 반도체층(52d), 제2 단결정 반도체층(53d) 및 지지체(56)를 패터닝함으로써, 제2 단결정 반도체층(53c)을 노출시키는 홈 M13을 홈 M21과 직교하는 방향을 따라 박막 반도체 영역 R12에 형성한다.
다음으로, 도 33 및 도 34에 도시한 바와 같이, 홈 M22를 통해 에칭 가스 또는 에칭액을 제1 단결정 반도체층(52a∼52c)에 접촉시킴과 함께, 홈 M23을 통해 에칭 가스 또는 에칭액을 제1 단결정 반도체층(52d)에 접촉시킴으로써, 후막 반도체 영역 R11의 제1 단결정 반도체층(52a∼52c)을 에칭 제거함과 함께, 박막 반도체 영역 R12의 제1 단결정 반도체층(52d)을 에칭 제거한다. 그리고, 후막 반도체 영역 R11에서는, 반도체 기판(51)과 제2 단결정 반도체층(53a) 사이 및 제2 단결정 반도체층(53a∼53c) 사이에 공동부(57)를 형성함과 함께, 박막 반도체 영역 R12에서는, 제2 단결정 반도체층(53c, 53d) 사이에 공동부(57)를 형성한다.
여기서, 박막 반도체 영역 R12에서는, 제1 단결정 반도체층(52c) 상에 제2 단결정 반도체층(53c)이 남도록 홈 M23의 깊이를 설정함으로써, 박막 반도체 영역 R12의 제1 단결정 반도체층(52a∼52c)을 남긴 상태 그대로, 후막 반도체 영역 R11의 제1 단결정 반도체층(52a∼52c)을 제거할 수 있다. 이 때문에, 후막 반도체 영역 R11에서는, 제1 단결정 반도체층(52a∼52c) 사이의 제2 단결정 반도체층(53a, 53b)을 열산화하는 것이 가능하게 됨과 함께, 박막 반도체 영역 R12에서는, 제1 단결정 반도체층(52a∼52c) 사이의 제2 단결정 반도체층(53a, 53b)이 열산화되는 것을 방지하면서, 제2 단결정 반도체층(53b)보다 상층에 배치된 제2 단결정 반도체층(53d)을 열산화하는 것이 가능하게 된다. 이 결과, 제2 단결정 반도체층(53a∼53d)의 열산화에 의해 형성되는 절연층(58)의 높이를 후막 반도체 영역 R11과 박막 반도체 영역 R12에서 서로 다르게 하는 것이 가능하게 됨과 함께, 열산화되는 제2 단결정 반도체층(53a∼53d)의 층 수를 후막 반도체 영역 R11과 박막 반도체 영역 R12에서 서로 다르게 하는 것이 가능하게 된다. 따라서, 후막 반도체 영역 R11과 박막 반도체 영역 R12에서 최상층의 제2 단결정 반도체층(53c, 53d)의 막 두께를 서로 다르게 하는 것이 가능하게 됨과 함께, 최상층의 제2 단결정 반도체층(53c, 53d)의 바로 아래에 배치된 절연층(58)의 막 두께를 서로 다르게 할 수 있다.
다음으로, 도 35 및 도 36에 도시한 바와 같이, 후막 반도체 영역 R11의 제2 단결정 반도체층(53a, 53b)이 소실될 때까지, 반도체 기판(51), 제2 단결정 반도체층(53a∼53d) 및 지지체(56)의 열산화를 행함으로써, 후막 반도체 영역 R11의 제2 단결정 반도체층(53c) 아래 및 박막 반도체 영역 R12의 제2 단결정 반도체층(53d) 아래에 절연층(58)을 형성한다. 여기서, 후막 반도체 영역 R11의 제2 단결정 반도체층(53a, 53b)을 완전하게 열산화시킴으로써, 후막 반도체 영역 R11의 제2 단결정 반도체층(53c) 아래의 절연층(58)의 막 두께를 증대시킬 수 있다. 이 때문에, 제2 단결정 반도체층(53c)의 결정성이나 순도의 열화를 억제하면서, 후막 반도체 영역 R11의 절연층(58)의 파괴 내압이나 백 채널 임계값 내압을 확보하는 것이 가능하게 되어, 후막 반도체 영역 R11에 형성되는 전계 효과 트랜지스터의 고내압화를 도모할 수 있다.
또한, 제1 단결정 반도체층(52a∼52c) 및 제2 단결정 반도체층(53a, 53b)의 막 두께 및 층 수는, 제2 단결정 반도체층(53a, 53b)이 완전하게 열산화되었을 때에, 제2 단결정 반도체층(53a, 53b)의 막 두께 증가분이 공동부(57)의 간격보다 크게 되도록 설정할 수 있다. 이에 의해, 제2 단결정 반도체층(53c) 아래에 절연층(58)을 형성함으로써, 후막 반도체 영역 R11의 제2 단결정 반도체층(53c)을 들어 올리는 것이 가능하게 된다. 이 때문에, 후막 반도체 영역 R11의 제2 단결정 반도체층(53c)과 박막 반도체 영역 R12의 제2 단결정 반도체층(53d)의 표면의 높이를 일치시키는 것이 가능하게 되어, 후막 반도체 영역 R11의 제2 단결정 반도체층(53c)과 박막 반도체 영역 R12의 제2 단결정 반도체층(53d) 사이의 표면의 평탄성을 향상시킬 수 있다.
예를 들면, 제1 단결정 반도체층(52d)의 막 두께 TA4를 55㎚, 제2 단결정 반도체층(53d)의 막 두께 TB4를 75㎚로 설정함으로써, 도 37의 (a)에 도시한 바와 같 이, 박막 반도체 영역 R12에서는, 절연층(58) 상의 제2 단결정 반도체층(53d)의 막 두께를 30㎚로 설정하는 것이 가능하게 됨과 함께, 제2 단결정 반도체층(53d) 아래의 절연층(58) 상의 막 두께를 100㎚로 설정하는 것이 가능하게 된다. 여기서, 제2 단결정 반도체층(53d)의 표면의 높이는, 열산화 전의 반도체 기판(51)의 표면보다, (TA1+ TB1+TA2+TB2+TA3+TB3+85㎚)만큼 높게 할 수 있다.
한편, 후막 반도체 영역 R11에서는, 제2 단결정 반도체층(53a∼53c)의 열산화에 의한 막 두께 증가분은, 도 37의 (b)에 도시한 바와 같이, 반도체 기판(51)의 표면과 제2 단결정 반도체층(53a) 하면의 막 두께 증가분(55㎚)으로부터 제1 단결정 반도체층(52a)의 막 두께를 뺀 분(55㎚-TA1), 제2 단결정 반도체층(53a) 표면과 제2 단결정 반도체층(53b)의 하면의 막 두께 증가분(55㎚)으로부터 제1 단결정 반도체층(52b)의 막 두께를 뺀 분(55㎚-TA2), 제2 단결정 반도체층(53b) 표면과 제2 단결정 반도체층(53c) 하면의 막 두께 증가분(55㎚)으로부터 제1 단결정 반도체층(52c)의 막 두께를 뺀 분(55㎚-TA3), 제2 단결정 반도체층(53c) 표면 산화에 의한 반도체층의 막 두께 감소(-22.5㎚)의 합계이다.
이와 같이, 제1 단결정 반도체층(52a∼52d) 및 제2 단결정 반도체층(53a∼53d)의 막 두께 및 층 수를 적절하게 조정함으로써, 표면의 평탄성을 확보하면서, 다양한 반도체층과 BOX층의 막 두께의 조합을 실현할 수 있다.
본 발명에 따르면, 반도체층의 표면의 평탄성을 향상시키는 것을 가능하게 하면서, 절연층 및 반도체층의 쌍방의 막 두께를 각각 서로 다르게 하는 것이 가능한 반도체 기판, 반도체 장치, 반도체 기판의 제조 방법 및 반도체 장치의 제조 방법을 제공할 수 있다.

Claims (14)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 제1 반도체층보다 에칭 시의 선택비가 작은 제2 반도체층이 상기 제1 반도체 층 상에 적층된 적층 구조를 반도체 기재 상에 복수층 형성하는 공정과,
    상기 제1 반도체층 및 상기 제2 반도체층을 관통하여 상기 반도체 기재를 노출시키는 제1 홈을 형성하는 공정과,
    상기 반도체 기재 상에서 상기 제2 반도체층을 지지하는 지지체를 상기 제1 홈 내의 상기 제1 반도체층 및 제2 반도체층의 측벽에 형성하는 공정과,
    상기 지지체가 측벽에 형성된 상기 제1 반도체층의 적어도 일부를 상기 제2 반도체층으로부터 노출시키는 제2 홈을 형성하는 공정과,
    상기 제2 홈을 통해 상기 제1 반도체층을 선택적으로 에칭함으로써, 상기 제1 반도체층이 존재하고 있었던 위치에 공동부를 형성하는 공정과,
    상기 공동부를 통해 상기 제2 반도체층의 적어도 1층분을 완전하게 열산화함으로써, 최상층의 제2 반도체층 아래에 배치된 절연층을 형성하는 공정
    을 구비하는 것을 특징으로 하는 반도체 기판의 제조 방법.
  5. 제4항에 있어서,
    상기 제2 반도체층 및 상기 지지체는 단결정 Si, 상기 제1 반도체층은 단결정 SiGe인 것을 특징으로 하는 반도체 기판의 제조 방법.
  6. 제4항 또는 제5항에 있어서,
    상기 제1 홈 및 상기 제2 홈은 소자 분리 영역에 배치되어 있는 것을 특징으로 하는 반도체 기판의 제조 방법.
  7. 제4항 또는 제5항에 있어서,
    최상층의 제2 반도체층은, 하층의 제2 반도체층보다 막 두께가 두꺼운 것을 특징으로 하는 반도체 기판의 제조 방법.
  8. 제4항 또는 제5항에 있어서,
    상기 제2 반도체층의 열산화를 행하기 전에, 최상층의 제2 반도체층 상에 산화 방지막을 형성하는 공정을 더 구비하는 것을 특징으로 하는 반도체 기판의 제조 방법.
  9. 제4항 또는 제5항에 있어서,
    최상층의 제2 반도체층보다 하층의 모든 제2 반도체층을 완전하게 열산화하는 것을 특징으로 하는 반도체 기판의 제조 방법.
  10. 제4항 또는 제5항에 있어서,
    상기 제1 반도체층의 막 두께는, 그 바로 위의 제2 반도체층의 열산화에 의한 하방의 막 두께 증가분과, 그 바로 아래의 제2 반도체층의 열산화에 의한 상방의 막 두께 증가분의 합과 실질적으로 동일한 것을 특징으로 하는 반도체 기판의 제조 방법.
  11. 제4항 또는 제5항에 있어서,
    상기 제1 반도체층의 막 두께는, 그 바로 위의 제2 반도체층의 열산화에 의한 하방의 막 두께 증가분과, 그 바로 아래의 제2 반도체층의 열산화에 의한 상방의 막 두께 증가분의 합보다 작은 것을 특징으로 하는 반도체 기판의 제조 방법.
  12. 제4항 또는 제5항에 있어서,
    상기 제1 반도체층의 막 두께는, 그 바로 위의 제2 반도체층의 열산화에 의한 하방의 막 두께 증가분과, 그 바로 아래의 제2 반도체층의 열산화에 의한 상방의 막 두께 증가분의 합보다 큰 것을 특징으로 하는 반도체 기판의 제조 방법.
  13. 제1 반도체층보다 에칭 시의 선택비가 작은 제2 반도체층이 상기 제1 반도체층 상에 적층된 제1 적층 구조를 반도체 기판 상에 형성하는 공정과,
    최상층의 상기 제2 반도체층을 선택적으로 하프 에칭함으로써, 상기 제1 적층 구조의 일부의 영역에 단차를 형성하는 공정과,
    제3 반도체층보다 에칭 시의 선택비가 작은 제4 반도체층이 상기 제3 반도체층 상에 적층되고, 상기 제3 반도체층의 막 두께가 상기 제1 반도체층의 막 두께와 동일하게 되도록 설정된 제2 적층 구조를, 상기 제1 적층 구조의 단차 부분에 형성하는 공정과,
    상기 제1 반도체층으로부터 상기 제4 반도체층을 관통하여 상기 반도체 기판을 노출시키는 제1 홈을 형성하는 공정과,
    상기 반도체 기판 상에서 상기 제2 및 제4 반도체층을 지지하는 지지체를 상기 제1 홈 내의 상기 제1 반도체층으로부터 상기 제4 반도체층의 측벽에 형성하는 공정과,
    상기 제1 반도체층의 적어도 일부를 상기 제2 반도체층으로부터 노출시키는 제2 홈을, 상기 제1 홈에 의해 구분된 제1 영역에 형성하는 공정과,
    상기 제3 반도체층의 적어도 일부를 상기 제4 반도체층으로부터 노출시키는 제3 홈을, 상기 제1 홈에 의해 구분된 제2 영역에 형성하는 공정과,
    상기 제2 홈 및 제3 홈을 통해 상기 제1 및 제3 반도체층을 선택적으로 에칭함으로써, 상기 제2 및 제4 반도체층 아래에 공동부를 형성하는 공정과,
    상기 공동부를 통해 상기 제2 및 제4 반도체층의 열산화를 행함으로써, 상기 제2 및 제4 반도체층 아래에 배치된 절연층을 형성하는 공정과,
    서로 용도가 다른 반도체 소자를 상기 제2 및 제4 반도체층에 각각 형성하는 공정
    을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제1 반도체층보다 에칭 시의 선택비가 작은 제2 반도체층이 상기 제1 반도체층 상에 적층된 제1 적층 구조를 반도체 기판 상에 형성하는 공정과,
    제3 반도체층보다 에칭 시의 선택비가 작은 제4 반도체층이 상기 제3 반도체층 상에 적층되고, 상기 제3 반도체층의 막 두께가 상기 제1 반도체층의 막 두께보다 크게 되도록 설정된 제2 적층 구조를, 상기 제1 적층 구조의 일부의 영역에 형 성하는 공정과,
    상기 제1 반도체층으로부터 상기 제4 반도체층을 관통하여 상기 반도체 기판을 노출시키는 제1 홈을 형성하는 공정과,
    상기 반도체 기판 상에서 상기 제2 및 제4 반도체층을 지지하는 지지체를 상기 제1 홈 내의 상기 제1 반도체층으로부터 상기 제4 반도체층의 측벽에 형성하는 공정과,
    상기 제1 반도체층의 적어도 일부를 상기 제2 반도체층으로부터 노출시키는 제2 홈을, 상기 제1 홈에 의해 구분된 제1 영역에 형성하는 공정과,
    상기 제3 반도체층의 적어도 일부를 상기 제4 반도체층으로부터 노출시키는 제3 홈을, 상기 제1 홈에 의해 구분된 제2 영역에 형성하는 공정과,
    상기 제2 홈 및 제3 홈을 통해 상기 제1 및 제3 반도체층을 선택적으로 에칭함으로써, 상기 제2 및 제4 반도체층 아래에 공동부를 형성하는 공정과,
    상기 공동부를 통해 상기 제2 및 제4 반도체층의 열산화를 행함으로써, 상기 제2 및 제4 반도체층 아래에 배치된 절연층을 형성하는 공정과,
    서로 용도가 다른 반도체 소자를 상기 제2 및 제4 반도체층에 각각 형성하는 공정
    을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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