JP3334313B2 - 横形ｍｏｓ電界効果トランジスタ - Google Patents
横形ｍｏｓ電界効果トランジスタInfo
- Publication number
- JP3334313B2 JP3334313B2 JP01999394A JP1999394A JP3334313B2 JP 3334313 B2 JP3334313 B2 JP 3334313B2 JP 01999394 A JP01999394 A JP 01999394A JP 1999394 A JP1999394 A JP 1999394A JP 3334313 B2 JP3334313 B2 JP 3334313B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- offset gate
- drain
- effect transistor
- channel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000005669 field effect Effects 0.000 title claims description 55
- 239000012535 impurity Substances 0.000 claims description 59
- 239000004065 semiconductor Substances 0.000 claims description 36
- 239000000758 substrate Substances 0.000 claims description 24
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 18
- 229910052698 phosphorus Inorganic materials 0.000 claims description 18
- 239000011574 phosphorus Substances 0.000 claims description 18
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 16
- 229910052785 arsenic Inorganic materials 0.000 claims description 16
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 16
- 229910052796 boron Inorganic materials 0.000 claims description 16
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 13
- 239000010410 layer Substances 0.000 description 32
- 230000005684 electric field Effects 0.000 description 25
- 238000009826 distribution Methods 0.000 description 22
- 229910052814 silicon oxide Inorganic materials 0.000 description 15
- 230000015556 catabolic process Effects 0.000 description 12
- 238000004088 simulation Methods 0.000 description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 9
- 239000011229 interlayer Substances 0.000 description 9
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 6
- 229910052782 aluminium Inorganic materials 0.000 description 6
- 229910052802 copper Inorganic materials 0.000 description 6
- 239000010949 copper Substances 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 6
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- PBCFLUZVCVVTBY-UHFFFAOYSA-N tantalum pentoxide Inorganic materials O=[Ta](=O)O[Ta](=O)=O PBCFLUZVCVVTBY-UHFFFAOYSA-N 0.000 description 6
- 239000000463 material Substances 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 4
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 3
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 3
- 239000005380 borophosphosilicate glass Substances 0.000 description 3
- WUKWITHWXAAZEY-UHFFFAOYSA-L calcium difluoride Chemical compound [F-].[F-].[Ca+2] WUKWITHWXAAZEY-UHFFFAOYSA-L 0.000 description 3
- 229910001634 calcium fluoride Inorganic materials 0.000 description 3
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 description 3
- 229910003460 diamond Inorganic materials 0.000 description 3
- 239000010432 diamond Substances 0.000 description 3
- 229910052750 molybdenum Inorganic materials 0.000 description 3
- 239000011733 molybdenum Substances 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 239000005360 phosphosilicate glass Substances 0.000 description 2
- 241000353097 Molva molva Species 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
- H01L29/7824—Lateral DMOS transistors, i.e. LDMOS transistors with a substrate comprising an insulating layer, e.g. SOI-LDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
- H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
- H01L29/0873—Drain regions
- H01L29/0878—Impurity concentration or distribution
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Thin Film Transistor (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、ＳＯＩ（Silicon on I
nsulator）基板を用いた高耐圧および大電流で用いられ
る横形ＭＯＳ電界効果トランジスタに関する。
nsulator）基板を用いた高耐圧および大電流で用いられ
る横形ＭＯＳ電界効果トランジスタに関する。
【０００２】
【従来の技術】図７は、ＳＯＩ基板に形成された従来の
横形ＭＯＳ電界効果トランジスタの断面構造である。図
において１は基板、２は埋め込み絶縁層、３はソース領
域、４はドレイン領域、５はチャネル領域、６はオフセ
ットゲート領域、７はゲート絶縁膜、８はソース電極、
９はドレイン電極、１０はゲート電極、１１は層間絶縁
膜、１２はゲート配線である。１５は半導体活性層で、
ソース領域３、ドレイン領域４、チャネル領域５および
オフセットゲート領域６が形成される。基板１の材質は
単結晶シリコン、ポリシリコン、ダイヤモンドまたは窒
化アルミニウムで厚さは４００〜７００μｍ、埋め込み
絶縁層２は酸化シリコン、窒化シリコン、ＳｉＯＮ、フ
ッ化カルシウム、アルミナまたは５酸化タンタルで厚さ
は０．０５〜４μｍ、ゲート絶縁膜７は酸化シリコン、
ＳｉＯＮまたは５酸化タンタルで厚さは３０〜１００ｎ
ｍ、ソース電極８ならびにドレイン電極９はアルミニウ
ムまたは銅で厚さは０．５〜２μｍ、ゲート電極１０は
ポリシリコンまたはモリブデンで厚さは０．５μｍ程
度、層間絶縁膜１１は酸化シリコン、ＰＳＧ、ＢＰＳＧ
または窒化シリコンで厚さは１μｍ程度、ゲート配線１
２はアルミニウムまたは銅で厚さは０．５〜２μｍ、半
導体活性層１５は単結晶シリコンで厚さは０．１〜１μ
ｍで望ましくは０．３μｍ以下である。
横形ＭＯＳ電界効果トランジスタの断面構造である。図
において１は基板、２は埋め込み絶縁層、３はソース領
域、４はドレイン領域、５はチャネル領域、６はオフセ
ットゲート領域、７はゲート絶縁膜、８はソース電極、
９はドレイン電極、１０はゲート電極、１１は層間絶縁
膜、１２はゲート配線である。１５は半導体活性層で、
ソース領域３、ドレイン領域４、チャネル領域５および
オフセットゲート領域６が形成される。基板１の材質は
単結晶シリコン、ポリシリコン、ダイヤモンドまたは窒
化アルミニウムで厚さは４００〜７００μｍ、埋め込み
絶縁層２は酸化シリコン、窒化シリコン、ＳｉＯＮ、フ
ッ化カルシウム、アルミナまたは５酸化タンタルで厚さ
は０．０５〜４μｍ、ゲート絶縁膜７は酸化シリコン、
ＳｉＯＮまたは５酸化タンタルで厚さは３０〜１００ｎ
ｍ、ソース電極８ならびにドレイン電極９はアルミニウ
ムまたは銅で厚さは０．５〜２μｍ、ゲート電極１０は
ポリシリコンまたはモリブデンで厚さは０．５μｍ程
度、層間絶縁膜１１は酸化シリコン、ＰＳＧ、ＢＰＳＧ
または窒化シリコンで厚さは１μｍ程度、ゲート配線１
２はアルミニウムまたは銅で厚さは０．５〜２μｍ、半
導体活性層１５は単結晶シリコンで厚さは０．１〜１μ
ｍで望ましくは０．３μｍ以下である。
【０００３】図７に示した従来の横形ＭＯＳ電界効果ト
ランジスタにおいて高いドレイン耐圧を得るためには、
オフセットゲート領域６の長さを延ばす必要がある。オ
フセットゲート領域６を延ばすことによって、ドレイン
耐圧は埋め込み絶縁層２の厚さで決まる最大ドレイン耐
圧まで、オフセットゲート領域長にほぼ比例して増加す
る。例えば、基板１が単結晶シリコン、埋め込み絶縁層
２が酸化シリコン、半導体活性層１５が単結晶シリコン
の場合、半導体活性層１５の厚さが０．１μｍの時、理
想的には最大ドレイン耐圧は埋め込み酸化膜厚１．２μ
ｍで５００Ｖ程度、１．６μｍで７００Ｖ程度となり、
また、同じ条件において、理想的にはドレイン耐圧はオ
フセットゲート領域長１０μｍで２００Ｖ程度、３０μ
ｍで６００Ｖとなる。（参考文献 S. Merchant et a
l., "Dependence of breakdown voltage on drift leng
th and buried oxide thickness in SOI RESURF LDMOS
transistors," in Proccedings of the 5th lnternatio
nal Symposium on Power Semiconductor Devices and I
Cs. 1993. pp.124-128. ）オフセットゲート領域６を延
ばすことによって高いドレイン耐圧が得られる一方、オ
ン抵抗はオフセットゲート領域長にほぼ比例して増加
し、埋め込み絶縁層２を介したオフセットゲート領域６
と基板１間の寄生容量もオフセットゲート領域長に比例
して増加する。高いドレイン耐圧とともに、オン抵抗な
らびに寄生容量を低減して横形ＭＯＳ電界効果トランジ
スタの高性能化を達成するためには、短いオフセットゲ
ート領域長で高いドレイン耐圧を実現する必要がある。
ランジスタにおいて高いドレイン耐圧を得るためには、
オフセットゲート領域６の長さを延ばす必要がある。オ
フセットゲート領域６を延ばすことによって、ドレイン
耐圧は埋め込み絶縁層２の厚さで決まる最大ドレイン耐
圧まで、オフセットゲート領域長にほぼ比例して増加す
る。例えば、基板１が単結晶シリコン、埋め込み絶縁層
２が酸化シリコン、半導体活性層１５が単結晶シリコン
の場合、半導体活性層１５の厚さが０．１μｍの時、理
想的には最大ドレイン耐圧は埋め込み酸化膜厚１．２μ
ｍで５００Ｖ程度、１．６μｍで７００Ｖ程度となり、
また、同じ条件において、理想的にはドレイン耐圧はオ
フセットゲート領域長１０μｍで２００Ｖ程度、３０μ
ｍで６００Ｖとなる。（参考文献 S. Merchant et a
l., "Dependence of breakdown voltage on drift leng
th and buried oxide thickness in SOI RESURF LDMOS
transistors," in Proccedings of the 5th lnternatio
nal Symposium on Power Semiconductor Devices and I
Cs. 1993. pp.124-128. ）オフセットゲート領域６を延
ばすことによって高いドレイン耐圧が得られる一方、オ
ン抵抗はオフセットゲート領域長にほぼ比例して増加
し、埋め込み絶縁層２を介したオフセットゲート領域６
と基板１間の寄生容量もオフセットゲート領域長に比例
して増加する。高いドレイン耐圧とともに、オン抵抗な
らびに寄生容量を低減して横形ＭＯＳ電界効果トランジ
スタの高性能化を達成するためには、短いオフセットゲ
ート領域長で高いドレイン耐圧を実現する必要がある。
【０００４】図８ならびに図９は、図７に示したＳＯＩ
基板に形成された従来の横形ＭＯＳ電界効果トランジス
タのオフ状態における電位分布、ならびに半導体活性層
１５のゲート絶縁膜７および層間絶縁膜１１に接した面
の横方向電界分布のシミュレーション結果の一例であ
る。ドレイン耐圧として１５０Ｖ程度を想定し、オフセ
ットゲート領域６の長さは１５μｍ、オフセットゲート
領域６の不純物濃度は３．９×１０16ｃｍ-3とした。ド
レイン電極９に印加した電圧は１５０Ｖである。従来の
横形ＭＯＳ電界効果トランジスタでは、図８の電位分布
に見られるようにオフセットゲート領域６のチャネル領
域５側ならびにドレイン領域４側に等電位線が集中して
おり、図９のようにオフセットゲート領域６のチャネル
領域５側とドレイン領域４側の端に電界のピークが現
れ、ドレイン耐圧の高耐圧化を妨げる。この例の場合、
シミュレーションにより得られたドレイン耐圧は１４０
Ｖである。
基板に形成された従来の横形ＭＯＳ電界効果トランジス
タのオフ状態における電位分布、ならびに半導体活性層
１５のゲート絶縁膜７および層間絶縁膜１１に接した面
の横方向電界分布のシミュレーション結果の一例であ
る。ドレイン耐圧として１５０Ｖ程度を想定し、オフセ
ットゲート領域６の長さは１５μｍ、オフセットゲート
領域６の不純物濃度は３．９×１０16ｃｍ-3とした。ド
レイン電極９に印加した電圧は１５０Ｖである。従来の
横形ＭＯＳ電界効果トランジスタでは、図８の電位分布
に見られるようにオフセットゲート領域６のチャネル領
域５側ならびにドレイン領域４側に等電位線が集中して
おり、図９のようにオフセットゲート領域６のチャネル
領域５側とドレイン領域４側の端に電界のピークが現
れ、ドレイン耐圧の高耐圧化を妨げる。この例の場合、
シミュレーションにより得られたドレイン耐圧は１４０
Ｖである。
【０００５】
【発明が解決しようとする課題】ＳＯＩ基板に形成され
た従来の横形ＭＯＳ電界効果トランジスタでは、オフセ
ットゲート領域６のチャネル領域５側ならびにドレイン
領域４側における電界のピークの発生がドレイン耐圧の
高耐圧化を妨げ、所要のドレイン耐圧を得るためにオフ
セットゲート領域長を必要以上に延ばす必要があり、オ
ン抵抗ならびに寄生容量の低減が困難である。本発明
は、半導体活性層がサブミクロン以下の薄層ＳＯＩ基板
を用いる横形ＭＯＳ電界効果トランジスタにおいて、オ
フセットゲート領域６のチャネル領域５側ならびにドレ
イン領域４側における電界のピークを抑制してオフセッ
トゲート領域６における電界を均一化し、短いオフセッ
トゲート領域長で所要のドレイン耐圧を実現することに
よって、低オン抵抗ならびに低寄生容量の横形ＭＯＳ電
界効果トランジスタを提供することを目的とする。短い
オフセットゲート領域長で所要のドレイン耐圧を実現し
て低オン抵抗化が図れれば、単位チップ面積あたりのオ
ン抵抗を低減でき、所要のオン抵抗を小さいチップ面積
で実現することも可能となり、歩留まりの向上、チップ
コストの低減が図れる。
た従来の横形ＭＯＳ電界効果トランジスタでは、オフセ
ットゲート領域６のチャネル領域５側ならびにドレイン
領域４側における電界のピークの発生がドレイン耐圧の
高耐圧化を妨げ、所要のドレイン耐圧を得るためにオフ
セットゲート領域長を必要以上に延ばす必要があり、オ
ン抵抗ならびに寄生容量の低減が困難である。本発明
は、半導体活性層がサブミクロン以下の薄層ＳＯＩ基板
を用いる横形ＭＯＳ電界効果トランジスタにおいて、オ
フセットゲート領域６のチャネル領域５側ならびにドレ
イン領域４側における電界のピークを抑制してオフセッ
トゲート領域６における電界を均一化し、短いオフセッ
トゲート領域長で所要のドレイン耐圧を実現することに
よって、低オン抵抗ならびに低寄生容量の横形ＭＯＳ電
界効果トランジスタを提供することを目的とする。短い
オフセットゲート領域長で所要のドレイン耐圧を実現し
て低オン抵抗化が図れれば、単位チップ面積あたりのオ
ン抵抗を低減でき、所要のオン抵抗を小さいチップ面積
で実現することも可能となり、歩留まりの向上、チップ
コストの低減が図れる。
【０００６】
【課題を解決するための手段】本発明による横形ＭＯＳ
電界効果トランジスタは、超微細加工を必要としないマ
スクを用いたイオン注入技術による数回の不純物導入に
より、オフセットゲート領域の不純物濃度がチャネル側
からドレイン側に向かって段階的に増加する構成を有す
る。段階的に変化する不純物濃度の増加の割合は１０％
から１０倍以下であり、数桁に及ぶ変化ではない。
電界効果トランジスタは、超微細加工を必要としないマ
スクを用いたイオン注入技術による数回の不純物導入に
より、オフセットゲート領域の不純物濃度がチャネル側
からドレイン側に向かって段階的に増加する構成を有す
る。段階的に変化する不純物濃度の増加の割合は１０％
から１０倍以下であり、数桁に及ぶ変化ではない。
【０００７】
【作用】本発明による横形ＭＯＳ電界効果トランジスタ
では、オフセットゲート領域の不純物濃度がチャネル領
域側からドレイン領域側に向けて段階的に増加する構成
を有するため、ドレイン電圧を印加した状態において、
オフセットゲート領域のチャネル領域側ならびにドレイ
ン領域側の電界のピークが抑制され、オフセットゲート
領域内の電界分布が均一化されて短いオフセットゲート
領域長でも高いドレイン耐圧を得ることができる。ドレ
イン電圧を増加していく時に電界のピークが最初に生じ
るオフセットゲート領域のチャネル領域側の不純物濃度
をドレイン側よりも低くすることにより、オフセットゲ
ート領域のチャネル側での空乏層の延びが大きくなり、
オフセットゲート領域のドレイン側にもうひとつの電界
のピークが発生するまで、オフセットゲート領域のチャ
ネル側の電界のピークが半導体活性層の材料で決まる臨
界電界強度を越えないようになり、高耐圧化が可能とな
る。
では、オフセットゲート領域の不純物濃度がチャネル領
域側からドレイン領域側に向けて段階的に増加する構成
を有するため、ドレイン電圧を印加した状態において、
オフセットゲート領域のチャネル領域側ならびにドレイ
ン領域側の電界のピークが抑制され、オフセットゲート
領域内の電界分布が均一化されて短いオフセットゲート
領域長でも高いドレイン耐圧を得ることができる。ドレ
イン電圧を増加していく時に電界のピークが最初に生じ
るオフセットゲート領域のチャネル領域側の不純物濃度
をドレイン側よりも低くすることにより、オフセットゲ
ート領域のチャネル側での空乏層の延びが大きくなり、
オフセットゲート領域のドレイン側にもうひとつの電界
のピークが発生するまで、オフセットゲート領域のチャ
ネル側の電界のピークが半導体活性層の材料で決まる臨
界電界強度を越えないようになり、高耐圧化が可能とな
る。
【０００８】
【実施例】次に本発明の実施例について説明する。図１
は、本発明の第１の実施例を示し、ＳＯＩ基板に形成さ
れた本発明による横形ＭＯＳ電界効果トランジスタの断
面図である。図において１は基板、２は埋め込み絶縁
層、３はソース領域、４はドレイン領域、５はチャネル
領域、６はオフセットゲート領域、７はゲート絶縁膜、
８はソース電極、９はドレイン電極、１０はゲート電
極、１１は層間絶縁膜、１２はゲート配線である。１５
は半導体活性層で、ソース領域３、ドレイン領域４、チ
ャネル領域５およびオフセットゲート領域６が形成され
る。オフセットゲート領域６はオフセットゲート領域チ
ャネル側６ａとオフセットゲート領域ドレイン側６ｂの
異なる不純物濃度の２つの領域で構成され、６ｂは６ａ
よりも数１０％から数倍高い不純物濃度を持つ。オフセ
ットゲート領域６は、超微細加工技術を必要とせず、例
えば通常のフォトワークによるレジストマスクを用いた
２回のイオン注入による不純物導入で容易に形成され
る。まず、オフセットゲート領域６の全体にオフセット
ゲート領域チャネル側６ａの不純物濃度の設定に必要な
不純物をイオン注入し、次にオフセットゲート領域チャ
ネル側６ａの半導体活性層１５の表面をレジストマスク
で覆い、オフセットゲート領域ドレイン側６ｂにオフセ
ットゲート領域ドレイン側６ｂの不純物濃度とオフセッ
トゲート領域チャネル側６ａの不純物濃度との差分だけ
不純物をイオン注入することによって、２段階に不純物
濃度が変化するオフセットゲート領域６が形成できる。
基板１の材質は単結晶シリコン、ポリシリコン、ダイヤ
モンドまたは窒化アルミニウムで厚さは４００〜７００
μｍ、埋め込み絶縁層２は酸化シリコン、窒化シリコ
ン、ＳｉＯＮ、フッ化カルシウム、アルミナまたは５酸
化タンタルで厚さは０．０５〜４μｍ、ゲート絶縁膜７
は酸化シリコン、ＳｉＯＮまたは５酸化タンタルで厚さ
は３０〜１００ｎｍ、ソース電極８ならびにドレイン電
極９はアルミニウムまたは銅で厚さは０．５〜２μｍ、
ゲート電極１０はポリシリコンまたはモリブデンで厚さ
は０．５μｍ程度、層間絶縁膜１１は酸化シリコン、Ｐ
ＳＧ、ＢＰＳＧまたは窒化シリコンで厚さは１μｍ程
度、ゲート配線１２はアルミニウムまたは銅で厚さは
０．５〜２μｍ、半導体活性層１５は単結晶シリコンで
厚さは０．１〜１μｍで望ましくは０．３μｍ以下であ
る。イオン注入前のオフセットゲート領域６は、半導体
活性層１５の材料である単結晶シリコンにボロン、リン
または砒素がドープされており、イオン注入で用いられ
る不純物は、ボロン、リンまたは砒素である。ボロンは
オフセットゲート領域がｐ形の場合に用いられ、リンお
よび砒素はｎ形の場合に用いられる。ｎ形の不純物の内
砒素は、リンよりも拡散深さを浅くする場合に用いる。
は、本発明の第１の実施例を示し、ＳＯＩ基板に形成さ
れた本発明による横形ＭＯＳ電界効果トランジスタの断
面図である。図において１は基板、２は埋め込み絶縁
層、３はソース領域、４はドレイン領域、５はチャネル
領域、６はオフセットゲート領域、７はゲート絶縁膜、
８はソース電極、９はドレイン電極、１０はゲート電
極、１１は層間絶縁膜、１２はゲート配線である。１５
は半導体活性層で、ソース領域３、ドレイン領域４、チ
ャネル領域５およびオフセットゲート領域６が形成され
る。オフセットゲート領域６はオフセットゲート領域チ
ャネル側６ａとオフセットゲート領域ドレイン側６ｂの
異なる不純物濃度の２つの領域で構成され、６ｂは６ａ
よりも数１０％から数倍高い不純物濃度を持つ。オフセ
ットゲート領域６は、超微細加工技術を必要とせず、例
えば通常のフォトワークによるレジストマスクを用いた
２回のイオン注入による不純物導入で容易に形成され
る。まず、オフセットゲート領域６の全体にオフセット
ゲート領域チャネル側６ａの不純物濃度の設定に必要な
不純物をイオン注入し、次にオフセットゲート領域チャ
ネル側６ａの半導体活性層１５の表面をレジストマスク
で覆い、オフセットゲート領域ドレイン側６ｂにオフセ
ットゲート領域ドレイン側６ｂの不純物濃度とオフセッ
トゲート領域チャネル側６ａの不純物濃度との差分だけ
不純物をイオン注入することによって、２段階に不純物
濃度が変化するオフセットゲート領域６が形成できる。
基板１の材質は単結晶シリコン、ポリシリコン、ダイヤ
モンドまたは窒化アルミニウムで厚さは４００〜７００
μｍ、埋め込み絶縁層２は酸化シリコン、窒化シリコ
ン、ＳｉＯＮ、フッ化カルシウム、アルミナまたは５酸
化タンタルで厚さは０．０５〜４μｍ、ゲート絶縁膜７
は酸化シリコン、ＳｉＯＮまたは５酸化タンタルで厚さ
は３０〜１００ｎｍ、ソース電極８ならびにドレイン電
極９はアルミニウムまたは銅で厚さは０．５〜２μｍ、
ゲート電極１０はポリシリコンまたはモリブデンで厚さ
は０．５μｍ程度、層間絶縁膜１１は酸化シリコン、Ｐ
ＳＧ、ＢＰＳＧまたは窒化シリコンで厚さは１μｍ程
度、ゲート配線１２はアルミニウムまたは銅で厚さは
０．５〜２μｍ、半導体活性層１５は単結晶シリコンで
厚さは０．１〜１μｍで望ましくは０．３μｍ以下であ
る。イオン注入前のオフセットゲート領域６は、半導体
活性層１５の材料である単結晶シリコンにボロン、リン
または砒素がドープされており、イオン注入で用いられ
る不純物は、ボロン、リンまたは砒素である。ボロンは
オフセットゲート領域がｐ形の場合に用いられ、リンお
よび砒素はｎ形の場合に用いられる。ｎ形の不純物の内
砒素は、リンよりも拡散深さを浅くする場合に用いる。
【０００９】図２ならびに図３は、図１に示した本発明
の第１の実施例の横形ＭＯＳ電界効果トランジスタのオ
フ状態における電位分布、ならびに半導体活性層１５の
ゲート絶縁膜７および層間絶縁膜１１に接した面の横方
向電界分布のシミュレーション結果の一例である。オフ
セットゲート領域６の長さが１５μｍ、オフセットゲー
ト領域チャネル側６ａの不純物濃度が２．３×１０16ｃ
ｍ-3、オフセットゲート領域ドレイン側６ｂの不純物濃
度が６．３×１０16ｃｍ-3で、ドレイン電圧は２００Ｖ
である。オフセットゲート領域形成前はボロンがドープ
されたｐ形で、オフセットゲート領域の形成ではリンを
ドープしてｎ形にしたものが用いられている。本発明に
よる第１の実施例の横形ＭＯＳ電界効果トランジスタで
は、図２の電位分布に見られるようにオフセットゲート
領域６における等電位線が、図８に示す従来の横形ＭＯ
Ｓ電界効果トランジスタの場合よりも均等に配置されて
おり、図３の電界分布のようにオフセットゲート領域６
のチャネル領域５側とドレイン領域４側の端における電
界のピークが、図９に示す従来の横形ＭＯＳ電界効果ト
ランジスタの場合よりも低く抑えられる。したがって、
本発明による第１の実施例の横形ＭＯＳ電界効果トラン
ジスタでは、オフセットゲート領域６の電界分布をほぼ
均一にすることが可能で、シミュレーションによれば、
この例の場合のドレイン耐圧は１８５Ｖとなり、同じオ
フセットゲート領域長の従来の横形ＭＯＳ電界効果トラ
ンジスタに対して３０％程度高くできる。
の第１の実施例の横形ＭＯＳ電界効果トランジスタのオ
フ状態における電位分布、ならびに半導体活性層１５の
ゲート絶縁膜７および層間絶縁膜１１に接した面の横方
向電界分布のシミュレーション結果の一例である。オフ
セットゲート領域６の長さが１５μｍ、オフセットゲー
ト領域チャネル側６ａの不純物濃度が２．３×１０16ｃ
ｍ-3、オフセットゲート領域ドレイン側６ｂの不純物濃
度が６．３×１０16ｃｍ-3で、ドレイン電圧は２００Ｖ
である。オフセットゲート領域形成前はボロンがドープ
されたｐ形で、オフセットゲート領域の形成ではリンを
ドープしてｎ形にしたものが用いられている。本発明に
よる第１の実施例の横形ＭＯＳ電界効果トランジスタで
は、図２の電位分布に見られるようにオフセットゲート
領域６における等電位線が、図８に示す従来の横形ＭＯ
Ｓ電界効果トランジスタの場合よりも均等に配置されて
おり、図３の電界分布のようにオフセットゲート領域６
のチャネル領域５側とドレイン領域４側の端における電
界のピークが、図９に示す従来の横形ＭＯＳ電界効果ト
ランジスタの場合よりも低く抑えられる。したがって、
本発明による第１の実施例の横形ＭＯＳ電界効果トラン
ジスタでは、オフセットゲート領域６の電界分布をほぼ
均一にすることが可能で、シミュレーションによれば、
この例の場合のドレイン耐圧は１８５Ｖとなり、同じオ
フセットゲート領域長の従来の横形ＭＯＳ電界効果トラ
ンジスタに対して３０％程度高くできる。
【００１０】図４は、本発明の第２の実施例を示し、Ｓ
ＯＩ基板に形成された本発明による横形ＭＯＳ電界効果
トランジスタの断面図である。図において１は基板、２
は埋め込み絶縁層、３はソース領域、４はドレイン領
域、５はチャネル領域、６はオフセットゲート領域、７
はゲート絶縁膜、８はソース電極、９はドレイン電極、
１０はゲート電極、１１は層間絶縁膜、１２はゲート配
線である。１５は半導体活性層で、ソース領域３、ドレ
イン領域４、チャネル領域５およびオフセットゲート領
域６が形成される。オフセットゲート領域６はオフセッ
トゲート領域チャネル側６ａ、オフセットゲート領域中
央６ｂ、オフセットゲート領域ドレイン側６ｃの異なる
不純物濃度の３つの領域で構成され、６ａ，６ｂ，６ｃ
の順に高い不純物濃度を持ち、６ｃは６ｂの数１０％か
ら数倍高い不純物濃度、６ｂは６ａの数１０％から数倍
高い不純物濃度である。オフセットゲート領域６は、超
微細加工技術を必要とせず、例えば通常のフォトワーク
によるレジストマスクを用いた３回の不純物導入で容易
に形成される。まず、オフセットゲート領域６の全体に
オフセットゲート領域チャネル側６ａの不純物濃度の設
定に必要な不純物をイオン注入し、次にオフセットゲー
ト領域チャネル側６ａの半導体活性層１５の表面をレジ
ストマスクで覆い、オフセットゲート領域中央６ｂとオ
フセットゲート領域ドレイン側６ｃにオフセットゲート
領域中央６ｂの不純物濃度とオフセットゲート領域チャ
ネル側６ａの不純物濃度との差分だけ不純物をイオン注
入し、さらにオフセットゲート領域チャネル側６ａとオ
フセットゲート領域中央６ｂの半導体活性層１５の表面
をレジストマスクで覆い、オフセットゲート領域ドレイ
ン側６ｃにオフセットゲート領域ドレイン側６ｃの不純
物濃度とオフセットゲート領域中央６ｂの不純物濃度と
の差分だけ不純物をイオン注入することによって、３段
階に不純物濃度が変化するオフセットゲート領域６が形
成できる。基板１の材質は単結晶シリコン、ポリシリコ
ン、ダイヤモンドまたは窒化アルミニウムで厚さは４０
０〜７００μｍ、埋め込み絶縁層２は酸化シリコン、窒
化シリコン、ＳｉＯＮ、フッ化カルシウム、アルミナま
たは５酸化タンタルで厚さは０．０５〜４μｍ、ゲート
絶縁膜７は酸化シリコン、ＳｉＯＮまたは５酸化タンタ
ルで厚さは３０〜１００ｎｍ、ソース電極８ならびにド
レイン電極９はアルミニウムまたは銅で厚さは０．５〜
２μｍ、ゲート電極１０はポリシリコンまたはモリブデ
ンで厚さは０．５μｍ程度、層間絶縁膜１１は酸化シリ
コン、ＰＳＧ、ＢＰＳＧまたは窒化シリコンで厚さは１
μｍ程度、ゲート配線１２はアルミニウムまたは銅で厚
さは０．５〜２μｍ、半導体活性層１５は単結晶シリコ
ンで厚さは０．１〜１μｍで望ましくは０．３μｍ以下
である。イオン注入前のオフセットゲート領域６は、半
導体活性層１５の材料である単結晶シリコンにボロン、
リンまたは砒素がドープされており、イオン注入で用い
られる不純物は、ボロン、リンまたは砒素である。ボロ
ンはオフセットゲート領域がｐ形の場合に用いられ、リ
ンおよび砒素はｎ形の場合に用いられる。ｎ形の不純物
の内砒素は、リンよりも拡散深さを浅くする場合に用い
る。
ＯＩ基板に形成された本発明による横形ＭＯＳ電界効果
トランジスタの断面図である。図において１は基板、２
は埋め込み絶縁層、３はソース領域、４はドレイン領
域、５はチャネル領域、６はオフセットゲート領域、７
はゲート絶縁膜、８はソース電極、９はドレイン電極、
１０はゲート電極、１１は層間絶縁膜、１２はゲート配
線である。１５は半導体活性層で、ソース領域３、ドレ
イン領域４、チャネル領域５およびオフセットゲート領
域６が形成される。オフセットゲート領域６はオフセッ
トゲート領域チャネル側６ａ、オフセットゲート領域中
央６ｂ、オフセットゲート領域ドレイン側６ｃの異なる
不純物濃度の３つの領域で構成され、６ａ，６ｂ，６ｃ
の順に高い不純物濃度を持ち、６ｃは６ｂの数１０％か
ら数倍高い不純物濃度、６ｂは６ａの数１０％から数倍
高い不純物濃度である。オフセットゲート領域６は、超
微細加工技術を必要とせず、例えば通常のフォトワーク
によるレジストマスクを用いた３回の不純物導入で容易
に形成される。まず、オフセットゲート領域６の全体に
オフセットゲート領域チャネル側６ａの不純物濃度の設
定に必要な不純物をイオン注入し、次にオフセットゲー
ト領域チャネル側６ａの半導体活性層１５の表面をレジ
ストマスクで覆い、オフセットゲート領域中央６ｂとオ
フセットゲート領域ドレイン側６ｃにオフセットゲート
領域中央６ｂの不純物濃度とオフセットゲート領域チャ
ネル側６ａの不純物濃度との差分だけ不純物をイオン注
入し、さらにオフセットゲート領域チャネル側６ａとオ
フセットゲート領域中央６ｂの半導体活性層１５の表面
をレジストマスクで覆い、オフセットゲート領域ドレイ
ン側６ｃにオフセットゲート領域ドレイン側６ｃの不純
物濃度とオフセットゲート領域中央６ｂの不純物濃度と
の差分だけ不純物をイオン注入することによって、３段
階に不純物濃度が変化するオフセットゲート領域６が形
成できる。基板１の材質は単結晶シリコン、ポリシリコ
ン、ダイヤモンドまたは窒化アルミニウムで厚さは４０
０〜７００μｍ、埋め込み絶縁層２は酸化シリコン、窒
化シリコン、ＳｉＯＮ、フッ化カルシウム、アルミナま
たは５酸化タンタルで厚さは０．０５〜４μｍ、ゲート
絶縁膜７は酸化シリコン、ＳｉＯＮまたは５酸化タンタ
ルで厚さは３０〜１００ｎｍ、ソース電極８ならびにド
レイン電極９はアルミニウムまたは銅で厚さは０．５〜
２μｍ、ゲート電極１０はポリシリコンまたはモリブデ
ンで厚さは０．５μｍ程度、層間絶縁膜１１は酸化シリ
コン、ＰＳＧ、ＢＰＳＧまたは窒化シリコンで厚さは１
μｍ程度、ゲート配線１２はアルミニウムまたは銅で厚
さは０．５〜２μｍ、半導体活性層１５は単結晶シリコ
ンで厚さは０．１〜１μｍで望ましくは０．３μｍ以下
である。イオン注入前のオフセットゲート領域６は、半
導体活性層１５の材料である単結晶シリコンにボロン、
リンまたは砒素がドープされており、イオン注入で用い
られる不純物は、ボロン、リンまたは砒素である。ボロ
ンはオフセットゲート領域がｐ形の場合に用いられ、リ
ンおよび砒素はｎ形の場合に用いられる。ｎ形の不純物
の内砒素は、リンよりも拡散深さを浅くする場合に用い
る。
【００１１】図５ならびに図６は、図４に示した本発明
の第２の実施例の横形ＭＯＳ電界効果トランジスタのオ
フ状態における電位分布、ならびに半導体活性層１５の
ゲート絶縁膜７および層間絶縁膜１１に接した面の横方
向電界分布のシミュレーション結果である。オフセット
ゲート領域６の長さが１５μｍ、オフセットゲート領域
チャネル側６ａの不純物濃度が１．６×１０１６ｃｍ
−３、オフセットゲート領域中央６ｂの不純物濃度が
４．３×１０１６ｃｍ−３、オフセットゲート領域ドレ
イン側６ｃの不純物濃度が６．３×１０１６ｃｍ
−３で、ドレイン電圧は２００Ｖである。オフセットゲ
ート領域形成前はボロンがドープされたｐ形で、オフセ
ットゲート領域の形成ではリンをドープしてｎ形にした
ものが用いられている。本発明による第２の実施例の横
形ＭＯＳ電界効果トランジスタでは、図５の電位分布に
見られるようにオフセットゲート領域６における等電位
線が、図８に示す従来の横形ＭＯＳ電界効果トランジス
タの場合よりも均等に配置されており、図６の電界分布
のようにオフセットゲート領域６のチャネル領域５側と
ドレイン領域４側の端における電界のピークが、図９に
示す従来の横形ＭＯＳ電界効果トランジスタの場合より
も低く抑えられる。したがって、本発明による第２の実
施例の横形ＭＯＳ電界効果トランジスタでは、オフセッ
トゲート領域６の電界分布をほぼ均一にすることが可能
で、シミュレーションによれば、この例の場合のドレイ
ン耐圧は２００Ｖとなり、同じオフセットゲート領域長
の従来の横形ＭＯＳ電界効果トランジスタに対して４０
％程度高くできる。上記の説明ではオフセットゲート領
域を２または３に分割した例について説明したが、この
外に４または５に分割して形成することも可能である。
ただし６以上に分割することは製造上やや煩瑣となり、
実用上好ましくない。なお、オフセットゲート領域を分
割した場合、不純物濃度の増加の割合は、ドレイン側領
域の不純物濃度は、チャネル側領域の不純物濃度に対し
て１０％以上１０倍以下であり、２以上５以下が好まし
い。１０％未満ではオフセットゲート領域を分割した効
果が現れにくく、さらに１０倍を超過すると電気力線の
分布がかたより過ぎるので好ましくない。なお、２ない
し５倍の範囲では電気力線の状態から見て好ましい。ま
た、添加すべき不純物の種類は、オフセットゲート領域
形成前にドープされている不純物とオフセットゲート領
域形成のためにイオン注入する不純物の組み合わせにつ
いて表１の組み合わせが用いられる。 表１ またオフセットゲート領域を４，５に分割する場合は、
ゲート長が数１０μｍと長く、かつドレイン耐圧が数１
００Ｖ以上の場合に好ましい。
の第２の実施例の横形ＭＯＳ電界効果トランジスタのオ
フ状態における電位分布、ならびに半導体活性層１５の
ゲート絶縁膜７および層間絶縁膜１１に接した面の横方
向電界分布のシミュレーション結果である。オフセット
ゲート領域６の長さが１５μｍ、オフセットゲート領域
チャネル側６ａの不純物濃度が１．６×１０１６ｃｍ
−３、オフセットゲート領域中央６ｂの不純物濃度が
４．３×１０１６ｃｍ−３、オフセットゲート領域ドレ
イン側６ｃの不純物濃度が６．３×１０１６ｃｍ
−３で、ドレイン電圧は２００Ｖである。オフセットゲ
ート領域形成前はボロンがドープされたｐ形で、オフセ
ットゲート領域の形成ではリンをドープしてｎ形にした
ものが用いられている。本発明による第２の実施例の横
形ＭＯＳ電界効果トランジスタでは、図５の電位分布に
見られるようにオフセットゲート領域６における等電位
線が、図８に示す従来の横形ＭＯＳ電界効果トランジス
タの場合よりも均等に配置されており、図６の電界分布
のようにオフセットゲート領域６のチャネル領域５側と
ドレイン領域４側の端における電界のピークが、図９に
示す従来の横形ＭＯＳ電界効果トランジスタの場合より
も低く抑えられる。したがって、本発明による第２の実
施例の横形ＭＯＳ電界効果トランジスタでは、オフセッ
トゲート領域６の電界分布をほぼ均一にすることが可能
で、シミュレーションによれば、この例の場合のドレイ
ン耐圧は２００Ｖとなり、同じオフセットゲート領域長
の従来の横形ＭＯＳ電界効果トランジスタに対して４０
％程度高くできる。上記の説明ではオフセットゲート領
域を２または３に分割した例について説明したが、この
外に４または５に分割して形成することも可能である。
ただし６以上に分割することは製造上やや煩瑣となり、
実用上好ましくない。なお、オフセットゲート領域を分
割した場合、不純物濃度の増加の割合は、ドレイン側領
域の不純物濃度は、チャネル側領域の不純物濃度に対し
て１０％以上１０倍以下であり、２以上５以下が好まし
い。１０％未満ではオフセットゲート領域を分割した効
果が現れにくく、さらに１０倍を超過すると電気力線の
分布がかたより過ぎるので好ましくない。なお、２ない
し５倍の範囲では電気力線の状態から見て好ましい。ま
た、添加すべき不純物の種類は、オフセットゲート領域
形成前にドープされている不純物とオフセットゲート領
域形成のためにイオン注入する不純物の組み合わせにつ
いて表１の組み合わせが用いられる。 表１ またオフセットゲート領域を４，５に分割する場合は、
ゲート長が数１０μｍと長く、かつドレイン耐圧が数１
００Ｖ以上の場合に好ましい。
【００１２】
【発明の効果】以上説明したように、本発明による横形
ＭＯＳ電界効果トランジスタによれば、微細加工を必要
とせず通常のフォトワークによるレジストマスクを用い
た数回の不純物導入によりオフセットゲート領域を形成
することにより、製造が容易であり、また、ドレイン電
圧を印加した状態において、オフセットゲート領域のチ
ャネル領域側ならびにドレイン領域側の電界のピークが
抑制され、オフセットゲート領域内の電界分布が均一化
されて短いオフセットゲート領域長でも高いドレイン耐
圧を得ることができる。つまり、同じオフセットゲート
領域長の従来の横形ＭＯＳ電界効果トランジスタに対し
て、オフセットゲート領域における電界を均一にし、高
いドレイン耐圧を実現できるという利点を持つ。また、
短いオフセットゲート領域長での所要のドレイン耐圧を
実現して低オン抵抗化が図れるため、単位チップ面積あ
たりのオン抵抗を低減することが可能となり、所要のオ
ン抵抗を小さいチップ面積で実現することが可能であ
る。さらに歩留まりの向上、コストの低下を図ることも
できる。
ＭＯＳ電界効果トランジスタによれば、微細加工を必要
とせず通常のフォトワークによるレジストマスクを用い
た数回の不純物導入によりオフセットゲート領域を形成
することにより、製造が容易であり、また、ドレイン電
圧を印加した状態において、オフセットゲート領域のチ
ャネル領域側ならびにドレイン領域側の電界のピークが
抑制され、オフセットゲート領域内の電界分布が均一化
されて短いオフセットゲート領域長でも高いドレイン耐
圧を得ることができる。つまり、同じオフセットゲート
領域長の従来の横形ＭＯＳ電界効果トランジスタに対し
て、オフセットゲート領域における電界を均一にし、高
いドレイン耐圧を実現できるという利点を持つ。また、
短いオフセットゲート領域長での所要のドレイン耐圧を
実現して低オン抵抗化が図れるため、単位チップ面積あ
たりのオン抵抗を低減することが可能となり、所要のオ
ン抵抗を小さいチップ面積で実現することが可能であ
る。さらに歩留まりの向上、コストの低下を図ることも
できる。
【図１】本発明の第１の実施例の横形ＭＯＳ電界効果ト
ランジスタの断面図である。
ランジスタの断面図である。
【図２】図１に示した本発明の第１の実施例の横形ＭＯ
Ｓ電界効果トランジスタのオフ状態における電位分布の
シミュレーション結果である。
Ｓ電界効果トランジスタのオフ状態における電位分布の
シミュレーション結果である。
【図３】図１に示した本発明の第１の実施例の横形ＭＯ
Ｓ電界効果トランジスタのオフ状態における半導体活性
層表面の横方向電界分布のシミュレーション結果であ
る。
Ｓ電界効果トランジスタのオフ状態における半導体活性
層表面の横方向電界分布のシミュレーション結果であ
る。
【図４】本発明の第２の実施例の横形ＭＯＳ電界効果ト
ランジスタの断面図である。
ランジスタの断面図である。
【図５】図４に示した本発明の第２の実施例の横形ＭＯ
Ｓ電界効果トランジスタのオフ状態における電位分布の
シミュレーション結果である。
Ｓ電界効果トランジスタのオフ状態における電位分布の
シミュレーション結果である。
【図６】図４に示した本発明の第２の実施例の横形ＭＯ
Ｓ電界効果トランジスタのオフ状態における半導体活性
層表面の横方向電界分布のシミュレーション結果であ
る。
Ｓ電界効果トランジスタのオフ状態における半導体活性
層表面の横方向電界分布のシミュレーション結果であ
る。
【図７】従来の横形ＭＯＳ電界効果トランジスタの断面
図である。
図である。
【図８】図７に示した従来の横形ＭＯＳ電界効果トラン
ジスタのオフ状態における電位分布のシミュレーション
結果である。
ジスタのオフ状態における電位分布のシミュレーション
結果である。
【図９】図７に示した従来の横形ＭＯＳ電界効果トラン
ジスタのオフ状態における半導体活性層表面の横方向電
界分布のシミュレーション結果である。
ジスタのオフ状態における半導体活性層表面の横方向電
界分布のシミュレーション結果である。
１ 基板 ２ 埋め込み絶縁層 ３ ソース領域 ４ ドレイン領域 ５ チャネル領域 ６ オフセットゲート領域 ７ ゲート絶縁膜 ８ ソース電極 ９ ドレイン電極 １０ ゲート電極 １１ 層間絶縁膜 １２ ゲート配線 １５ 半導体活性層
───────────────────────────────────────────────────── フロントページの続き 審査官 棚田 一也 (56)参考文献 特開 平５−166837（ＪＰ，Ａ) 特開 平４−10660（ＪＰ，Ａ) 特開 昭63−114264（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/336 H01L 21/266 H01L 29/786
Claims (11)
- 【請求項１】 基板の主面上に絶縁層を介して半導体領
域が形成され、前記半導体領域は、ソース領域、ドレイ
ン領域、前記ソース領域に接触し、かつ前記ドレイン領
域側に向いて形成されたチャネル領域、および、前記チ
ャネル領域と前記ドレイン領域との間に形成されたオフ
セットゲート領域で構成され、前記ソース領域、前記チ
ャネル領域、前記オフセットゲート領域および前記ドレ
イン領域は前記絶縁層上に並置配列されている横形ＭＯ
Ｓ電界効果トランジスタにおいて、 前記オフセットゲート領域はｎ形またはｐ形のいずれか
一方の形の領域であり、かつ複数の領域で形成され、前
記複数の領域は、それぞれ前記絶縁層に接すると共に、
不純物濃度が前記チャネル領域側から順に、かつ段階的
に高くなるようにそれぞれ形成されていることを特徴と
する横形ＭＯＳ電界効果トランジスタ。 - 【請求項２】 基板の主面上に絶縁層を介して半導体領
域が形成され、前記半導体領域は、ソース領域、ドレイ
ン領域、前記ソース領域に接触し、かつ前記ドレイン領
域側に向いて形成されたチャネル領域、および、前記チ
ャネル領域と前記ドレイン領域との間に形成されたオフ
セットゲート領域で構成され、前記ソース領域、前記チ
ャネル領域、前記オフセットゲート領域および前記ドレ
イン領域は前記絶縁層上に並置配列されている横形ＭＯ
Ｓ電界効果トランジスタにおいて、 前記オフセットゲート領域はｎ形またはｐ形のいずれか
一方の形の領域であり、かつ２つの領域で形成され、前
記２つの領域は、それぞれ前記絶縁層に接すると共に、
不純物濃度が前記チャネル領域側から順に、かつ段階的
に高くなるようにそれぞれ形成され、前記不純物濃度の
増加の割合は１０％以上１０倍以下であることを特徴と
する横形ＭＯＳ電界効果トランジスタ。 - 【請求項３】 基板の主面上に絶縁層を介して半導体領
域が形成され、前記半導体領域は、ソース領域、ドレイ
ン領域、前記ソース領域に接触し、かつ前記ドレイン領
域側に向いて形成されたチャネル領域、および、前記チ
ャネル領域と前記ドレイン領域との間に形成されたオフ
セットゲート領域で構成され、前記ソース領域、前記チ
ャネル領域、前記オフセットゲート領域および前記ドレ
イン領域は前記絶縁層上に並置配列されている横形ＭＯ
Ｓ電界効果トランジスタにおいて、 前記オフセットゲート領域は３つの領域で形成され、前
記３つの領域は、それぞれ前記絶縁層に接すると共に、
不純物濃度が前記チャネル領域側から順に、かつ段階的
に高くなるようにそれぞれ形成され、前記不純物濃度の
増加の割合は、互いに接触する２つの前記領域におい
て、前記チャネル側に位置する領域に対して１０％以上
１０倍以下であることを特徴とする横形ＭＯＳ電界効果
トランジスタ。 - 【請求項４】 基板の主面上に絶縁層を介して半導体領
域が形成され、前記半導体領域は、ソース領域、ドレイ
ン領域、前記ソース領域に接触し、かつ前記ドレイン領
域側に向いて形成されたチャネル領域、および、前記チ
ャネル領域と前記ドレイン領域との間に形成されたオフ
セットゲート領域で構成され、前記ソース領域、前記チ
ャネル領域、前記オフセットゲート領域および前記ドレ
イン領域は前記絶縁層上に並置配列されている横形ＭＯ
Ｓ電界効果トランジスタにおいて、 前記オフセットゲート領域は４つの領域で形成され、前
記４つの領域は、それぞれ前記絶縁層に接すると共に、
不純物濃度が前記チャネル領域側から順に、かつ段階的
に高くなるようにそれぞれ形成され、前記不純物濃度の
増加の割合は、互いに接する領域において、前記チャネ
ル側に位置する領域に対して１０％以上１０倍以下であ
ることを特徴とする横形ＭＯＳ電界効果トランジスタ。 - 【請求項５】 基板の主面上に絶縁層を介して半導体領
域が形成され、前記半導体領域は、ソース領域、ドレイ
ン領域、前記ソース領域に接触し、かつ前記ドレイン領
域側に向いて形成されたチャネル領域、および、前記チ
ャネル領域と前記ドレイン領域との間に形成されたオフ
セットゲート領域で構成され、前記ソース領域、前記チ
ャネル領域、前記オフセットゲート領域および前記ドレ
イン領域は前記絶縁層上に並置配列されている横形ＭＯ
Ｓ電界効果トランジスタにおいて、 前記オフセットゲート領域は５つの領域で形成され、前
記５つの領域は、それぞれ前記絶縁層に接すると共に、
不純物濃度が前記チャネル領域側から順に、かつ段階的
に高くなるようにそれぞれ形成され、前記不純物濃度の
増加の割合は、互いに接する領域において１０％以上１
０倍以下であることを特徴とする横形ＭＯＳ電界効果ト
ランジスタ。 - 【請求項６】 前記オフセットゲート領域は単結晶シリ
コンにボロン、またはリンまたは砒素からなるグループ
から選ばれた１つがドープして形成され、かつイオン注
入で用いられる不純物は、前記オフセットゲート領域が
ｐ形の場合はボロンが用いられ、ｎ形の場合はリンまた
は砒素のいずれかが用いられることを特徴とする請求項
２記載の横形ＭＯＳ電界効果トランジスタ。 - 【請求項７】 前記オフセットゲート領域は単結晶シリ
コンにボロン、またはリンまたは砒素からなるグループ
から選ばれた１つがドープして形成され、かつイオン注
入で用いられる不純物は、前記オフセットゲート領域が
ｐ形の場合はボロンが用いられ、ｎ形の場合はリンまた
は砒素のいずれかが用いられることを特徴とする請求項
３記載の横形ＭＯＳ電界効果トランジスタ。 - 【請求項８】 前記オフセットゲート領域は単結晶シリ
コンにボロン、またはリンまたは砒素からなるグループ
から選ばれた１つがドープして形成され、かつイオン注
入で用いられる不純物は、前記オフセットゲート領域が
ｐ形の場合はボロンが用いられ、ｎ形の場合はリンまた
は砒素のいずれかが用いられることを特徴とする請求項
４記載の横形ＭＯＳ電界効果トランジスタ。 - 【請求項９】 前記オフセットゲート領域は単結晶シリ
コンにボロン、またはリンまたは砒素からなるグループ
から選ばれた１つがドープして形成され、かつイオン注
入で用いられる不純物は、前記オフセットゲート領域が
ｐ形の場合はボロンが用いられ、ｎ形の場合はリンまた
は砒素のいずれかが用いられることを特徴とする請求項
５記載の横形ＭＯＳ電界効果トランジスタ。 - 【請求項１０】 基板の主面上に絶縁層を介して半導体
領域が形成され、前記半導体領域は、ソース領域、ドレ
イン領域、前記ソース領域に接触し、かつ前記ドレイン
領域側に向いて形成されたチャネル領域、および、前記
チャネル領域と前記ドレイン領域との間に形成されたオ
フセットゲート領域で構成され、前記ソース領域、前記
チャネル領域、前記オフセットゲート領域および前記ド
レイン領域は前記絶縁層上に並置配列されている横形Ｍ
ＯＳ電界効果トランジスタにおいて、 前記オフセットゲート領域は、ｎ形またはｐ形のいずれ
か一方の形の領域であり、かつ前記チャネル領域側から
順に第１の領域と第２の領域とで形成され、前記第１の
領域および前記第２の領域は、それぞれ前記絶縁層に接
すると共に、不純物濃度が前記チャネル領域側から順
に、かつ段階的に高くなるようにそれぞれ形成され、前
記第１の領域の不純物濃度は２．３×１０１６ｃｍ−３
で、前記第２の領域の不純物濃度は６．３×１０１６ｃ
ｍ−３であることを特徴とする横形ＭＯＳ電界効果トラ
ンジスタ。 - 【請求項１１】 基板の主面上に絶縁層を介して半導体
領域が形成され、前記半導体領域は、ソース領域、ドレ
イン領域、前記ソース領域に接触し、かつ前記ドレイン
領域側に向いて形成されたチャネル領域、および、前記
チャネル領域と前記ドレイン領域との間に形成されたオ
フセットゲート領域で構成され、前記ソース領域、前記
チャネル領域、前記オフセットゲート領域および前記ド
レイン領域は前記絶縁層上に並置配列されている横形Ｍ
ＯＳ電界効果トランジスタにおいて、 前記オフセットゲート領域は、前記チャネル領域側から
順に第１の領域、第２の領域および第３の領域で形成さ
れ、前記第１の領域、前記第２の領域および前記第３の
領域は、それぞれ前記絶縁層に接すると共に、不純物濃
度が前記チャネル領域側から順に、かつ段階的に高くな
るようにそれぞれ形成され、前記第１の領域の不純物濃
度は１．６×１０１６ｃｍ−３で、前記第２の領域の不
純物濃度は４．３×１０１６ｃｍ−３で、前記第３の領
域の不純物濃度は６．３×１０１６ｃｍ−３であること
を特徴とする横形ＭＯＳ電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01999394A JP3334313B2 (ja) | 1994-01-19 | 1994-01-19 | 横形ｍｏｓ電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01999394A JP3334313B2 (ja) | 1994-01-19 | 1994-01-19 | 横形ｍｏｓ電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07211917A JPH07211917A (ja) | 1995-08-11 |
| JP3334313B2 true JP3334313B2 (ja) | 2002-10-15 |
Family
ID=12014696
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01999394A Expired - Fee Related JP3334313B2 (ja) | 1994-01-19 | 1994-01-19 | 横形ｍｏｓ電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3334313B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5177923B2 (ja) * | 2001-06-29 | 2013-04-10 | 株式会社半導体エネルギー研究所 | 半導体装置および電子機器 |
| JP2005294584A (ja) | 2004-03-31 | 2005-10-20 | Eudyna Devices Inc | 半導体装置および不純物導入用マスクならびに半導体装置の製造方法 |
| JP2006041422A (ja) | 2004-07-30 | 2006-02-09 | Seiko Epson Corp | 半導体基板、半導体装置、半導体基板の製造方法および半導体装置の製造方法 |
| JP2006066573A (ja) | 2004-08-26 | 2006-03-09 | Seiko Epson Corp | 半導体装置および半導体装置の製造方法 |
| JP2008053361A (ja) | 2006-08-23 | 2008-03-06 | Toshiba Corp | 半導体記憶装置及び半導体記憶装置の製造方法 |
| JP2010186888A (ja) * | 2009-02-12 | 2010-08-26 | Toyota Central R&D Labs Inc | 横型半導体装置 |
| JP2010245484A (ja) * | 2009-03-17 | 2010-10-28 | Ricoh Co Ltd | Ｍｏｓトランジスタおよび該ｍｏｓトランジスタを内蔵した半導体装置ならびに該半導体装置を用いた電子機器 |
| JP2013093482A (ja) * | 2011-10-27 | 2013-05-16 | Renesas Electronics Corp | 半導体装置および半導体装置の製造方法 |
| CN113066857A (zh) * | 2021-03-24 | 2021-07-02 | 中国科学技术大学 | 高品质因数氧化镓晶体管及其制备方法 |
-
1994
- 1994-01-19 JP JP01999394A patent/JP3334313B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07211917A (ja) | 1995-08-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5404040A (en) | Structure and fabrication of power MOSFETs, including termination structures | |
| US5474943A (en) | Method for fabricating a short channel trenched DMOS transistor | |
| JP3291957B2 (ja) | 縦型トレンチｍｉｓｆｅｔおよびその製造方法 | |
| JP3387563B2 (ja) | 電界効果トランジスタ及びその製造方法 | |
| US6252278B1 (en) | Self-aligned lateral DMOS with spacer drift region | |
| US6600194B2 (en) | Field-effect semiconductor devices | |
| US6747312B2 (en) | Rad hard MOSFET with graded body diode junction and reduced on resistance | |
| JP2001015741A (ja) | 電界効果トランジスタ | |
| JPH0629532A (ja) | Ｍｏｓｆｅｔ及びその製造方法 | |
| JPH0738097A (ja) | 高電圧用に延長されたドレイン領域を持つｍｏｓトランジスタを有する半導体装置 | |
| US10164087B2 (en) | Semiconductor device and method of manufacturing same | |
| KR20030005385A (ko) | 전계 효과 트랜지스터의 구조 및 제조 방법 | |
| JP4490094B2 (ja) | トレンチ金属酸化膜半導体電界効果トランジスタ素子の製造方法 | |
| JP2004523095A (ja) | 低い閾値電圧を有するトレンチ二重拡散金属酸化膜半導体の製造方法 | |
| US5940721A (en) | Termination structure for semiconductor devices and process for manufacture thereof | |
| US7547585B2 (en) | P channel Rad Hard MOSFET with enhancement implant | |
| US10930776B2 (en) | High voltage LDMOS transistor and methods for manufacturing the same | |
| JP3334313B2 (ja) | 横形ｍｏｓ電界効果トランジスタ | |
| US6022790A (en) | Semiconductor process integration of a guard ring structure | |
| KR940001505B1 (ko) | 반도체장치 | |
| US5670396A (en) | Method of forming a DMOS-controlled lateral bipolar transistor | |
| JPH0286171A (ja) | 半導体素子およびその製造方法 | |
| JP3402043B2 (ja) | 電界効果トランジスタ | |
| CN109980010B (zh) | 一种半导体器件的制造方法和集成半导体器件 | |
| CN111081777A (zh) | 双沟道横向超结双扩散金属氧化物元素半导体场效应管及其制作方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |