JP3334313B2 - 横形mos電界効果トランジスタ - Google Patents

横形mos電界効果トランジスタ

Info

Publication number
JP3334313B2
JP3334313B2 JP01999394A JP1999394A JP3334313B2 JP 3334313 B2 JP3334313 B2 JP 3334313B2 JP 01999394 A JP01999394 A JP 01999394A JP 1999394 A JP1999394 A JP 1999394A JP 3334313 B2 JP3334313 B2 JP 3334313B2
Authority
JP
Japan
Prior art keywords
region
offset gate
drain
effect transistor
channel
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP01999394A
Other languages
English (en)
Other versions
JPH07211917A (ja
Inventor
達郎 酒井
高雄 福満
利明 谷内
松本  聡
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nippon Telegraph and Telephone Corp
Original Assignee
Nippon Telegraph and Telephone Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Telegraph and Telephone Corp filed Critical Nippon Telegraph and Telephone Corp
Priority to JP01999394A priority Critical patent/JP3334313B2/ja
Publication of JPH07211917A publication Critical patent/JPH07211917A/ja
Application granted granted Critical
Publication of JP3334313B2 publication Critical patent/JP3334313B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7824Lateral DMOS transistors, i.e. LDMOS transistors with a substrate comprising an insulating layer, e.g. SOI-LDMOS transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843Source or drain regions of field-effect devices
    • H01L29/0847Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873Drain regions
    • H01L29/0878Impurity concentration or distribution
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402Field plates

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Thin Film Transistor (AREA)

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、SOI(Silicon on I
nsulator)基板を用いた高耐圧および大電流で用いられ
る横形MOS電界効果トランジスタに関する。
【0002】
【従来の技術】図7は、SOI基板に形成された従来の
横形MOS電界効果トランジスタの断面構造である。図
において1は基板、2は埋め込み絶縁層、3はソース領
域、4はドレイン領域、5はチャネル領域、6はオフセ
ットゲート領域、7はゲート絶縁膜、8はソース電極、
9はドレイン電極、10はゲート電極、11は層間絶縁
膜、12はゲート配線である。15は半導体活性層で、
ソース領域3、ドレイン領域4、チャネル領域5および
オフセットゲート領域6が形成される。基板1の材質は
単結晶シリコン、ポリシリコン、ダイヤモンドまたは窒
化アルミニウムで厚さは400〜700μm、埋め込み
絶縁層2は酸化シリコン、窒化シリコン、SiON、フ
ッ化カルシウム、アルミナまたは5酸化タンタルで厚さ
は0.05〜4μm、ゲート絶縁膜7は酸化シリコン、
SiONまたは5酸化タンタルで厚さは30〜100n
m、ソース電極8ならびにドレイン電極9はアルミニウ
ムまたは銅で厚さは0.5〜2μm、ゲート電極10は
ポリシリコンまたはモリブデンで厚さは0.5μm程
度、層間絶縁膜11は酸化シリコン、PSG、BPSG
または窒化シリコンで厚さは1μm程度、ゲート配線1
2はアルミニウムまたは銅で厚さは0.5〜2μm、半
導体活性層15は単結晶シリコンで厚さは0.1〜1μ
mで望ましくは0.3μm以下である。
【0003】図7に示した従来の横形MOS電界効果ト
ランジスタにおいて高いドレイン耐圧を得るためには、
オフセットゲート領域6の長さを延ばす必要がある。オ
フセットゲート領域6を延ばすことによって、ドレイン
耐圧は埋め込み絶縁層2の厚さで決まる最大ドレイン耐
圧まで、オフセットゲート領域長にほぼ比例して増加す
る。例えば、基板1が単結晶シリコン、埋め込み絶縁層
2が酸化シリコン、半導体活性層15が単結晶シリコン
の場合、半導体活性層15の厚さが0.1μmの時、理
想的には最大ドレイン耐圧は埋め込み酸化膜厚1.2μ
mで500V程度、1.6μmで700V程度となり、
また、同じ条件において、理想的にはドレイン耐圧はオ
フセットゲート領域長10μmで200V程度、30μ
mで600Vとなる。(参考文献 S. Merchant et a
l., "Dependence of breakdown voltage on drift leng
th and buried oxide thickness in SOI RESURF LDMOS
transistors," in Proccedings of the 5th lnternatio
nal Symposium on Power Semiconductor Devices and I
Cs. 1993. pp.124-128. )オフセットゲート領域6を延
ばすことによって高いドレイン耐圧が得られる一方、オ
ン抵抗はオフセットゲート領域長にほぼ比例して増加
し、埋め込み絶縁層2を介したオフセットゲート領域6
と基板1間の寄生容量もオフセットゲート領域長に比例
して増加する。高いドレイン耐圧とともに、オン抵抗な
らびに寄生容量を低減して横形MOS電界効果トランジ
スタの高性能化を達成するためには、短いオフセットゲ
ート領域長で高いドレイン耐圧を実現する必要がある。
【0004】図8ならびに図9は、図7に示したSOI
基板に形成された従来の横形MOS電界効果トランジス
タのオフ状態における電位分布、ならびに半導体活性層
15のゲート絶縁膜7および層間絶縁膜11に接した面
の横方向電界分布のシミュレーション結果の一例であ
る。ドレイン耐圧として150V程度を想定し、オフセ
ットゲート領域6の長さは15μm、オフセットゲート
領域6の不純物濃度は3.9×1016cm-3とした。ド
レイン電極9に印加した電圧は150Vである。従来の
横形MOS電界効果トランジスタでは、図8の電位分布
に見られるようにオフセットゲート領域6のチャネル領
域5側ならびにドレイン領域4側に等電位線が集中して
おり、図9のようにオフセットゲート領域6のチャネル
領域5側とドレイン領域4側の端に電界のピークが現
れ、ドレイン耐圧の高耐圧化を妨げる。この例の場合、
シミュレーションにより得られたドレイン耐圧は140
Vである。
【0005】
【発明が解決しようとする課題】SOI基板に形成され
た従来の横形MOS電界効果トランジスタでは、オフセ
ットゲート領域6のチャネル領域5側ならびにドレイン
領域4側における電界のピークの発生がドレイン耐圧の
高耐圧化を妨げ、所要のドレイン耐圧を得るためにオフ
セットゲート領域長を必要以上に延ばす必要があり、オ
ン抵抗ならびに寄生容量の低減が困難である。本発明
は、半導体活性層がサブミクロン以下の薄層SOI基板
を用いる横形MOS電界効果トランジスタにおいて、オ
フセットゲート領域6のチャネル領域5側ならびにドレ
イン領域4側における電界のピークを抑制してオフセッ
トゲート領域6における電界を均一化し、短いオフセッ
トゲート領域長で所要のドレイン耐圧を実現することに
よって、低オン抵抗ならびに低寄生容量の横形MOS電
界効果トランジスタを提供することを目的とする。短い
オフセットゲート領域長で所要のドレイン耐圧を実現し
て低オン抵抗化が図れれば、単位チップ面積あたりのオ
ン抵抗を低減でき、所要のオン抵抗を小さいチップ面積
で実現することも可能となり、歩留まりの向上、チップ
コストの低減が図れる。
【0006】
【課題を解決するための手段】本発明による横形MOS
電界効果トランジスタは、超微細加工を必要としないマ
スクを用いたイオン注入技術による数回の不純物導入に
より、オフセットゲート領域の不純物濃度がチャネル側
からドレイン側に向かって段階的に増加する構成を有す
る。段階的に変化する不純物濃度の増加の割合は10%
から10倍以下であり、数桁に及ぶ変化ではない。
【0007】
【作用】本発明による横形MOS電界効果トランジスタ
では、オフセットゲート領域の不純物濃度がチャネル領
域側からドレイン領域側に向けて段階的に増加する構成
を有するため、ドレイン電圧を印加した状態において、
オフセットゲート領域のチャネル領域側ならびにドレイ
ン領域側の電界のピークが抑制され、オフセットゲート
領域内の電界分布が均一化されて短いオフセットゲート
領域長でも高いドレイン耐圧を得ることができる。ドレ
イン電圧を増加していく時に電界のピークが最初に生じ
るオフセットゲート領域のチャネル領域側の不純物濃度
をドレイン側よりも低くすることにより、オフセットゲ
ート領域のチャネル側での空乏層の延びが大きくなり、
オフセットゲート領域のドレイン側にもうひとつの電界
のピークが発生するまで、オフセットゲート領域のチャ
ネル側の電界のピークが半導体活性層の材料で決まる臨
界電界強度を越えないようになり、高耐圧化が可能とな
る。
【0008】
【実施例】次に本発明の実施例について説明する。図1
は、本発明の第1の実施例を示し、SOI基板に形成さ
れた本発明による横形MOS電界効果トランジスタの断
面図である。図において1は基板、2は埋め込み絶縁
層、3はソース領域、4はドレイン領域、5はチャネル
領域、6はオフセットゲート領域、7はゲート絶縁膜、
8はソース電極、9はドレイン電極、10はゲート電
極、11は層間絶縁膜、12はゲート配線である。15
は半導体活性層で、ソース領域3、ドレイン領域4、チ
ャネル領域5およびオフセットゲート領域6が形成され
る。オフセットゲート領域6はオフセットゲート領域チ
ャネル側6aとオフセットゲート領域ドレイン側6bの
異なる不純物濃度の2つの領域で構成され、6bは6a
よりも数10%から数倍高い不純物濃度を持つ。オフセ
ットゲート領域6は、超微細加工技術を必要とせず、例
えば通常のフォトワークによるレジストマスクを用いた
2回のイオン注入による不純物導入で容易に形成され
る。まず、オフセットゲート領域6の全体にオフセット
ゲート領域チャネル側6aの不純物濃度の設定に必要な
不純物をイオン注入し、次にオフセットゲート領域チャ
ネル側6aの半導体活性層15の表面をレジストマスク
で覆い、オフセットゲート領域ドレイン側6bにオフセ
ットゲート領域ドレイン側6bの不純物濃度とオフセッ
トゲート領域チャネル側6aの不純物濃度との差分だけ
不純物をイオン注入することによって、2段階に不純物
濃度が変化するオフセットゲート領域6が形成できる。
基板1の材質は単結晶シリコン、ポリシリコン、ダイヤ
モンドまたは窒化アルミニウムで厚さは400〜700
μm、埋め込み絶縁層2は酸化シリコン、窒化シリコ
ン、SiON、フッ化カルシウム、アルミナまたは5酸
化タンタルで厚さは0.05〜4μm、ゲート絶縁膜7
は酸化シリコン、SiONまたは5酸化タンタルで厚さ
は30〜100nm、ソース電極8ならびにドレイン電
極9はアルミニウムまたは銅で厚さは0.5〜2μm、
ゲート電極10はポリシリコンまたはモリブデンで厚さ
は0.5μm程度、層間絶縁膜11は酸化シリコン、P
SG、BPSGまたは窒化シリコンで厚さは1μm程
度、ゲート配線12はアルミニウムまたは銅で厚さは
0.5〜2μm、半導体活性層15は単結晶シリコンで
厚さは0.1〜1μmで望ましくは0.3μm以下であ
る。イオン注入前のオフセットゲート領域6は、半導体
活性層15の材料である単結晶シリコンにボロン、リン
または砒素がドープされており、イオン注入で用いられ
る不純物は、ボロン、リンまたは砒素である。ボロンは
オフセットゲート領域がp形の場合に用いられ、リンお
よび砒素はn形の場合に用いられる。n形の不純物の内
砒素は、リンよりも拡散深さを浅くする場合に用いる。
【0009】図2ならびに図3は、図1に示した本発明
の第1の実施例の横形MOS電界効果トランジスタのオ
フ状態における電位分布、ならびに半導体活性層15の
ゲート絶縁膜7および層間絶縁膜11に接した面の横方
向電界分布のシミュレーション結果の一例である。オフ
セットゲート領域6の長さが15μm、オフセットゲー
ト領域チャネル側6aの不純物濃度が2.3×1016
-3、オフセットゲート領域ドレイン側6bの不純物濃
度が6.3×1016cm-3で、ドレイン電圧は200V
である。オフセットゲート領域形成前はボロンがドープ
されたp形で、オフセットゲート領域の形成ではリンを
ドープしてn形にしたものが用いられている。本発明に
よる第1の実施例の横形MOS電界効果トランジスタで
は、図2の電位分布に見られるようにオフセットゲート
領域6における等電位線が、図8に示す従来の横形MO
S電界効果トランジスタの場合よりも均等に配置されて
おり、図3の電界分布のようにオフセットゲート領域6
のチャネル領域5側とドレイン領域4側の端における電
界のピークが、図9に示す従来の横形MOS電界効果ト
ランジスタの場合よりも低く抑えられる。したがって、
本発明による第1の実施例の横形MOS電界効果トラン
ジスタでは、オフセットゲート領域6の電界分布をほぼ
均一にすることが可能で、シミュレーションによれば、
この例の場合のドレイン耐圧は185Vとなり、同じオ
フセットゲート領域長の従来の横形MOS電界効果トラ
ンジスタに対して30%程度高くできる。
【0010】図4は、本発明の第2の実施例を示し、S
OI基板に形成された本発明による横形MOS電界効果
トランジスタの断面図である。図において1は基板、2
は埋め込み絶縁層、3はソース領域、4はドレイン領
域、5はチャネル領域、6はオフセットゲート領域、7
はゲート絶縁膜、8はソース電極、9はドレイン電極、
10はゲート電極、11は層間絶縁膜、12はゲート配
線である。15は半導体活性層で、ソース領域3、ドレ
イン領域4、チャネル領域5およびオフセットゲート領
域6が形成される。オフセットゲート領域6はオフセッ
トゲート領域チャネル側6a、オフセットゲート領域中
央6b、オフセットゲート領域ドレイン側6cの異なる
不純物濃度の3つの領域で構成され、6a,6b,6c
の順に高い不純物濃度を持ち、6cは6bの数10%か
ら数倍高い不純物濃度、6bは6aの数10%から数倍
高い不純物濃度である。オフセットゲート領域6は、超
微細加工技術を必要とせず、例えば通常のフォトワーク
によるレジストマスクを用いた3回の不純物導入で容易
に形成される。まず、オフセットゲート領域6の全体に
オフセットゲート領域チャネル側6aの不純物濃度の設
定に必要な不純物をイオン注入し、次にオフセットゲー
ト領域チャネル側6aの半導体活性層15の表面をレジ
ストマスクで覆い、オフセットゲート領域中央6bとオ
フセットゲート領域ドレイン側6cにオフセットゲート
領域中央6bの不純物濃度とオフセットゲート領域チャ
ネル側6aの不純物濃度との差分だけ不純物をイオン注
入し、さらにオフセットゲート領域チャネル側6aとオ
フセットゲート領域中央6bの半導体活性層15の表面
をレジストマスクで覆い、オフセットゲート領域ドレイ
ン側6cにオフセットゲート領域ドレイン側6cの不純
物濃度とオフセットゲート領域中央6bの不純物濃度と
の差分だけ不純物をイオン注入することによって、3段
階に不純物濃度が変化するオフセットゲート領域6が形
成できる。基板1の材質は単結晶シリコン、ポリシリコ
ン、ダイヤモンドまたは窒化アルミニウムで厚さは40
0〜700μm、埋め込み絶縁層2は酸化シリコン、窒
化シリコン、SiON、フッ化カルシウム、アルミナま
たは5酸化タンタルで厚さは0.05〜4μm、ゲート
絶縁膜7は酸化シリコン、SiONまたは5酸化タンタ
ルで厚さは30〜100nm、ソース電極8ならびにド
レイン電極9はアルミニウムまたは銅で厚さは0.5〜
2μm、ゲート電極10はポリシリコンまたはモリブデ
ンで厚さは0.5μm程度、層間絶縁膜11は酸化シリ
コン、PSG、BPSGまたは窒化シリコンで厚さは1
μm程度、ゲート配線12はアルミニウムまたは銅で厚
さは0.5〜2μm、半導体活性層15は単結晶シリコ
ンで厚さは0.1〜1μmで望ましくは0.3μm以下
である。イオン注入前のオフセットゲート領域6は、半
導体活性層15の材料である単結晶シリコンにボロン、
リンまたは砒素がドープされており、イオン注入で用い
られる不純物は、ボロン、リンまたは砒素である。ボロ
ンはオフセットゲート領域がp形の場合に用いられ、リ
ンおよび砒素はn形の場合に用いられる。n形の不純物
の内砒素は、リンよりも拡散深さを浅くする場合に用い
る。
【0011】図5ならびに図6は、図4に示した本発明
の第2の実施例の横形MOS電界効果トランジスタのオ
フ状態における電位分布、ならびに半導体活性層15の
ゲート絶縁膜7および層間絶縁膜11に接した面の横方
向電界分布のシミュレーション結果である。オフセット
ゲート領域6の長さが15μm、オフセットゲート領域
チャネル側6aの不純物濃度が1.6×1016cm
−3、オフセットゲート領域中央6bの不純物濃度が
4.3×1016cm−3オフセットゲート領域ドレ
イン側6cの不純物濃度が6.3×1016cm
−3で、ドレイン電圧は200Vである。オフセットゲ
ート領域形成前はボロンがドープされたp形で、オフセ
ットゲート領域の形成ではリンをドープしてn形にした
ものが用いられている。本発明による第2の実施例の横
形MOS電界効果トランジスタでは、図5の電位分布に
見られるようにオフセットゲート領域6における等電位
線が、図8に示す従来の横形MOS電界効果トランジス
タの場合よりも均等に配置されており、図6の電界分布
のようにオフセットゲート領域6のチャネル領域5側と
ドレイン領域4側の端における電界のピークが、図9に
示す従来の横形MOS電界効果トランジスタの場合より
も低く抑えられる。したがって、本発明による第2の実
施例の横形MOS電界効果トランジスタでは、オフセッ
トゲート領域6の電界分布をほぼ均一にすることが可能
で、シミュレーションによれば、この例の場合のドレイ
ン耐圧は200Vとなり、同じオフセットゲート領域長
の従来の横形MOS電界効果トランジスタに対して40
%程度高くできる。上記の説明ではオフセットゲート領
域を2または3に分割した例について説明したが、この
外に4または5に分割して形成することも可能である。
ただし6以上に分割することは製造上やや煩瑣となり、
実用上好ましくない。なお、オフセットゲート領域を分
割した場合、不純物濃度の増加の割合は、ドレイン側領
域の不純物濃度は、チャネル側領域の不純物濃度に対し
て10%以上10倍以下であり、2以上5以下が好まし
い。10%未満ではオフセットゲート領域を分割した効
果が現れにくく、さらに10倍を超過すると電気力線の
分布がかたより過ぎるので好ましくない。なお、2ない
し5倍の範囲では電気力線の状態から見て好ましい。ま
た、添加すべき不純物の種類は、オフセットゲート領域
形成前にドープされている不純物とオフセットゲート領
域形成のためにイオン注入する不純物の組み合わせにつ
いて表1の組み合わせが用いられる。 表1 またオフセットゲート領域を4,5に分割する場合は、
ゲート長が数10μmと長く、かつドレイン耐圧が数1
00V以上の場合に好ましい。
【0012】
【発明の効果】以上説明したように、本発明による横形
MOS電界効果トランジスタによれば、微細加工を必要
とせず通常のフォトワークによるレジストマスクを用い
た数回の不純物導入によりオフセットゲート領域を形成
することにより、製造が容易であり、また、ドレイン電
圧を印加した状態において、オフセットゲート領域のチ
ャネル領域側ならびにドレイン領域側の電界のピークが
抑制され、オフセットゲート領域内の電界分布が均一化
されて短いオフセットゲート領域長でも高いドレイン耐
圧を得ることができる。つまり、同じオフセットゲート
領域長の従来の横形MOS電界効果トランジスタに対し
て、オフセットゲート領域における電界を均一にし、高
いドレイン耐圧を実現できるという利点を持つ。また、
短いオフセットゲート領域長での所要のドレイン耐圧を
実現して低オン抵抗化が図れるため、単位チップ面積あ
たりのオン抵抗を低減することが可能となり、所要のオ
ン抵抗を小さいチップ面積で実現することが可能であ
る。さらに歩留まりの向上、コストの低下を図ることも
できる。
【図面の簡単な説明】
【図1】本発明の第1の実施例の横形MOS電界効果ト
ランジスタの断面図である。
【図2】図1に示した本発明の第1の実施例の横形MO
S電界効果トランジスタのオフ状態における電位分布の
シミュレーション結果である。
【図3】図1に示した本発明の第1の実施例の横形MO
S電界効果トランジスタのオフ状態における半導体活性
層表面の横方向電界分布のシミュレーション結果であ
る。
【図4】本発明の第2の実施例の横形MOS電界効果ト
ランジスタの断面図である。
【図5】図4に示した本発明の第2の実施例の横形MO
S電界効果トランジスタのオフ状態における電位分布の
シミュレーション結果である。
【図6】図4に示した本発明の第2の実施例の横形MO
S電界効果トランジスタのオフ状態における半導体活性
層表面の横方向電界分布のシミュレーション結果であ
る。
【図7】従来の横形MOS電界効果トランジスタの断面
図である。
【図8】図7に示した従来の横形MOS電界効果トラン
ジスタのオフ状態における電位分布のシミュレーション
結果である。
【図9】図7に示した従来の横形MOS電界効果トラン
ジスタのオフ状態における半導体活性層表面の横方向電
界分布のシミュレーション結果である。
【符号の説明】
1 基板 2 埋め込み絶縁層 3 ソース領域 4 ドレイン領域 5 チャネル領域 6 オフセットゲート領域 7 ゲート絶縁膜 8 ソース電極 9 ドレイン電極 10 ゲート電極 11 層間絶縁膜 12 ゲート配線 15 半導体活性層
───────────────────────────────────────────────────── フロントページの続き 審査官 棚田 一也 (56)参考文献 特開 平5−166837(JP,A) 特開 平4−10660(JP,A) 特開 昭63−114264(JP,A) (58)調査した分野(Int.Cl.7,DB名) H01L 21/336 H01L 21/266 H01L 29/786

Claims (11)

    (57)【特許請求の範囲】
  1. 【請求項1】 基板の主面上に絶縁層を介して半導体領
    域が形成され、前記半導体領域は、ソース領域、ドレイ
    ン領域、前記ソース領域に接触し、かつ前記ドレイン領
    域側に向いて形成されたチャネル領域、および、前記チ
    ャネル領域と前記ドレイン領域との間に形成されたオフ
    セットゲート領域で構成され、前記ソース領域、前記チ
    ャネル領域、前記オフセットゲート領域および前記ドレ
    イン領域は前記絶縁層上に並置配列されている横形MO
    S電界効果トランジスタにおいて、 前記オフセットゲート領域はn形またはp形のいずれか
    一方の形の領域であり、かつ複数の領域で形成され、前
    記複数の領域は、それぞれ前記絶縁層に接すると共に、
    不純物濃度が前記チャネル領域側から順に、かつ段階的
    に高くなるようにそれぞれ形成されていることを特徴と
    する横形MOS電界効果トランジスタ。
  2. 【請求項2】 基板の主面上に絶縁層を介して半導体領
    域が形成され、前記半導体領域は、ソース領域、ドレイ
    ン領域、前記ソース領域に接触し、かつ前記ドレイン領
    域側に向いて形成されたチャネル領域、および、前記チ
    ャネル領域と前記ドレイン領域との間に形成されたオフ
    セットゲート領域で構成され、前記ソース領域、前記チ
    ャネル領域、前記オフセットゲート領域および前記ドレ
    イン領域は前記絶縁層上に並置配列されている横形MO
    S電界効果トランジスタにおいて、 前記オフセットゲート領域はn形またはp形のいずれか
    一方の形の領域であり、かつ2つの領域で形成され、前
    記2つの領域は、それぞれ前記絶縁層に接すると共に、
    不純物濃度が前記チャネル領域側から順に、かつ段階的
    に高くなるようにそれぞれ形成され、前記不純物濃度の
    増加の割合は10%以上10倍以下であることを特徴と
    する横形MOS電界効果トランジスタ。
  3. 【請求項3】 基板の主面上に絶縁層を介して半導体領
    域が形成され、前記半導体領域は、ソース領域、ドレイ
    ン領域、前記ソース領域に接触し、かつ前記ドレイン領
    域側に向いて形成されたチャネル領域、および、前記チ
    ャネル領域と前記ドレイン領域との間に形成されたオフ
    セットゲート領域で構成され、前記ソース領域、前記チ
    ャネル領域、前記オフセットゲート領域および前記ドレ
    イン領域は前記絶縁層上に並置配列されている横形MO
    S電界効果トランジスタにおいて、 前記オフセットゲート領域は3つの領域で形成され、前
    記3つの領域は、それぞれ前記絶縁層に接すると共に、
    不純物濃度が前記チャネル領域側から順に、かつ段階的
    に高くなるようにそれぞれ形成され、前記不純物濃度の
    増加の割合は、互いに接触する2つの前記領域におい
    て、前記チャネル側に位置する領域に対して10%以上
    10倍以下であることを特徴とする横形MOS電界効果
    トランジスタ。
  4. 【請求項4】 基板の主面上に絶縁層を介して半導体領
    域が形成され、前記半導体領域は、ソース領域、ドレイ
    ン領域、前記ソース領域に接触し、かつ前記ドレイン領
    域側に向いて形成されたチャネル領域、および、前記チ
    ャネル領域と前記ドレイン領域との間に形成されたオフ
    セットゲート領域で構成され、前記ソース領域、前記チ
    ャネル領域、前記オフセットゲート領域および前記ドレ
    イン領域は前記絶縁層上に並置配列されている横形MO
    S電界効果トランジスタにおいて、 前記オフセットゲート領域は4つの領域で形成され、前
    記4つの領域は、それぞれ前記絶縁層に接すると共に、
    不純物濃度が前記チャネル領域側から順に、かつ段階的
    に高くなるようにそれぞれ形成され、前記不純物濃度の
    増加の割合は、互いに接する領域において、前記チャネ
    ル側に位置する領域に対して10%以上10倍以下であ
    ることを特徴とする横形MOS電界効果トランジスタ。
  5. 【請求項5】 基板の主面上に絶縁層を介して半導体領
    域が形成され、前記半導体領域は、ソース領域、ドレイ
    ン領域、前記ソース領域に接触し、かつ前記ドレイン領
    域側に向いて形成されたチャネル領域、および、前記チ
    ャネル領域と前記ドレイン領域との間に形成されたオフ
    セットゲート領域で構成され、前記ソース領域、前記チ
    ャネル領域、前記オフセットゲート領域および前記ドレ
    イン領域は前記絶縁層上に並置配列されている横形MO
    S電界効果トランジスタにおいて、 前記オフセットゲート領域は5つの領域で形成され、前
    記5つの領域は、それぞれ前記絶縁層に接すると共に、
    不純物濃度が前記チャネル領域側から順に、かつ段階的
    に高くなるようにそれぞれ形成され、前記不純物濃度の
    増加の割合は、互いに接する領域において10%以上1
    0倍以下であることを特徴とする横形MOS電界効果ト
    ランジスタ。
  6. 【請求項6】 前記オフセットゲート領域は単結晶シリ
    コンにボロン、またはリンまたは砒素からなるグループ
    から選ばれた1つがドープして形成され、かつイオン注
    入で用いられる不純物は、前記オフセットゲート領域が
    p形の場合はボロンが用いられ、n形の場合はリンまた
    は砒素のいずれかが用いられることを特徴とする請求項
    2記載の横形MOS電界効果トランジスタ。
  7. 【請求項7】 前記オフセットゲート領域は単結晶シリ
    コンにボロン、またはリンまたは砒素からなるグループ
    から選ばれた1つがドープして形成され、かつイオン注
    入で用いられる不純物は、前記オフセットゲート領域が
    p形の場合はボロンが用いられ、n形の場合はリンまた
    は砒素のいずれかが用いられることを特徴とする請求項
    3記載の横形MOS電界効果トランジスタ。
  8. 【請求項8】 前記オフセットゲート領域は単結晶シリ
    コンにボロン、またはリンまたは砒素からなるグループ
    から選ばれた1つがドープして形成され、かつイオン注
    入で用いられる不純物は、前記オフセットゲート領域が
    p形の場合はボロンが用いられ、n形の場合はリンまた
    は砒素のいずれかが用いられることを特徴とする請求項
    4記載の横形MOS電界効果トランジスタ。
  9. 【請求項9】 前記オフセットゲート領域は単結晶シリ
    コンにボロン、またはリンまたは砒素からなるグループ
    から選ばれた1つがドープして形成され、かつイオン注
    入で用いられる不純物は、前記オフセットゲート領域が
    p形の場合はボロンが用いられ、n形の場合はリンまた
    は砒素のいずれかが用いられることを特徴とする請求項
    5記載の横形MOS電界効果トランジスタ。
  10. 【請求項10】 基板の主面上に絶縁層を介して半導体
    領域が形成され、前記半導体領域は、ソース領域、ドレ
    イン領域、前記ソース領域に接触し、かつ前記ドレイン
    領域側に向いて形成されたチャネル領域、および、前記
    チャネル領域と前記ドレイン領域との間に形成されたオ
    フセットゲート領域で構成され、前記ソース領域、前記
    チャネル領域、前記オフセットゲート領域および前記ド
    レイン領域は前記絶縁層上に並置配列されている横形M
    OS電界効果トランジスタにおいて、 前記オフセットゲート領域は、n形またはp形のいずれ
    か一方の形の領域であり、かつ前記チャネル領域側から
    順に第1の領域と第2の領域とで形成され、前記第1の
    領域および前記第2の領域は、それぞれ前記絶縁層に接
    すると共に、不純物濃度が前記チャネル領域側から順
    に、かつ段階的に高くなるようにそれぞれ形成され、前
    記第1の領域の不純物濃度は2.3×1016cm−3
    で、前記第2の領域の不純物濃度は6.3×1016
    −3であることを特徴とする横形MOS電界効果トラ
    ンジスタ。
  11. 【請求項11】 基板の主面上に絶縁層を介して半導体
    領域が形成され、前記半導体領域は、ソース領域、ドレ
    イン領域、前記ソース領域に接触し、かつ前記ドレイン
    領域側に向いて形成されたチャネル領域、および、前記
    チャネル領域と前記ドレイン領域との間に形成されたオ
    フセットゲート領域で構成され、前記ソース領域、前記
    チャネル領域、前記オフセットゲート領域および前記ド
    レイン領域は前記絶縁層上に並置配列されている横形M
    OS電界効果トランジスタにおいて、 前記オフセットゲート領域は、前記チャネル領域側から
    順に第1の領域、第2の領域および第3の領域で形成さ
    れ、前記第1の領域、前記第2の領域および前記第3の
    領域は、それぞれ前記絶縁層に接すると共に、不純物濃
    度が前記チャネル領域側から順に、かつ段階的に高くな
    るようにそれぞれ形成され、前記第1の領域の不純物濃
    度は1.6×1016cm−3で、前記第2の領域の不
    純物濃度は4.3×1016cm−3で、前記第3の領
    域の不純物濃度は6.3×1016cm−3であること
    を特徴とする横形MOS電界効果トランジスタ。
JP01999394A 1994-01-19 1994-01-19 横形mos電界効果トランジスタ Expired - Fee Related JP3334313B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP01999394A JP3334313B2 (ja) 1994-01-19 1994-01-19 横形mos電界効果トランジスタ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP01999394A JP3334313B2 (ja) 1994-01-19 1994-01-19 横形mos電界効果トランジスタ

Publications (2)

Publication Number Publication Date
JPH07211917A JPH07211917A (ja) 1995-08-11
JP3334313B2 true JP3334313B2 (ja) 2002-10-15

Family

ID=12014696

Family Applications (1)

Application Number Title Priority Date Filing Date
JP01999394A Expired - Fee Related JP3334313B2 (ja) 1994-01-19 1994-01-19 横形mos電界効果トランジスタ

Country Status (1)

Country Link
JP (1) JP3334313B2 (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5177923B2 (ja) * 2001-06-29 2013-04-10 株式会社半導体エネルギー研究所 半導体装置および電子機器
JP2005294584A (ja) 2004-03-31 2005-10-20 Eudyna Devices Inc 半導体装置および不純物導入用マスクならびに半導体装置の製造方法
JP2006041422A (ja) 2004-07-30 2006-02-09 Seiko Epson Corp 半導体基板、半導体装置、半導体基板の製造方法および半導体装置の製造方法
JP2006066573A (ja) * 2004-08-26 2006-03-09 Seiko Epson Corp 半導体装置および半導体装置の製造方法
JP2008053361A (ja) 2006-08-23 2008-03-06 Toshiba Corp 半導体記憶装置及び半導体記憶装置の製造方法
JP2010186888A (ja) * 2009-02-12 2010-08-26 Toyota Central R&D Labs Inc 横型半導体装置
JP2010245484A (ja) * 2009-03-17 2010-10-28 Ricoh Co Ltd Mosトランジスタおよび該mosトランジスタを内蔵した半導体装置ならびに該半導体装置を用いた電子機器
JP2013093482A (ja) * 2011-10-27 2013-05-16 Renesas Electronics Corp 半導体装置および半導体装置の製造方法
CN113066857A (zh) * 2021-03-24 2021-07-02 中国科学技术大学 高品质因数氧化镓晶体管及其制备方法

Also Published As

Publication number Publication date
JPH07211917A (ja) 1995-08-11

Similar Documents

Publication Publication Date Title
US5404040A (en) Structure and fabrication of power MOSFETs, including termination structures
US5474943A (en) Method for fabricating a short channel trenched DMOS transistor
JP3291957B2 (ja) 縦型トレンチmisfetおよびその製造方法
JP3387563B2 (ja) 電界効果トランジスタ及びその製造方法
US6252278B1 (en) Self-aligned lateral DMOS with spacer drift region
US6600194B2 (en) Field-effect semiconductor devices
US6747312B2 (en) Rad hard MOSFET with graded body diode junction and reduced on resistance
JP2001015741A (ja) 電界効果トランジスタ
JPH0629532A (ja) Mosfet及びその製造方法
JPH0738097A (ja) 高電圧用に延長されたドレイン領域を持つmosトランジスタを有する半導体装置
US10164087B2 (en) Semiconductor device and method of manufacturing same
KR20030005385A (ko) 전계 효과 트랜지스터의 구조 및 제조 방법
JP4490094B2 (ja) トレンチ金属酸化膜半導体電界効果トランジスタ素子の製造方法
JP2004523095A (ja) 低い閾値電圧を有するトレンチ二重拡散金属酸化膜半導体の製造方法
US5940721A (en) Termination structure for semiconductor devices and process for manufacture thereof
US7547585B2 (en) P channel Rad Hard MOSFET with enhancement implant
US10930776B2 (en) High voltage LDMOS transistor and methods for manufacturing the same
JP3334313B2 (ja) 横形mos電界効果トランジスタ
US6022790A (en) Semiconductor process integration of a guard ring structure
KR940001505B1 (ko) 반도체장치
US5670396A (en) Method of forming a DMOS-controlled lateral bipolar transistor
JPH0286171A (ja) 半導体素子およびその製造方法
JP3402043B2 (ja) 電界効果トランジスタ
CN109980010B (zh) 一种半导体器件的制造方法和集成半导体器件
CN111081777A (zh) 双沟道横向超结双扩散金属氧化物元素半导体场效应管及其制作方法

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees