JP2005294584A - 半導体装置および不純物導入用マスクならびに半導体装置の製造方法 - Google Patents
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- 239000012535 impurity Substances 0.000 title claims abstract description 124
- 239000004065 semiconductor Substances 0.000 title claims abstract description 59
- 238000000034 method Methods 0.000 title claims abstract description 36
- 238000004519 manufacturing process Methods 0.000 title claims description 32
- 238000002513 implantation Methods 0.000 claims abstract description 11
- 238000005468 ion implantation Methods 0.000 claims description 29
- 229920002120 photoresistant polymer Polymers 0.000 claims description 14
- 238000009792 diffusion process Methods 0.000 claims description 13
- 238000010438 heat treatment Methods 0.000 claims description 13
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 6
- 229910052796 boron Inorganic materials 0.000 claims description 6
- 229910052698 phosphorus Inorganic materials 0.000 claims description 6
- 239000011574 phosphorus Substances 0.000 claims description 6
- 229910052785 arsenic Inorganic materials 0.000 claims description 5
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 5
- 239000000463 material Substances 0.000 claims description 5
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 4
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 4
- 238000009826 distribution Methods 0.000 abstract description 42
- 230000015556 catabolic process Effects 0.000 abstract description 20
- 239000002784 hot electron Substances 0.000 abstract description 6
- 230000006866 deterioration Effects 0.000 abstract description 3
- 230000005684 electric field Effects 0.000 description 35
- 230000008859 change Effects 0.000 description 19
- 230000008569 process Effects 0.000 description 17
- 108091006146 Channels Proteins 0.000 description 16
- 238000010586 diagram Methods 0.000 description 15
- 230000007704 transition Effects 0.000 description 15
- 239000000758 substrate Substances 0.000 description 12
- 238000000137 annealing Methods 0.000 description 4
- 238000002347 injection Methods 0.000 description 4
- 239000007924 injection Substances 0.000 description 4
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
- H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
- H01L29/0873—Drain regions
- H01L29/0878—Impurity concentration or distribution
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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- Power Engineering (AREA)
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Abstract
【課題】 オフセット領域を有する半導体装置の高耐圧化を図り、かつホットエレクトロン注入に起因するデバイス特性の劣化を抑制すること。
【解決手段】 エピタキシャル層102の表面領域には、チャネル領域103、オフセット領域104、ドレイン領域105、およびソース領域106が設けられ、オフセット領域104は不純物濃度の異なる3つの領域を備えている。ゲート端から延在する第1オフセット領域104aおよびドレイン端から延在する第3オフセット領域104cは各々が均一のドナー濃度分布を有しており、これらの領域の間には、緩やかに不純物濃度が変化する第2オフセット領域104bが設けられている。オフセット領域104中での不純物濃度の空間的変化の不連続部分をなくした緩やかな濃度分布とし、これによりオフセット領域104におけるフェルミレベルの急激な変化が生じないようにしてエネルギバンドの湾曲状態を制御する。
【選択図】 図4
【解決手段】 エピタキシャル層102の表面領域には、チャネル領域103、オフセット領域104、ドレイン領域105、およびソース領域106が設けられ、オフセット領域104は不純物濃度の異なる3つの領域を備えている。ゲート端から延在する第1オフセット領域104aおよびドレイン端から延在する第3オフセット領域104cは各々が均一のドナー濃度分布を有しており、これらの領域の間には、緩やかに不純物濃度が変化する第2オフセット領域104bが設けられている。オフセット領域104中での不純物濃度の空間的変化の不連続部分をなくした緩やかな濃度分布とし、これによりオフセット領域104におけるフェルミレベルの急激な変化が生じないようにしてエネルギバンドの湾曲状態を制御する。
【選択図】 図4
Description
本発明は半導体装置および不純物導入用マスクならびに半導体装置の製造方法に関し、より詳細には、半導体装置の高耐圧化を可能とする技術に関する。
半導体装置の高耐圧化を図るためのデバイス構造として、ゲート電極とドレイン電極との間にオフセット領域を設けた構造が知られている。
図1(a)は、単一オフセット領域を有する従来の横方向拡散MOS(Laterally Diffused MOS:LDMOS)トランジスタの構造例を説明するための概略の断面図である。なお、LDMOSトランジスタとは高耐圧MOSFETの一種であり、高周波動作用(数GHz)のトランジスタとして広く用いられているデバイスである。LDMOSトランジスタにおいては、ゲート電極下のチャネル領域への不純物導入を、ソース領域側からドレイン領域側へ横方向に拡散させることで実行する。このため、ゲート電極下の領域における不純物濃度分布は、ソース領域側で高く、ドレイン領域側で低くなっている。
図1(a)において、11はP型にヘビードープ(P++)された基板、12は基板11の主面上にエピタキシャル成長されたP型エピタキシャル層、17はゲート酸化膜、18はゲート電極であり、P型エピタキシャル層12の表面領域には、チャネル領域13(P)、オフセット領域14(N)、ドレイン領域15(N++)、およびソース領域16(N++)、が設けられている。オフセット領域14はゲート電極18とドレイン電極(不図示)との間に設けられるため、ゲート電極とドレイン電極との間隔はゲート電極とソース電極との間隔に比べて広くなる。つまり、ソース電極とドレイン電極はゲート電極に対して非対称位置に設けられることとなる。このような電極構造は一般にオフセットゲート電極構造と呼ばれ、一般に、ドレイン耐圧を高く設計するためにはオフセット領域14の領域長を長く設定する必要がある。
図1(b)は、図1(a)に示したLDMOSトランジスタのオフセット領域中でのN型不純物濃度プロファイルであり、この例ではドナー濃度はゲート端からドレイン端に至るオフセット領域の全域に渡って均一に分布している。このため、ゲート端においてはPチャネル領域との境界部において急激に不純物濃度が変化するとともに、ドレイン端においてもN++ドレイン領域との境界部において急激に不純物濃度が変化することとなる。
図1(c)は、このような不純物プロファイルのオフセット領域を設けた場合のオフセット領域内での電界強度分布を説明するための図である。この図に示されているように、オフセット領域のチャネル領域端部側とドレイン領域端部側に電界強度のピークが現れ、この急峻なピークによりドレイン耐圧の高耐圧化が妨げられる。
このような急峻なピークは、オフセット領域とチャネル領域およびオフセット領域とドレイン領域の各境界部分で不純物濃度が急激に変化していることが一つの要因となって生じる。すなわち、不純物濃度が急激に変化すると、当該領域のフェルミレベルの差に応じてエネルギバンドの湾曲が急峻となって電位の変化が大きくなり電界強度の分布にピークが現れることとなるのである。このような電界強度のピークが存在するため、所定のドレイン耐圧を得るためにオフセット領域長を必要以上に延ばす必要が生じ、オン抵抗ならびに寄生容量の低減が困難であるという問題があった。
特許文献1には、オフセット領域のチャネル領域側ならびにドレイン領域側における電界のピークを抑制してオフセット領域における電界を均一化し、短いオフセットゲート領域長で所定のドレイン耐圧を実現して低オン抵抗化ならびに低寄生容量化を図るための半導体装置が開示されている。
図2(a)は、特許文献1に開示されているオフセット領域の不純物濃度を2分割する工夫をSOI構造ではなく通常のオフセット領域を備えるLDMOSトランジスタの構造例を説明するための概略の断面図である。この図において21はP型にヘビードープ(P++)された基板、22は基板21の主面上にエピタキシャル成長されたP型エピタキシャル層、27はゲート酸化膜、28はゲート電極であり、P型エピタキシャル層22の表面領域には、チャネル領域23(P)、オフセット領域24(N)、ドレイン領域25(N++)、およびソース領域26(N++)、が設けられ、オフセット領域24は不純物濃度の異なる2つの領域(第1オフセット領域24a、第2オフセット領域24b)を備えている。
図2(b)は、図2(a)に示したLDMOSトランジスタのオフセット領域表面でのN型不純物濃度プロファイルであり、ゲート端から延在する第1オフセット領域24aおよびドレイン端から延在する第2オフセット領域24bは各々が均一のドナー濃度分布を有しており、これらの領域の境界領域において不純物濃度が不連続に変化している。
この不純物濃度分布を図1(b)に示した不純物濃度分布と比較すると、ドレイン端においてはN++ドレイン領域との境界部において急激に不純物濃度が変化している点は同様であるが、ゲート端のPチャネル領域との境界部における不純物濃度の変化量は、第1オフセット領域24aと第2オフセット領域24bのドナー濃度の存在により低く押えられることとなる。
図2(c)は、このような不純物プロファイルのオフセット領域を設けた場合のオフセット領域内での電界強度分布を説明するための図である。この図に示されているように、第1オフセット領域24aと第2オフセット領域24bの境界部分にドナー濃度の変化があることに起因して新たなピークが現れてはいるが、ゲート端のPチャネル領域との境界部における不純物濃度の変化量を第1オフセット領域24aと第2オフセット領域24bのドナー濃度差によって低減させたことを反映して、オフセット領域のチャネル領域端部側のピーク高さが低くなり、全体として電界強度が低くなって高耐圧化が図られることとなる。
図3は、図2(a)に示した構成のLDMOSトランジスタの作製プロセス例を説明するための図である。先ず、P型にヘビードープ(P++)された基板21の主面上にP型エピタキシャル層22を成長させ(図3(a))、このP型エピタキシャル層22上にゲート酸化膜27およびゲート電極28を形成する(図3(b))。次に、P型エピタキシャル層22表面の一部領域に、アクセプタとなる不純物をイオン注入してP型のチャネル領域23を形成し(図3(c))、ドナーとなる不純物をイオン注入してN型の第1オフセット領域24aを形成する(図3(d))。
さらに、図3(e)上図の上平面図に示すように第1オフセット領域24aの一部領域を暴露するフォトレジスト29を設け(図3(e))、このフォトレジスト29をマスクとしてドナー不純物をイオン注入することでN型の第2オフセット領域24bを形成する(図3(f))。そして最後に、第2オフセット領域24bの一部領域およびチャネル領域23を暴露するフォトレジスト(不図示)を設けてこれをマスクとして用い、ドナー不純物を浅くイオン注入してN++のドレイン領域25およびソース領域26を形成する(図3(g))。
しかしながら、特許文献1に開示されている半導体装置のオフセット領域は、第1および第2のオフセット領域がそれぞれ独立して形成されるものであるために、これらの領域に異なる濃度のドナーをイオン注入するための2度のイオン注入が必要とされ、デバイス工程数の増加、ひいてはデバイス製造コストが増大してしまうという問題がある。
ところで、特許文献2には、2種類の異なる不純物濃度のイオン注入層を有する半導体装置を製造する際のマスク工程を削減するための半導体装置の製造方法に関する発明が開示されている。具体的には、イオン注入のマスクとなるフォトレジストに大きさの異なる2つの開口領域を設け、小さい開口においては半導体基板が露呈されない角度でのイオン注入を行い、その後小さい開口においても半導体基板が露呈される角度でのイオン注入を行うことにより、1度のフォトリソグラフィ工程により、濃度分布の異なる2種類の拡散層を所定の領域に形成するというものである。また、特許文献3には、1枚のフォトマスクと1回のイオン注入で第1ウエル領域および第2ウエル領域を形成することで低コストの高耐圧ICを製造する方法に関する発明が開示されている。
特開平7−211917号公報
特開平5−304169号公報
特開2003−152095号公報
しかしながら、半導体装置の高耐圧化に対する要求を満足させるためには、単にオフセット領域内で複数の濃度分布を実現することでは不十分であり、エネルギバンドの湾曲の度合いが緩やかとなるような不純物濃度分布を実現することが必要である。したがって、高耐圧化を実現するための不純物濃度分布は、デバイス作製プロセス中の熱処理温度や時間の関数である不純物の拡散距離やオフセット領域の空間的広がりなどのパラメータを総合的に考慮して設計されることが求められる。さらに、このような不純物濃度分布が、デバイス特性に応じて自由に設計可能であることも要求される。
本発明はかかる問題に鑑みてなされたもので、その目的とするところは、新たなデバイスプロセスを付加することなく、オフセット領域におけるエネルギバンドの急激な変化が生じないようにして半導体装置の高耐圧化を図り、かつゲート端での電界強度を低下させてホットエレクトロンの注入に起因するデバイス特性の劣化を抑制することにある。
本発明はかかる課題を解決するために、請求項1に記載の発明は、ゲート電極端部からドレイン領域方向に延在するオフセット領域を備えている半導体装置であって、前記オフセット領域上に、前記ゲート電極側からドレイン電極側にマスク開口率が変化するマスクを用いて不純物注入および熱処理を施すことにより、前記オフセット領域が不純物濃度の異なる複数の領域を有し、当該複数の領域間には、不純物濃度が漸次変化する第1の濃度勾配領域が設けられていることを特徴とする。
請求項2に記載の発明は、フィールドプレート電極を備えている半導体装置であって、ドレイン領域上に、ゲート電極側からドレイン電極側にマスク開口率が変化するマスクを用いて不純物注入および熱処理を施すことにより、前記ドレイン領域に、少なくとも不純物濃度が漸次変化する第2の濃度勾配領域が設けられていることを特徴とする。
請求項3に記載の発明は、半導体装置の製造方法であって、ゲート電極端部からドレイン領域方向に延在するオフセット領域を形成するステップを備え、前記ステップは、前記ゲート電極側からドレイン電極側にマスク開口率が変化するマスクを用いて不純物注入および熱処理を施すことにより、前記オフセット領域は、不純物濃度の異なる複数の領域と当該複数の領域間に不純物濃度が漸次変化する濃度勾配領域が形成されることを特徴とする。
請求項4に記載の発明は、請求項3に記載の半導体装置の製造方法において、前記マスクは、三角形が複数配列されていることを特徴とする。
請求項5に記載の発明は、請求項3に記載の半導体装置の製造方法において、前記マスクは、微小開口部の2次元配列であることを特徴とする。
請求項6に記載の発明は、請求項4または5に記載の半導体装置の製造方法において、前記マスクの材料は、フォトレジスト、シリコン窒化膜またはシリコン酸化膜の何れかであることを特徴とする。
請求項7に記載の発明は、半導体装置の製造方法であって、ドレイン領域を、ゲート電極側からドレイン電極側にマスク開口率が変化するマスクを用いて不純物注入して形成することを特徴とする。
請求項8に記載の発明は、半導体装置の製造方法であって、ゲート電極端部からドレイン領域方向に延在するオフセット領域を形成する第1のステップと、ドレイン領域を形成する第2のステップとを備え、前記第1および前記第2のステップは、前記ゲート電極側からドレイン電極側にマスク開口率が変化するマスクを用いて同時に実行されることを特徴とする。
請求項9に記載の発明は、請求項3乃至8の何れかに記載の半導体装置の製造方法において、前記不純物は、燐(P)、砒素(As)、または硼素(B)の何れかを含むことを特徴とする。
請求項10に記載の発明は、請求項3乃至8の何れかに記載の半導体装置の製造方法において、前記不純物導入は、イオン注入法または熱拡散法により実行されることを特徴とする。
請求項11に記載の発明は、請求項10に記載の半導体装置の製造方法において、前記熱拡散法による不純物導入後に熱処理を実行しないことを特徴とする。
本発明によれば、緩やかな濃度勾配の不純物濃度分布を単一のイオン注入プロセスで実行することを可能としたので、新たなデバイスプロセスを付加することなく、オフセット領域におけるエネルギバンドの急激な変化が生じないようにして半導体装置の高耐圧化を図り、かつゲート電極端での電界強度を抑制したままドレイン端での電界強度を低下させてホットエレクトロンの注入に起因するデバイス特性の劣化の抑制とドレイン耐圧の向上とを合わせて実現することができる。
以下に、図面を参照して本発明を実施するための最良の形態について説明する。なお、以下では結晶中への不純物の導入方法として主としてイオン注入法により説明するが、他の方法、例えば熱拡散法によることとしてもよい。また、イオン注入による場合には必須の不純物導入後の熱処理(アニール)は、熱拡散法による場合には省略することも可能である。
本発明の半導体装置においては、それが備えるオフセット領域ならびに当該領域の近傍領域(特にドレイン端部領域)中での不純物濃度の空間的変化の不連続部分をなくして緩やかな濃度変化となるようにドーパントを分布させ、これによりオフセット領域におけるエネルギバンドの湾曲状態を制御する。かかるエネルギバンド状態を実現することで、オフセット領域内およびゲート電極端部ならびにドレイン領域端部における電界強度を低減させて半導体装置の高耐圧化が実現されることとなる。なお、このような不純物濃度分布は、当該半導体装置の製造プロセス条件(熱処理工程における温度や時間など)の関数である不純物の拡散距離やオフセット領域における空間的広がりなどのパラメータを総合的に考慮したうえで所望のデバイス特性に応じた設計がなされる。
なお、本発明はオフセット領域を有する半導体装置一般に適用することが可能であるが、以下の説明においては便宜上かかる半導体装置はLDMOSトランジスタであるものとして説明する。また、不純物はドーパントとして用いられる元素であれば特に限定されるものではないが、例えば、燐(P)、砒素(As)、または硼素(B)などである。
図4(a)は、本発明のLDMOSトランジスタの構造例を説明するための概略の断面図である。この図において101はP型にヘビードープ(P++)された基板、102は基板101の主面上にエピタキシャル成長されたP型エピタキシャル層、107はゲート酸化膜、108はゲート電極であり、P型エピタキシャル層102の表面領域には、チャネル領域103(P)、オフセット領域104(N)、ドレイン領域105(N++)、およびソース領域106(N++)、が設けられ、オフセット領域104は不純物濃度の異なる3つの領域(第1オフセット領域104a、第2オフセット領域104b、および第3オフセット領域104c)を備えている。
図4(b)は、図4(a)に示したLDMOSトランジスタのオフセット領域中でのN型不純物濃度プロファイルであり、ゲート端から延在する第1オフセット領域104aおよびドレイン端から延在する第3オフセット領域104cは各々が均一のドナー濃度分布を有しており、これらの領域の間には、緩やかに不純物濃度が変化する第2オフセット領域104bが設けられている。すなわち、本発明の半導体装置はゲート絶縁膜端部からドレイン領域方向に延在するオフセット領域は異なる不純物濃度の複数の領域を有しており、これら複数の領域間には不純物濃度が漸次変化する濃度勾配領域が設けられている。
この不純物濃度分布を図2(b)に示した不純物濃度分布と比較すると、ドレイン端においてN++ドレイン領域との境界部で急激に不純物濃度が変化している点およびゲート端においてPチャネル領域との境界部で急激に不純物濃度が変化している点は同様であるが、不純物濃度が緩やかに変化する濃度遷移領域としての第2オフセット領域104bを設けたことにより、オフセット領域104内での不連続な濃度変化を生じない工夫がなされている。
図4(c)は、このような濃度遷移領域を有するオフセット領域内での電界強度分布を説明するための図である。この図に示されているように、第1オフセット領域104aと第3オフセット領域104cの不純物濃度が異なることに起因する両端のピーク、および第1オフセット領域104aと第3オフセット領域104cの不純物濃度が異なることに起因するオフセット領域104内のピークは認められるものの、緩やかな濃度遷移領域を設けたことを反映してオフセット領域104内のピークの高さは低くなるとともに、全体としての電界強度も低下して高耐圧化が図られている。
図5は、図4(a)に示した構成のLDMOSトランジスタの作製プロセス例を説明するための図である。先ず、P型にヘビードープ(P++)された基板101の主面上にP型エピタキシャル層102を成長させ(図5(a))、このP型エピタキシャル層102上にゲート酸化膜107およびゲート電極108を形成する(図5(b))。次に、P型エピタキシャル層102表面の一部領域に、アクセプタとなる不純物をイオン注入してP型のチャネル領域103を形成し(図5(c))、ドナーとなる不純物をイオン注入してN型の第1オフセット領域104aを形成する(図5(d))。
さらに、図5(e)上図の上平面図に示すように第1オフセット領域104aの一部領域を暴露するフォトレジスト109(a,b)を設け(図5(e))、このフォトレジスト109(a,b)をマスクとしてドナー不純物をイオン注入することでN型の第2オフセット領域104bおよび第3オフセット領域104cを形成する(図5(f))。なお、第2オフセット領域104bおよび第3オフセット領域104cでの不純物濃度は、予め第1オフセット領域104aに注入されている不純物と新たに注入した不純物の和で与えられる量となるため、オフセット領域104の不純物濃度の空間的分布は、ゲート側で薄くドレイン側で濃くなることはいうまでもない。
ここで、オフセット領域中に不純物濃度変化を設ける工程(図5(e))で用いるフォトレジスト109(a,b)のマスク形状は、図3(e)で示した形状とは異なり、開口部側109bの開口率が緩やかに変化するようにノコギリ状の端部形状とされている。
そして最後に、第3オフセット領域104cの一部領域およびチャネル領域103を暴露するフォトレジスト(不図示)を設けてこれをマスクとして用い、ドナー不純物を浅くイオン注入してN++のドレイン領域105およびソース領域106を形成する(図5(g))。
図6は、図5(e)で図示しているマスクパターンを拡大して示す図で、開口率0%の領域の端部にノコギリ状の形状を有する開口率0〜100%の開口率変化領域(開口率変化領域において、ゲート側からドレイン側へ開口率が0%から100%へと変化する領域)が設けられている。このような形状のマスクを用いてイオン注入を行うと、開口率変化領域(第2オフセット領域に対応する)におけるイオン注入量はその領域における開口率に応じた量となり、開口率変化領域のゲート側ではイオン注入量は少なく、そして開口率変化領域のドレイン側ではイオン注入量が多くなる。そして、イオン注入工程以降のプロセス中での熱処理(アニール)によってこのオフセット領域に注入された不純物は周囲に拡散することによりゲート側からドレイン側方向での不純物濃度を空間的に緩やかに変化させることができる。すなわち、イオン注入条件およびその後の熱拡散と絡んで、遷移領域パターン長と遷移領域パターンピッチで定まる緩やかな空間分布の不純物濃度分布(任意の遷移領域長とその中の任意の不純物の緩やかな不純物濃度変化プロファイル)が得られる。
特許文献3には四角形マスクを用いた不純物の導入方法が記載されているが、このマスクを用いた場合のイオン注入および熱処理(アニール)後の濃度プロファイルは、四角形の先端部分では相互拡散により高い濃度になるが、先端部分以外では一様な濃度領域が形成され、結果的には異なる濃度領域が2つ形成される。一方、本発明のマスク(例えば三角形マスク)を用いた場合には、不純物の拡散により三角形の先端部が最も濃度が高くなり、ゲート側方向に行くに従ってマスクの被覆領域が広くなるために、この被覆領域の変化に伴って濃度も変化する。したがって、段階的に異なる濃度領域が形成されることとなる。すなわち、不純物遷移濃度領域のプロファイルは、四角形マスクを用いた場合は大きく分けて2段階に遷移し、本発明のマスクを用いた場合には多段階に遷移することとなる。また、第2オフセッット領域104bと第3オフセット領域104cへのイオン注入が単一のマスク工程(およびイオン注入工程)で完了するため、プロセス工程が複雑となることもない。
なお、第2オフセット領域104bにイオン注入された不純物の空間的濃度分布は、その後のプロセス中にゲート側からドレイン側方向だけではなくゲート方向(ソース側からドレイン側方向とは垂直方向)に熱拡散することにより、ゲート方向でも不純物濃度変化の少ない分布が実現される。このため、このようなプロセス中における不純物の拡散長を考慮すると、一般的には濃度遷移領域のピッチは0.5μm以下であることが望ましい。
しかし、不純物導入後のプロセスにおいて意図的に大きな熱履歴(例えば高温長時間アニールなど)を与えるような場合にはそれ以上のピッチとしてもよい。また、電界緩和の観点からは遷移領域のパターン長を可能な限り長く設定するのが有利であるが、あまりに長く設定しすぎると電流駆動能力が低下してしまう。したがって、デバイス特性の許容範囲内で最大のパターン長となるように設定される。
ちなみに、図5に示したプロセス例は、P型エピタキシャル層厚が10μm、P++の基板不純物がボロンでその濃度が1×1019cm−3、そしてオフセット領域104への注入不純物をリンとした場合のものである。
なお、図4(および図5)では単一の濃度遷移領域を設けたLDMOSトランジスタの例のみを示したが、このような領域を複数設けることでさらに高耐圧化が図られることはいうまでもない。
図7は、開口率が徐々に変化するレジストマスクを用いてオフセット領域104へのイオン注入を行う場合のプロセス工程例を説明するための図である。この例(図7(e))では、フォトレジスト109(a,b,c)のマスク端部にはその面密度が異なる円形状の開口部が設けられており、領域109aの開口率をゼロとして完全にマスクし、領域109bの開口率が領域109cの開口率よりも小さくなるようにし、かつ領域109c内においてもその開口率を緩やかに変化させている。このようなマスクを用いてオフセット領域へのイオン注入を行うと、イオン注入密度(図7(f))はゲート側で小さくドレイン側で高くなり、かつ不純物濃度の空間分布は極めて緩やかに変化することとなるため、一度のイオン注入で所望の不純物濃度分布を有するオフセット領域を形成することができる。
そして、最後に、104cの一部領域およびチャネル領域103を暴露するフォトレジスト(不図示)を設けてこれをマスクとして用い、ドナー不純物を浅く注入してN++のドレイン領域105およびソース領域106を形成する(図7(g))。
当然のことであるが、マスクを3つ以上の領域に分割して各領域の開口率を変えたり、あるいは単一の領域内で徐々に開口率を変化させてさらに緩やかな不純物濃度分布を実現するようにしてもよい。また、マスクの材料はフォトレジストのほか、パターニングされたシリコン窒化膜やシリコン酸化膜であってもよい。
図8は、本発明の半導体装置のオフセット領域形成に用いるマスクパターンを例示して示す図である。これらのパターンとしては、ノコギリ状(三角形)の遷移領域のもの(図8(a))、異なる形状の矩形を組み合わせで遷移領域を構成したもの(図8(b))、微小開口部(例えば小さな円形の開口部の2次元配列)の面密度で不純物濃度を制御するもの(図8(c))や、これらのパターンの自由な組み合わせパターン(例えば図8(d))などがある。
本実施例は、フィールドプレート電極を備える半導体装置のゲート端およびドレイン端の電界強度の低減に関するものである。
図9(a)は、フィールドプレート電極110を備えたオフセット型ゲートLDMOSトランジスタ100の断面概略図である。フィールドプレート電極110は接地電位の電極であり、この電極をオフセット領域104に設けてこの領域の電界強度を低減させるためのものである。
図9(b)は、図9(a)に示した構成のLDMOSトランジスタのオフセット領域104の電界強度分布を示した図である。なお、比較のために、図9(c)にフィールドプレート電極がない場合のオフセット領域の電界強度分布を示す。これらの図から明らかなように、フィールドプレート電極110を設けることによりオフセット領域104内での電界強度分布を変化させることができる。その電界強度の最大値も低くすることが可能である。例えば、図9(b)と図9(c)とを比較すると、フィールドプレート電極の効果でゲート端での電界強度が低下していることがわかる。
一般に、図9(c)のようにゲート端の電界強度が大きい場合には、その部分におけるホットキャリアの発生が多くなり、ホットエレクトロンがゲート酸化膜に注入されてしきい値変動などの原因となりデバイス特性を劣化させる。このため、ゲート端での電界強度は可能な限り低く抑える必要があるが、そのためにフィールドプレート電極110を設けて電界強度分布を変えると場合によってはドレイン端の電界強度が大きくなってしまう結果となる。
このような場合に、緩やかな勾配の不純物濃度分布でドレイン領域への不純物注入を行うこととするとこのドレイン端での電界強度を低下させることができ、かかる不都合を回避することができる。すなわち、本発明の半導体装置には、オフセット領域とドレイン領域との境界領域に不純物濃度が漸次変化する濃度勾配領域が設けられている。
図10(b)は、図10(a)に図示したLDMOSトランジスタのドレイン領域に上述した緩やかな濃度勾配のイオン注入を行う際のマスクパターンの例を説明するための図である。なお、図10(b)では、ドレイン領域105とソース領域106に同時に不純物を注入する場合のマスクパターンを示しており、図10(a)中の符号111はP+のコンタクト領域である。このようなマスクを用いてドレイン領域105へのイオン注入を行うことにより、ドレイン領域105とオフセット領域104との間には不純物濃度が緩やかに変化する遷移領域105aが形成されることとなる。
図11はかかるイオン注入を行った場合のオフセット領域およびドレイン領域での電界強度分布を示す図である。この図に示すように、ドレインとオフセット領域との間に緩やかな不純物濃度勾配をもつ遷移領域を設けることでこの部分の電界強度は低下し、ゲート端電圧の抑制とドレイン耐圧の向上とを合わせて実現させることが可能になる。
図12は、本実施例のLDMOSトランジスタの構成を説明するための断面概略図であり、この半導体装置は、実施例1において説明したオフセット領域の不純物分布と実施例2において説明したドレイン端での不純物分布を併せもつように構成されている。
このような構成の半導体装置の作製プロセスは既に説明したものと変わるところがないので説明を省略するが、オフセット領域におけるエネルギバンドの急激な変化が生じないようにして半導体装置の高耐圧化を図り、かつ、ゲート端での電界強度を低下させてホットエレクトロンの注入に起因するデバイス特性の劣化を抑制することが可能となる。
このように、本発明は、特許請求の範囲に記載したものの他、以下の特徴を有する。ゲート絶縁膜端部からドレイン領域方向に延在するオフセット領域を備えている半導体装置であって、前記オフセット領域は異なる不純物濃度の複数の領域を有し、当該複数の領域間には不純物濃度が漸次変化する第1の濃度勾配領域が設けられている。また、フィールドプレート電極を備えている半導体装置であって、ドレイン領域の一方端部領域には不純物濃度が漸次変化する第2の濃度勾配領域が設けられている。これらの半導体装置において、前記不純物は、燐(P)、砒素(As)、または硼素(B)の何れかを含む。
また、本発明で用いるマスクは、一方端側から他方端側に開口率が漸次変化する領域を少なくとも1つ有する。このマスクは、前記開口率が漸次変化する領域は、三角形または矩形が複数配列されて形成されている。また、前記開口率が漸次変化する領域は、微小開口部の2次元配列により形成されている。このようなマスクの材料は、フォトレジスト、シリコン窒化膜またはシリコン酸化膜の何れかである。
本発明の半導体装置の製造方法は、ゲート絶縁膜端部からドレイン領域方向に延在するオフセット領域を形成するステップを備え、前記ステップは、上記何れかのマスクを用いた不純物導入で実行される。また、ドレイン領域を形成するステップを備え、前記ステップは、上記のマスクを用いた不純物導入で実行される。また、ゲート絶縁膜端部からドレイン領域方向に延在するオフセット領域を形成する第1のステップと、ドレイン領域を形成する第2のステップとを備え、前記第1および第2のステップは、上記のマスクを用いて同時に実行される。導入される不純物は、燐(P)、砒素(As)、または硼素(B)の何れかを含む。これらの不純物導入は、イオン注入法または熱拡散法により実行される。
本発明によれば、オフセット領域におけるフェルミレベルの急激な変化が生じないようにして半導体装置の高耐圧化を図り、かつ、ゲート端での電界強度を低下させてホットエレクトロンの注入に起因するデバイス特性の劣化を抑制することが可能となる。
なお、本発明の構造は、シリコン材料のものだけではなく、GaAs、GaNなどの化合物半導体などの半導体材料に対しても適用することができる。
11、21、101 基板
12、22、102 エピタキシャル層
13、23、103 チャネル領域
14、24、104 オフセット領域
15、25、105 ドレイン領域
16、26、106 ソース領域
17、27、107 ゲート酸化膜
18、28、108 ゲート電極
29、109 フォトレジスト
110 フィールドプレート電極
111 コンタクト層
12、22、102 エピタキシャル層
13、23、103 チャネル領域
14、24、104 オフセット領域
15、25、105 ドレイン領域
16、26、106 ソース領域
17、27、107 ゲート酸化膜
18、28、108 ゲート電極
29、109 フォトレジスト
110 フィールドプレート電極
111 コンタクト層
Claims (11)
- ゲート電極端部からドレイン領域方向に延在するオフセット領域を備えている半導体装置であって、
前記オフセット領域上に、前記ゲート電極側からドレイン電極側にマスク開口率が変化するマスクを用いて不純物注入および熱処理を施すことにより、前記オフセット領域が不純物濃度の異なる複数の領域を有し、
当該複数の領域間には、不純物濃度が漸次変化する第1の濃度勾配領域が設けられていることを特徴とする半導体装置。 - フィールドプレート電極を備えている半導体装置であって、
ドレイン領域上に、ゲート電極側からドレイン電極側にマスク開口率が変化するマスクを用いて不純物注入および熱処理を施すことにより、前記ドレイン領域に、少なくとも不純物濃度が漸次変化する第2の濃度勾配領域が設けられていることを特徴とする半導体装置。 - ゲート電極端部からドレイン領域方向に延在するオフセット領域を形成するステップを備え、
前記ステップは、前記ゲート電極側からドレイン電極側にマスク開口率が変化するマスクを用いて不純物注入および熱処理を施すことにより、前記オフセット領域は、不純物濃度の異なる複数の領域と当該複数の領域間に不純物濃度が漸次変化する濃度勾配領域が形成されることを特徴とする半導体装置の製造方法。 - 前記マスクは、三角形が複数配列されていることを特徴とする請求項3に記載の半導体装置の製造方法。
- 前記マスクは、微小開口部の2次元配列であることを特徴とする請求項3に記載の半導体装置の製造方法。
- 前記マスクの材料は、フォトレジスト、シリコン窒化膜またはシリコン酸化膜の何れかであることを特徴とする請求項4または5に記載の半導体装置の製造方法。
- ドレイン領域を、ゲート電極側からドレイン電極側にマスク開口率が変化するマスクを用いて不純物注入して形成することを特徴とする半導体装置の製造方法。
- ゲート電極端部からドレイン領域方向に延在するオフセット領域を形成する第1のステップと、
ドレイン領域を形成する第2のステップとを備え、
前記第1および前記第2のステップは、前記ゲート電極側からドレイン電極側にマスク開口率が変化するマスクを用いて同時に実行されることを特徴とする半導体装置の製造方法。 - 前記不純物は、燐(P)、砒素(As)、または硼素(B)の何れかを含むことを特徴とする請求項3乃至8の何れかに記載の半導体装置の製造方法。
- 前記不純物導入は、イオン注入法または熱拡散法により実行されることを特徴とする請求項3乃至8の何れかに記載の半導体装置の製造方法。
- 前記熱拡散法による不純物導入後に熱処理を実行しないことを特徴とする請求項10に記載の半導体装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004108508A JP2005294584A (ja) | 2004-03-31 | 2004-03-31 | 半導体装置および不純物導入用マスクならびに半導体装置の製造方法 |
US11/093,043 US7315062B2 (en) | 2004-03-31 | 2005-03-30 | Semiconductor device, mask for impurity implantation, and method of fabricating the semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004108508A JP2005294584A (ja) | 2004-03-31 | 2004-03-31 | 半導体装置および不純物導入用マスクならびに半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2005294584A true JP2005294584A (ja) | 2005-10-20 |
Family
ID=35095423
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004108508A Pending JP2005294584A (ja) | 2004-03-31 | 2004-03-31 | 半導体装置および不純物導入用マスクならびに半導体装置の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7315062B2 (ja) |
JP (1) | JP2005294584A (ja) |
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US8729610B2 (en) | 2011-06-15 | 2014-05-20 | Fujitsu Semiconductor Limited | Semiconductor device |
Also Published As
Publication number | Publication date |
---|---|
US7315062B2 (en) | 2008-01-01 |
US20050230765A1 (en) | 2005-10-20 |
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Legal Events
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---|---|---|---|
A977 | Report on retrieval |
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|
A131 | Notification of reasons for refusal |
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|
A02 | Decision of refusal |
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