JP3778061B2 - 高耐圧ｉｃの製造方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
この発明は、高耐圧ＩＣ（ＩＣ：集積回路）の製造方法に関する。
【０００２】
【従来の技術】
パワーデバイスは、モータ制御用のインバータやコンバータ、照明用のインバータ、各種電源およびソレノイドやリレーの駆動用スイッチ等の多くの分野でスイッチング素子として広く利用されている。このパワーデバイスの駆動や制御は、従来個別の半導体素子や電子部品を組み合わせて構成した電子回路によっていたが、近年ＬＳＩ（高集積度ＩＣ）技術を利用した数十Ｖ級の低耐圧ＩＣや数百Ｖ級の高耐圧ＩＣが実用化されており、さらに駆動・制御回路とパワーデバイスとを同一半導体基板に集積化したパワーＩＣが用いられインバータやコンバータなどの変換装置などの小型化や高信頼性が図られている。
【０００３】
図９はモータ制御用インバータのパワー部分を中心に説明する回路構成図である。三相モータＭｏを駆動するために用いるパワーデバイス（ここではＩＧＢＴであるＱ１〜Ｑ６とダイオードであるＤ１〜Ｄ６を示す）はブリッジ回路を構成し同一パッケージに収納されたパワーモジュールの構造をしている。ここでＩＧＢＴとは絶縁ゲート型バイポーラトランジスタのことである。主電源ＶCCは通常直流１００〜４００Ｖと高電圧である。主電源ＶCCの高電位側をＶCCH 、低電位側をＶCCL と表した場合、ＶCCH に接続されるＩＧＢＴＱ１〜Ｑ３を駆動するためには、ＩＧＢＴのゲート電極の電位はこれよりさらに高電位となるため、駆動回路にはフォトカプラー（ＰＣ：Ｐｈｏｔｏ Ｃｏｕｐｌｅｒ）や高耐圧ＩＣ（ＨＶＩＣ：Ｈｉｇｈ Ｖｏｌｔａｇｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）が用いられる。駆動回路の入出力端子Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）は通常マイクロコンピュータへ接続され、そのマイクロコンピュータによりインバータ全体の制御がなされる。
【０００４】
図１０は、図９で用いられる高耐圧ＩＣ（ＨＶＩＣ）の内部構成ユニットのブロック図を示す。その構成をつぎに説明する。入出力端子Ｉ／Ｏを通してマイクロコンピュータと信号のやりとりを行い、どのＩＧＢＴをオンさせ、どれをオフさせるかの制御信号を発生させる制御回路ＣＵ（Ｃｏｎｔｒｏｌ Ｕｎｉｔ）と、この制御回路ＣＵからの信号を入力ラインＳＩＮ４〜６で受けてＩＧＢＴのゲートドライブ用の出力ラインＯＵＴ４〜６から信号を出力し、また、ＩＧＢＴの過電流を電流検出端子ＯＣ４〜６で、過熱を温度端子ＯＴ４〜６で検出し、異常信号を出力ラインＳＯＵＴ４〜６で出力し、図９の主電源ＶCCの低電位側ＶCCL に接続するＩＧＢＴＱ４〜Ｑ６を駆動する、ゲート駆動回路ＧＤＵ（Ｇａｔｅ Ｄｒｉｖｅ Ｕｎｉｔ）４〜６と、ＧＤＵ４〜６と同じ機能で主電源ＶCCの高電位側ＶCCH に接続するＱ１からＱ３を駆動するゲート駆動回路ＧＤＵ１〜３と、ＶCCL レベルの制御回路ＣＵの信号とＶCCH レベルとＶCCL レベルの間を行き来するＧＤＵ１〜３の信号（ＳＩＮ１〜３、ＳＯＵＴ１〜３）との間を媒介する働きをするレベルシフト回路ＬＳＵ（Ｌｅｖｅｌ Ｓｈｉｆｔ Ｕｎｉｔ）とから構成されている。
【０００５】
ＧＤＵ１〜３のドライブ電源（図１１参照）ＶDD1 〜ＶDD3 の高電位側をＶDDH1〜ＶDDH3、低電位側をＶDDL1〜ＶDDL3で示し、ＧＤＵ４〜６のドライブ電源は共通電源ＶDDC （図１１でも省略されている）であり、この共通電源ＶDDC の高電位側をＶDDHC、低電位側をＶDDLCで示す。またＧＤＵ４〜６およびＣＵのドライブ共通電源ＶDDC は１０〜２０Ｖ程度であり、この共通電源ＶDDC の低電位側ＶDDLCは図９の主電源ＶCCの低電位側ＶCCL に接続する。
【０００６】
図１１は図１０のＧＤＵ１とＩＧＢＴＱ１のさらに詳細な接続図である。ここではその他のＧＤＵとＩＧＢＴは省略している。ＧＤＵ１のドライブ電源ＶDD1 は１０〜２０Ｖ程度であり、その低電位側ＶDDL1はＩＧＢＴＱ1 のエミッタ端子Ｅに即ちインバータ出力のＵ相に接続され、ＩＧＢＴＱ１のコレクタ端子Ｃが主電源ＶCCの高電位側ＶCCH に接続されている。このため、ＩＧＢＴＱ１がオンした時はＶDDL1の電位はＶCCH の電位とほぼ等しくなり、またＩＧＢＴＱ１がオフした時はＶDDL1の電位はＶCCL の電位とほぼ等しくなる。従って、ＧＤＵ１と他の回路ユニットとの間には主電源ＶCCの電圧より、さらに高い絶縁耐圧が必要であり、このことはＧＤＵ２、３についても同様である。そしてレベルシフト回路ＬＳＵはそれ自体が高耐圧でなければならない。同図においてＩＧＢＴＱ１は電流検出端子Ｍと温度検出素子θおよび温度検出端子Ｔｅｍｐを備え、ゲート駆動回路ＧＤＵ１は電流検出端子ＯＣ１や温度検出端子ＯＴ１によりＩＧＢＴＱ１の異常を検出し、異常信号を出力ラインＳＯＵＴ１から出力する。ＯＵＴ１はゲート駆動端子である。
【０００７】
図１２は図１０に示した高耐圧ＩＣ（ＨＶＩＣ）のチップの平面図を示し、各回路ユニットの配置が分かるように描いている。他の回路ユニットから高耐圧で分離される必要のあるＧＤＵ１は自己分離、接合分離あるいは誘電体分離により電気的に分離された島の中に形成されており、その周縁部を高耐圧接合終端構造ＨＶＪＴ（絶縁するために高電圧が印加される接合の終端部のリサーフ構造等をいう）により囲まれている。レベルシフト回路ＬＳＵの中には主電源ＶCCの低電位側の電位ＶCCL レベルの信号をドライブ電源ＶDD1 の低電位側の電位ＶDDL1レベルの信号（入力ラインＳＩＮ１の信号）にレベルシフトするための高耐圧ｎチャネルＭＯＳＦＥＴ（ＨＶＮ）が設けられている。
【０００８】
この高耐圧ｎチャネルＭＯＳＦＥＴには、中心のドレイン電極ＤN を囲んで高耐圧接合終端構造ＨＶＪＴが設けられている。またＧＤＵ１の分離された島の中にはＶDDL1レベルの信号（出力ラインＳＯＵＴ１の信号）をＶCCL レベルの信号にレベルシフトするための高耐圧ｐチャネルＭＯＳＦＥＴ（ＨＶＰ）が設けられており、この場合もドレイン電極ＤP を囲んで高耐圧接合終端構造ＨＶＪＴが設けられている。そして、ＧＤＵ１の入力ラインＳＩＮ１と出力ラインＳＯＵＴ１が、高耐圧接合終端構造ＨＶＪＴの上を通ってＧＤＵ１とＬＳＵの間にそれぞれ跨がって配線されている。また各ＧＤＵには図１１で示したＯＵＴ端子、ＯＣ端子、ＯＴ端子が配置され、ＧＤＵ１〜ＧＤＵ３にはＶDDH1〜ＶDDH3の端子、ＶDDL1〜ＶDDL3の端子が配置され、またＧＤＵ４〜ＧＤＵ６にはＶDDHCの端子とＶDDLCの端子が配置されている。同図ではＧＤＵ１とＧＤＵ４の詳細な説明をし、他のＧＤＵは詳細な配置説明は省略した。
【０００９】
以上が、特開平９−７４１９８号公報で説明されている内容である。前記の図１２の耐圧接合終端構造ＨＶＪＴが形成されるｎ型の第２ウエル領域と、浮遊基準回路であるＧＤＵが形成されるｎ型の第１ウエル領域と、接地基準回路であるＬＳＩやＣＵを形成するｐ型の半導体基板（半導体層としても構わない）について次に説明する。
【００１０】
図１３は、従来の高耐圧ＩＣの構成図であり、同図（ａ）は平面図、同図（ｂ）は同図（ａ）のＸ−Ｘ線で切断した要部断面図、同図（ｃ）は、同図（ａ）のＢ部の要部断面斜視図である。これはリサーフ構造の高耐圧ＩＣの活性領域と耐圧接合終端構造の箇所の要部断面図である。ここでは、耐圧接合終端構造は第２ウエル領域５２に形成される。
【００１１】
高電位側の第１活性領域に形成されるゲート駆動回路である浮遊基準回路は、ｎ型の第１ウエル領域５１に形成され、周囲が耐圧接合終端構造（周縁部領域）の形成されるｎ型の第２ウエル領域５２で囲まれ、低電位側の第２活性領域に形成される制御回路である接地基準回路（ｐ型の半導体基板５３に形成される）とは基準電位が分離されている。
【００１２】
第１ウエル領域５１に高電位、半導体基板５３にグランド電位が印加されると図１４に示すように、リサーフ構造となっている耐圧接合終端構造が形成されている第２ウエル領域５２内全域に空乏層が広がって、表面とｐｎ接合（第２ウエル領域５２と半導体基板５３とのｐｎ接合）での電界強度が緩和されて、安定した耐圧を得ることができる。リサーフ構造では、第２ウエル領域５２の不純物濃度は低く、拡散深さが浅いので、空乏層が広がり易くなっている。尚、この第２ウエル領域５２を形成しない場合は、空乏層が第１ウエル領域５１内に広がり図示しない活性領域に到達してパンチスルーするため、高耐圧化を図ることは困難である。
【００１３】
前記の高耐圧ＩＣにおいて、接地基準回路から浮遊基準回路への信号の伝達は、例えば、高耐圧ＮＭＯＳを用いたレベルシフトアップによって行われる。前記したように、この第１活性領域に形成される浮遊基準回路は第１ウエル領域５１に形成され、高耐圧接合終端構造は第２ウエル領域５２に形成される。この第２ウエル領域５２は、第１ウエル領域５１より低い不純物濃度で、浅い拡散深さに形成する必要がある。このため、イオン注入するときのレジストマスクを形成するフォトマスクは、それぞれ各１枚必要となる。つまり、第１ウエル領域５１と第２ウエル領域５２を形成するために２枚のフォトマスクが必要となりイオン注入も２回必要となる。
【００１４】
【発明が解決しようとする課題】
このように、２枚のマスクを用いて、第１ウエル領域、第２ウエル領域を形成すると、当然製造コストが増大する。
この発明の目的は、前記の課題を解決して、１枚のフォトマスクで、第１ウエル領域および第２ウエル領域を形成し、低コストの高耐圧ＩＣおよびその製造方法を提供することにある。
【００１５】
【課題を解決するための手段】
前記の目的を達成するために、第１導電型の半導体基板の第１主面の表面層に、活性領域を形成する第２導電型の第１ウエル領域と、該第１ウエル領域の周囲に、該第１ウエル領域と接して、該第１ウエル領域より拡散後の不純物濃度が低く、耐圧接合終端構造となる第２導電型の第２ウエル領域とを形成する高耐圧ＩＣの製造方法において、
第１導電型の半導体基板上にフォトレジスト膜を被覆する工程と、
第１ウエル領域を形成するための第１のパターンと、該第１のパターンよりも小さい複数であって第２ウエル領域を形成するための第２のパターンとを有する１枚のフォトマスクを用いて、第１イオン注入レジストマスク部と、複数個の開口を有する第２イオン注入レジストマスク部とを前記フォトレジスト膜に形成する工程と、
前記第１イオン注入レジストマスク部と第２イオン注入レジストマスク部に、同一ドーズ量で、同時にイオン注入する工程と、
前記半導体基板を熱処理し、複数個の開口を有する第２イオン注入レジストマスク部により形成された複数の拡散領域を互いに横方向拡散で接続させる工程とを有することとする。
【００１６】
【００１７】
【００１８】
また、第１導電型の半導体基板の第１主面の表面層に、活性領域を形成する第２導電型の第１ウエル領域と、該第１ウエル領域の周囲に、該第１ウエル領域と接して、該第１ウエル領域より拡散後の不純物濃度が低く、耐圧接合終端構造となる第２導電型の第２ウエル領域とを形成する高耐圧ＩＣの製造方法において、
第１導電型の半導体基板上にフォトレジスト膜を被覆する工程と、
第１ウエル領域を形成するための第１のパターンと、該第１のパターンよりも小さい複数であって第２ウエル領域を形成するための第２のパターンとを有する１枚のフォトマスクを用いて、第１イオン注入レジストマスク部と、複数個の開口を有する第２イオン注入レジストマスク部とを前記フォトレジスト膜に形成する工程と、
前記第１イオン注入レジストマスク部と第２イオン注入レジストマスク部に、同一ドーズ量で、同時にイオン注入する工程と、
前記半導体基板を熱処理し、複数個の開口を有する第２イオン注入レジストマスク部により形成された複数の拡散領域を独立して設け、該拡散領域から前記半導体基板へそれぞれ伸びる空乏層が、該第２ウエル領域と前記半導体基板とのｐｎ接合が絶縁破壊する電圧より低い電圧で接するように、複数の前記拡散領域を配置する工程を有することとする。
【００１９】
また、前記第２イオン注入レジストマスク部のパターンが、ストライプ状、リング状又はドット状のいずれかであるとよい。
また、前記第２ウエル領域に、第１導電型の拡散領域を第２のオフセット領域として形成するとよい。
【００２０】
【発明の実施の形態】
以下の図の説明で、導電型を逆にしても構わない。
図１は、この発明の第１実施例の高耐圧ＩＣの構成図であり、同図（ａ）は平面図、同図（ｂ）は同図（ａ）のＸ−Ｘ線で切断した要部断面図、同図（ｃ）は同図（ａ）のＹ−Ｙ線およびＺ−Ｚ線で切断した要部断面図である。また、図２は、図１のＡ部の断面斜視図であり、図３は、図１の高耐圧ＩＣの製造に用いたフォトマスクである。
【００２１】
図１、図２および図３を用いて、この発明の第１実施例の高耐圧ＩＣを説明する。ｐ型の半導体基板３の表面層に、不純物濃度が高く、拡散深さの深いｎ型の第１ウエル領域１を形成し、また、この第１ウエル領域１と接して、第１ウエル領域１より不純物濃度が低く、拡散深さが浅いｎ型の第２ウエル領域２を形成する。この第２ウエル領域２が、ｎ型オフセット領域の耐圧接合終端構造となる。
【００２２】
第１ウエル領域１に浮遊基準回路を形成し、第２ウエル領域２の外周部の半導体基板３に接地基準回路を形成する。
第２ウエル領域２の拡散深さは図示イの深いと図示ロの浅いを繰り返し、その領域先端の断面形状は波形４となる。
この第１ウエル領域１と第２ウエル領域２は、図３のようなストライプ６形状を有するフォトマスク５を用いて、イオン注入用のレジストマスクを半導体基板３上に形成し、１回のイオン注入を行なった後、熱処理することで形成する。第２ウエル領域２を形成するレジストマスクは、フォトマスク５のストライプ６に相当する箇所のフォトレジストが除去され、ハッチングを施した箇所に相当するフォトレジストだけ残っている。このレジストマスクを用いて、イオン注入すると、フォトレジストの開口部には不純物がイオン注入され、フォトレジストで覆われた箇所には不純物がイオン注入されない。そのために、イオン注入した後の熱拡散で、第２ウエル領域２の先端の断面形状は波形となる。
【００２３】
図４は、図１の高耐圧ＩＣの製造方法であり、同図（ａ）から同図（ｄ）は工程順に示した要部工程断面図である。
図４において、ｐ型の半導体基板３の表面に、フォトレジスト膜７を全面に被覆する（同図（ａ））。
つぎに、第１ウエル領域１形成箇所と第２ウエル領域２形成箇所のフォトレジスト膜７を開口するために、図３のようなストライプ６の形状を有する１枚のフォトマスク５を用いて、フォトレジスト膜７をフォトリソグラフィーで露光・現像してパターン形成し（レジストマスクとする）、第１ウエル領域１形成箇所のフォトレジスト膜を開口し、第２ウエル領域２形成箇所のフォトレジスト膜をストライプ６状に開口する。図４のａ、ｂは、図３のａ、ｂの箇所を示す。図３からも分かるように、第１ウエル領域１を形成する箇所のフォトレジスト膜７の開口度は１００％であるのに対して、第２ウエル領域２を形成する箇所のフォトレジスト膜７の開口度は、複数のストライプ状の開口部のため、小さい（同図（ｂ））。
【００２４】
つぎに、同一のドーズ量でｎ型の不純物８のイオン注入９を行う（同図（ｃ））。
つぎに、フォトレジスト膜７を除去した後、熱処理して、イオン注入された不純物８を拡散する。この場合、第１ウエル領域１より、第２ウエル領域２に打ち込まれた不純物８の総量が少ないために、第２ウエル領域２の不純物濃度が低く、また、拡散深さが小さい。また、第２ウエル領域２の拡散された先端の断面形状は、図２に示すように、波形４となる（同図（ｄ））。
【００２５】
つぎに、図示しないが、第１ウエル領域１に、浮遊基準回路を形成し、第２ウエル領域２にｎ型オフセット領域（耐圧接合終端構造）を形成し、第１ウエル領域１と第２ウエル領域２以外の半導体基板３に接地基準回路を形成する。
尚、接地基準回路を、第１ウエル領域１と同じ拡散工程で第１ウエル領域１とは離して形成されるウエル領域内に形成すると、浮遊基準回路と同じ構成の回路素子が形成できるので設計上都合がよい。
【００２６】
前記のように、第１ウエル領域１、第２ウエル領域２を形成するときに用いるフォトマスクが１枚でよく、また、イオン注入も同一条件で１回で済むために、製造コストを低減できる。
図５は、この発明の第２実施例の高耐圧ＩＣの要部断面斜視図である。図２との違いは、第２ウエル領域２がそれぞれ分離・独立したｎ型の拡散領域２ａで構成されている点である。この場合、拡散領域２ａから前記半導体基板へそれぞれ伸びる空乏層が、拡散領域２ａと半導体基板とのｐｎ接合が絶縁破壊する電圧より低い電圧で、互いに接するように、拡散領域２ａ間の間隔を決めることで、耐圧低下を防止することができる。
【００２７】
この高耐圧ＩＣの製造方法において、図４との違いは、図４（ｂ）の工程で、第２ウエル領域２を形成するフォトレジスト膜の開口度を小さくするか、図４（ｄ）の工程で、熱拡散時間を短くすることで、第２ウエル領域を構成する拡散領域２ａを分離・独立して形成することである。この場合、前記したように、拡散領域２ａから半導体基板１へそれぞれ伸びる空乏層１０が、拡散領域２ａと半導体基板１とのｐｎ接合が絶縁破壊する電圧より低い電圧で、互いに接するように、分離・独立した拡散領域間の間隔Ｌを決めることである。
【００２８】
図６は、フォトマスクの平面形状を示し、同図（ａ）はリング状、同図（ｂ）はドット状とした図である。
このフォトマスクのハッチング箇所がフォトレジスト膜が残って、レジストマスクとなる部分に相当し、フォトレジスト膜の開口部から、半導体基板３上に不純物がイオン注入される。また同図（ａ）のリング１１の本数は耐圧によって増減させるとよい。同図（ｂ）のドット１２の形状は多角形でも円形でもよい。
【００２９】
尚、第２ウエル領域２に、図７のように、レベルシフト回路用のＭＯＳＦＥＴを形成しても構わない。このＭＯＳＦＥＴのｐチャネル層１６の深さは、図示ロの深さより浅く形成する。図中の１７はｎ+ ソース、１８はｎ+ ドレイン、１９はゲート、２０はコンタクトをとるためのｐ+ 層である。
図８は、この発明の第３実施例の高耐圧ＩＣの要部断面図である。図８は、図１（ｃ）に相当する図であり、図１（ｃ）との違いは、第２ウエル領域２の表面層にｐ型の拡散領域２１を形成し、ダブルリサーフ構造とした点である。ｎ型の第２ウエル領域を第１のオフセット領域とすると、ｐ型の拡散領域２１が第２のオフセット領域となり、図１より、耐圧の確保が容易になる。
【００３０】
【発明の効果】
この発明により、高耐圧ＩＣを構成する浮遊基準回路を形成する第１ウエル領域と、耐圧接合終端構造を形成する第２ウエル領域（オフセット領域）を、１枚のフォトマスクと、１回のイオン注入で形成することができて、製造コストの低減を図ることができる。
【図面の簡単な説明】
【図１】 この発明の第１実施例の高耐圧ＩＣの構成図であり、（ａ）は平面図、（ｂ）は（ａ）のＸ−Ｘ線で切断した要部断面図、（ｃ）は（ａ）のＹ−Ｙ線およびＺ−Ｚ線で切断した要部断面図
【図２】 図１のＡ部の断面斜視図
【図３】 図１の高耐圧ＩＣの製造に用いたフォトマスクの平面パターン図
【図４】 図１の高耐圧ＩＣの製造方法であり、（ａ）から（ｄ）は工程順に示した要部工程断面図
【図５】 この発明の第２実施例の高耐圧ＩＣの要部断面斜視図
【図６】 フォトマスクの平面形状を示し、（ａ）はリング状、（ｂ）はドット状の図
【図７】 第２ウエル領域にＭＯＳＦＥＴを形成した図
【図８】 この発明の第３実施例の高耐圧ＩＣの要部断面図
【図９】 モータ制御用インバータのパワー部分を中心に説明する回路構成図
【図１０】 図９で用いられる高耐圧ＩＣ（ＨＶＩＣ）の内部構成ユニットのブロック図
【図１１】 図１０のＧＤＵ１とＩＧＢＴＱ１のさらに詳細な接続図
【図１２】 図９と同一回路をインテリジェントパワーモジュールと呼ばれる製品を用いて構成した構成図
【図１３】 従来の高耐圧ＩＣの構成図であり、（ａ）平面図、（ｂ）は（ａ）のＸ−Ｘ線で切断した要部断面図、（ｃ）は、（ａ）のＢ部の要部断面斜視図
【図１４】 第２ウエル領域の全域に広がる空乏層の図
【符号の説明】
１ 第１ウエル領域（ｎ型）
２ 第２ウエル領域（ｎ型）
２ａ 拡散領域（ｎ型）
３ 半導体基板（ｐ型）
４ 波形
５ フォトマスク
６ ストライプ
７ フォトレジスト膜
８ ｎ型不純物
９ イオン注入
１０ 空乏層
１１ リング
１２ ドット
１７ ｎ+ ソース
１８ ｎ+ ドレイン
１９ ゲート
２０ ｐ+ 層
２１ ｐ型の拡散領域

Claims (4)

  1. 第１導電型の半導体基板の第１主面の表面層に、活性領域を形成する第２導電型の第１ウエル領域と、該第１ウエル領域の周囲に、該第１ウエル領域と接して、該第１ウエル領域より拡散後の不純物濃度が低く、耐圧接合終端構造となる第２導電型の第２ウエル領域とを形成する高耐圧ＩＣの製造方法において、
    第１導電型の半導体基板上にフォトレジスト膜を被覆する工程と、
    第１ウエル領域を形成するための第１のパターンと、該第１のパターンよりも小さい複数であって第２ウエル領域を形成するための第２のパターンとを有する１枚のフォトマスクを用いて、第１イオン注入レジストマスク部と、複数個の開口を有する第２イオン注入レジストマスク部とを前記フォトレジスト膜に形成する工程と、
    前記第１イオン注入レジストマスク部と第２イオン注入レジストマスク部に、同一ドーズ量で、同時にイオン注入する工程と、
    前記半導体基板を熱処理し、複数個の開口を有する第２イオン注入レジストマスク部により形成された複数の拡散領域を互いに横方向拡散で接続させる工程とを有することを特徴とする高耐圧ＩＣの製造方法。
  2. 第１導電型の半導体基板の第１主面の表面層に、活性領域を形成する第２導電型の第１ウエル領域と、該第１ウエル領域の周囲に、該第１ウエル領域と接して、該第１ウエル領域より拡散後の不純物濃度が低く、耐圧接合終端構造となる第２導電型の第２ウエル領域とを形成する高耐圧ＩＣの製造方法において、
    第１導電型の半導体基板上にフォトレジスト膜を被覆する工程と、
    第１ウエル領域を形成するための第１のパターンと、該第１のパターンよりも小さい複数であって第２ウエル領域を形成するための第２のパターンとを有する１枚のフォトマスクを用いて、第１イオン注入レジストマスク部と、複数個の開口を有する第２イオン注入レジストマスク部とを前記フォトレジスト膜に形成する工程と、
    前記第１イオン注入レジストマスク部と第２イオン注入レジストマスク部に、同一ドーズ量で、同時にイオン注入する工程と、
    前記半導体基板を熱処理し、複数個の開口を有する第２イオン注入レジストマスク部により形成された複数の拡散領域を独立して設け、該拡散領域から前記半導体基板へそれぞれ伸びる空乏層が、該第２ウエル領域と前記半導体基板とのｐｎ接合が絶縁破壊する電圧より低い電圧で接するように、複数の前記拡散領域を配置する工程を有することを特徴とする高耐圧ＩＣの製造方法。
  3. 前記第２イオン注入レジストマスク部のパターンが、ストライプ状、リング状又はドット状のいずれかであることを特徴とする請求項１又は２に記載の高耐圧ＩＣの製造方法。
  4. 前記第２ウエル領域に、第１導電型の拡散領域を形成することを特徴とする請求項１に記載の高耐圧ＩＣの製造方法。
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