JP2003152095A - 高耐圧ｉｃおよびその製造方法 - Google Patents
高耐圧ｉｃおよびその製造方法Info
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 15
- 238000009792 diffusion process Methods 0.000 claims abstract description 50
- 239000012535 impurity Substances 0.000 claims abstract description 19
- 230000015556 catabolic process Effects 0.000 claims description 53
- 239000004065 semiconductor Substances 0.000 claims description 36
- 239000000758 substrate Substances 0.000 claims description 34
- 229920002120 photoresistant polymer Polymers 0.000 claims description 18
- 239000010410 layer Substances 0.000 claims description 16
- 238000005468 ion implantation Methods 0.000 claims description 12
- 239000002344 surface layer Substances 0.000 claims description 10
- 238000000034 method Methods 0.000 claims description 4
- 239000011248 coating agent Substances 0.000 claims description 2
- 238000000576 coating method Methods 0.000 claims description 2
- 150000002500 ions Chemical class 0.000 abstract description 2
- 101100014507 Arabidopsis thaliana GDU1 gene Proteins 0.000 description 14
- 238000010586 diagram Methods 0.000 description 14
- 206010017886 Gastroduodenal ulcer Diseases 0.000 description 8
- 101100317273 Caenorhabditis elegans ddl-1 gene Proteins 0.000 description 6
- 238000001514 detection method Methods 0.000 description 6
- 101100014510 Arabidopsis thaliana GDU4 gene Proteins 0.000 description 4
- NCGICGYLBXGBGN-UHFFFAOYSA-N 3-morpholin-4-yl-1-oxa-3-azonia-2-azanidacyclopent-3-en-5-imine;hydrochloride Chemical compound Cl.[N-]1OC(=N)C=[N+]1N1CCOCC1 NCGICGYLBXGBGN-UHFFFAOYSA-N 0.000 description 3
- 102100026446 Aldo-keto reductase family 1 member C1 Human genes 0.000 description 3
- 101710117294 Aldo-keto reductase family 1 member C1 Proteins 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 238000000926 separation method Methods 0.000 description 3
- 102100024090 Aldo-keto reductase family 1 member C3 Human genes 0.000 description 2
- 230000005856 abnormality Effects 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 101100014509 Arabidopsis thaliana GDU3 gene Proteins 0.000 description 1
- 101000718028 Homo sapiens Aldo-keto reductase family 1 member C1 Proteins 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 208000035790 developmental dysplasia of the hip 1 Diseases 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/063—Reduced surface field [RESURF] pn-junction structures
- H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/66409—Unipolar field-effect transistors
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Abstract
(57)【要約】
【課題】１枚のフォトマスクで、第１ウエル領域および
耐圧接合終端構造を形成する第２ウエル領域を形成し、
低コストの高耐圧ＩＣおよびその製造方法を提供する。 【解決手段】浮遊基準回路が形成される第１ウエル領域
１と、耐圧接合終端構造を形成する第２ウエル領域２と
を１枚のフォトマスクを用いて形成する。このフォトマ
スクは第２ウエル領域を形成するためのレジストマスク
を部分的に開口するようにしたマスクであり、第１ウエ
ル領域１と第２ウエル領域２のイオン注入を同時に行っ
ても、熱拡散後の第２ウエル領域２の不純物濃度を第１
ウエルよりも低くすることができて、耐圧接合終端構造
（リサーフ構造）とすることができる。
耐圧接合終端構造を形成する第２ウエル領域を形成し、
低コストの高耐圧ＩＣおよびその製造方法を提供する。 【解決手段】浮遊基準回路が形成される第１ウエル領域
１と、耐圧接合終端構造を形成する第２ウエル領域２と
を１枚のフォトマスクを用いて形成する。このフォトマ
スクは第２ウエル領域を形成するためのレジストマスク
を部分的に開口するようにしたマスクであり、第１ウエ
ル領域１と第２ウエル領域２のイオン注入を同時に行っ
ても、熱拡散後の第２ウエル領域２の不純物濃度を第１
ウエルよりも低くすることができて、耐圧接合終端構造
（リサーフ構造）とすることができる。
Description
【０００１】
【発明の属する技術分野】この発明は、高耐圧ＩＣ（Ｉ
Ｃ：集積回路）およびその製造方法に関する。
Ｃ：集積回路）およびその製造方法に関する。
【０００２】
【従来の技術】パワーデバイスは、モータ制御用のイン
バータやコンバータ、照明用のインバータ、各種電源お
よびソレノイドやリレーの駆動用スイッチ等の多くの分
野でスイッチング素子として広く利用されている。この
パワーデバイスの駆動や制御は、従来個別の半導体素子
や電子部品を組み合わせて構成した電子回路によってい
たが、近年ＬＳＩ（高集積度ＩＣ）技術を利用した数十
Ｖ級の低耐圧ＩＣや数百Ｖ級の高耐圧ＩＣが実用化され
ており、さらに駆動・制御回路とパワーデバイスとを同
一半導体基板に集積化したパワーＩＣが用いられインバ
ータやコンバータなどの変換装置などの小型化や高信頼
性が図られている。
バータやコンバータ、照明用のインバータ、各種電源お
よびソレノイドやリレーの駆動用スイッチ等の多くの分
野でスイッチング素子として広く利用されている。この
パワーデバイスの駆動や制御は、従来個別の半導体素子
や電子部品を組み合わせて構成した電子回路によってい
たが、近年ＬＳＩ（高集積度ＩＣ）技術を利用した数十
Ｖ級の低耐圧ＩＣや数百Ｖ級の高耐圧ＩＣが実用化され
ており、さらに駆動・制御回路とパワーデバイスとを同
一半導体基板に集積化したパワーＩＣが用いられインバ
ータやコンバータなどの変換装置などの小型化や高信頼
性が図られている。
【０００３】図９はモータ制御用インバータのパワー部
分を中心に説明する回路構成図である。三相モータＭｏ
を駆動するために用いるパワーデバイス（ここではＩＧ
ＢＴであるＱ１〜Ｑ６とダイオードであるＤ１〜Ｄ６を
示す）はブリッジ回路を構成し同一パッケージに収納さ
れたパワーモジュールの構造をしている。ここでＩＧＢ
Ｔとは絶縁ゲート型バイポーラトランジスタのことであ
る。主電源ＶCCは通常直流１００〜４００Ｖと高電圧で
ある。主電源ＶCCの高電位側をＶCCH 、低電位側をＶ
CCL と表した場合、ＶCCH に接続されるＩＧＢＴＱ１〜
Ｑ３を駆動するためには、ＩＧＢＴのゲート電極の電位
はこれよりさらに高電位となるため、駆動回路にはフォ
トカプラー（ＰＣ：Ｐｈｏｔｏ Ｃｏｕｐｌｅｒ）や高
耐圧ＩＣ（ＨＶＩＣ：Ｈｉｇｈ Ｖｏｌｔａｇｅ Ｉｎ
ｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）が用いられる。駆
動回路の入出力端子Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕ
ｔ）は通常マイクロコンピュータへ接続され、そのマイ
クロコンピュータによりインバータ全体の制御がなされ
る。
分を中心に説明する回路構成図である。三相モータＭｏ
を駆動するために用いるパワーデバイス（ここではＩＧ
ＢＴであるＱ１〜Ｑ６とダイオードであるＤ１〜Ｄ６を
示す）はブリッジ回路を構成し同一パッケージに収納さ
れたパワーモジュールの構造をしている。ここでＩＧＢ
Ｔとは絶縁ゲート型バイポーラトランジスタのことであ
る。主電源ＶCCは通常直流１００〜４００Ｖと高電圧で
ある。主電源ＶCCの高電位側をＶCCH 、低電位側をＶ
CCL と表した場合、ＶCCH に接続されるＩＧＢＴＱ１〜
Ｑ３を駆動するためには、ＩＧＢＴのゲート電極の電位
はこれよりさらに高電位となるため、駆動回路にはフォ
トカプラー（ＰＣ：Ｐｈｏｔｏ Ｃｏｕｐｌｅｒ）や高
耐圧ＩＣ（ＨＶＩＣ：Ｈｉｇｈ Ｖｏｌｔａｇｅ Ｉｎ
ｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）が用いられる。駆
動回路の入出力端子Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕ
ｔ）は通常マイクロコンピュータへ接続され、そのマイ
クロコンピュータによりインバータ全体の制御がなされ
る。
【０００４】図１０は、図９で用いられる高耐圧ＩＣ
（ＨＶＩＣ）の内部構成ユニットのブロック図を示す。
その構成をつぎに説明する。入出力端子Ｉ／Ｏを通して
マイクロコンピュータと信号のやりとりを行い、どのＩ
ＧＢＴをオンさせ、どれをオフさせるかの制御信号を発
生させる制御回路ＣＵ（Ｃｏｎｔｒｏｌ Ｕｎｉｔ）
と、この制御回路ＣＵからの信号を入力ラインＳＩＮ４
〜６で受けてＩＧＢＴのゲートドライブ用の出力ライン
ＯＵＴ４〜６から信号を出力し、また、ＩＧＢＴの過電
流を電流検出端子ＯＣ４〜６で、過熱を温度端子ＯＴ４
〜６で検出し、異常信号を出力ラインＳＯＵＴ４〜６で
出力し、図９の主電源ＶCCの低電位側ＶCCLに接続する
ＩＧＢＴＱ４〜Ｑ６を駆動する、ゲート駆動回路ＧＤＵ
（ＧａｔｅＤｒｉｖｅ Ｕｎｉｔ）４〜６と、ＧＤＵ４
〜６と同じ機能で主電源ＶCCの高電位側ＶCCH に接続す
るＱ１からＱ３を駆動するゲート駆動回路ＧＤＵ１〜３
と、ＶCCL レベルの制御回路ＣＵの信号とＶCCH レベル
とＶCCL レベルの間を行き来するＧＤＵ１〜３の信号
（ＳＩＮ１〜３、ＳＯＵＴ１〜３）との間を媒介する働
きをするレベルシフト回路ＬＳＵ（Ｌｅｖｅｌ Ｓｈｉ
ｆｔ Ｕｎｉｔ）とから構成されている。
（ＨＶＩＣ）の内部構成ユニットのブロック図を示す。
その構成をつぎに説明する。入出力端子Ｉ／Ｏを通して
マイクロコンピュータと信号のやりとりを行い、どのＩ
ＧＢＴをオンさせ、どれをオフさせるかの制御信号を発
生させる制御回路ＣＵ（Ｃｏｎｔｒｏｌ Ｕｎｉｔ）
と、この制御回路ＣＵからの信号を入力ラインＳＩＮ４
〜６で受けてＩＧＢＴのゲートドライブ用の出力ライン
ＯＵＴ４〜６から信号を出力し、また、ＩＧＢＴの過電
流を電流検出端子ＯＣ４〜６で、過熱を温度端子ＯＴ４
〜６で検出し、異常信号を出力ラインＳＯＵＴ４〜６で
出力し、図９の主電源ＶCCの低電位側ＶCCLに接続する
ＩＧＢＴＱ４〜Ｑ６を駆動する、ゲート駆動回路ＧＤＵ
（ＧａｔｅＤｒｉｖｅ Ｕｎｉｔ）４〜６と、ＧＤＵ４
〜６と同じ機能で主電源ＶCCの高電位側ＶCCH に接続す
るＱ１からＱ３を駆動するゲート駆動回路ＧＤＵ１〜３
と、ＶCCL レベルの制御回路ＣＵの信号とＶCCH レベル
とＶCCL レベルの間を行き来するＧＤＵ１〜３の信号
（ＳＩＮ１〜３、ＳＯＵＴ１〜３）との間を媒介する働
きをするレベルシフト回路ＬＳＵ（Ｌｅｖｅｌ Ｓｈｉ
ｆｔ Ｕｎｉｔ）とから構成されている。
【０００５】ＧＤＵ１〜３のドライブ電源（図１１参
照）ＶDD1 〜ＶDD3 の高電位側をＶDD H1〜ＶDDH3、低電
位側をＶDDL1〜ＶDDL3で示し、ＧＤＵ４〜６のドライブ
電源は共通電源ＶDDC （図１１でも省略されている）で
あり、この共通電源ＶDDC の高電位側をＶDDHC、低電位
側をＶDDLCで示す。またＧＤＵ４〜６およびＣＵのドラ
イブ共通電源ＶDDC は１０〜２０Ｖ程度であり、この共
通電源ＶDDC の低電位側ＶDDLCは図８の主電源ＶCCの低
電位側ＶCCL に接続する。
照）ＶDD1 〜ＶDD3 の高電位側をＶDD H1〜ＶDDH3、低電
位側をＶDDL1〜ＶDDL3で示し、ＧＤＵ４〜６のドライブ
電源は共通電源ＶDDC （図１１でも省略されている）で
あり、この共通電源ＶDDC の高電位側をＶDDHC、低電位
側をＶDDLCで示す。またＧＤＵ４〜６およびＣＵのドラ
イブ共通電源ＶDDC は１０〜２０Ｖ程度であり、この共
通電源ＶDDC の低電位側ＶDDLCは図８の主電源ＶCCの低
電位側ＶCCL に接続する。
【０００６】図１１は図１０のＧＤＵ１とＩＧＢＴＱ１
のさらに詳細な接続図を示す。ここではその他のＧＤＵ
とＩＧＢＴは省略している。ＧＤＵ１のドライブ電源Ｖ
DD1は１０〜２０Ｖ程度であり、その低電位側ＶDDL1は
ＩＧＢＴＱ1 のエミッタ端子Ｅに即ちインバータ出力の
Ｕ相に接続され、ＩＧＢＴＱ１のコレクタ端子Ｃが主電
源ＶCCの高電位側ＶCCH に接続されている。このため、
ＩＧＢＴＱ１がオンした時はＶDDL1の電位はＶCCH の電
位とほぼ等しくなり、またＩＧＢＴＱ１がオフした時は
ＶDDL1の電位はＶCCL の電位とほぼ等しくなる。従っ
て、ＧＤＵ１と他の回路ユニットとの間には主電源ＶCC
の電圧より、さらに高い絶縁耐圧が必要であり、このこ
とはＧＤＵ２、３についても同様である。そしてレベル
シフト回路ＬＳＵはそれ自体が高耐圧でなければならな
い。同図においてＩＧＢＴＱ１は電流検出端子Ｍと温度
検出素子θおよび温度検出端子Ｔｅｍｐを備え、ゲート
駆動回路ＧＤＵ１は電流検出端子ＯＣ１や温度検出端子
ＯＴ１によりＩＧＢＴＱ１の異常を検出し、異常信号を
出力ラインＳＯＵＴ１から出力する。ＯＵＴ１はゲート
駆動端子である。
のさらに詳細な接続図を示す。ここではその他のＧＤＵ
とＩＧＢＴは省略している。ＧＤＵ１のドライブ電源Ｖ
DD1は１０〜２０Ｖ程度であり、その低電位側ＶDDL1は
ＩＧＢＴＱ1 のエミッタ端子Ｅに即ちインバータ出力の
Ｕ相に接続され、ＩＧＢＴＱ１のコレクタ端子Ｃが主電
源ＶCCの高電位側ＶCCH に接続されている。このため、
ＩＧＢＴＱ１がオンした時はＶDDL1の電位はＶCCH の電
位とほぼ等しくなり、またＩＧＢＴＱ１がオフした時は
ＶDDL1の電位はＶCCL の電位とほぼ等しくなる。従っ
て、ＧＤＵ１と他の回路ユニットとの間には主電源ＶCC
の電圧より、さらに高い絶縁耐圧が必要であり、このこ
とはＧＤＵ２、３についても同様である。そしてレベル
シフト回路ＬＳＵはそれ自体が高耐圧でなければならな
い。同図においてＩＧＢＴＱ１は電流検出端子Ｍと温度
検出素子θおよび温度検出端子Ｔｅｍｐを備え、ゲート
駆動回路ＧＤＵ１は電流検出端子ＯＣ１や温度検出端子
ＯＴ１によりＩＧＢＴＱ１の異常を検出し、異常信号を
出力ラインＳＯＵＴ１から出力する。ＯＵＴ１はゲート
駆動端子である。
【０００７】図１２は図１０に示した高耐圧ＩＣ（ＨＶ
ＩＣ）のチップの平面図を示し、各回路ユニットの配置
が分かるように描いている。他の回路ユニットから高耐
圧で分離される必要のあるＧＤＵ１は自己分離、接合分
離あるいは誘電体分離により電気的に分離された島の中
に形成されており、その周縁部を高耐圧接合終端構造Ｈ
ＶＪＴ（絶縁するために高電圧が印加される接合の終端
部のリサーフ構造等をいう）により囲まれている。レベ
ルシフト回路ＬＳＵの中には主電源ＶCCの低電位側の電
位ＶCCL レベルの信号をドライブ電源ＶDD1 の低電位側
の電位ＶDDL1レベルの信号（入力ラインＳＩＮ１の信
号）にレベルシフトするための高耐圧ｎチャネルＭＯＳ
ＦＥＴ（ＨＶＮ）が設けられている。
ＩＣ）のチップの平面図を示し、各回路ユニットの配置
が分かるように描いている。他の回路ユニットから高耐
圧で分離される必要のあるＧＤＵ１は自己分離、接合分
離あるいは誘電体分離により電気的に分離された島の中
に形成されており、その周縁部を高耐圧接合終端構造Ｈ
ＶＪＴ（絶縁するために高電圧が印加される接合の終端
部のリサーフ構造等をいう）により囲まれている。レベ
ルシフト回路ＬＳＵの中には主電源ＶCCの低電位側の電
位ＶCCL レベルの信号をドライブ電源ＶDD1 の低電位側
の電位ＶDDL1レベルの信号（入力ラインＳＩＮ１の信
号）にレベルシフトするための高耐圧ｎチャネルＭＯＳ
ＦＥＴ（ＨＶＮ）が設けられている。
【０００８】この高耐圧ｎチャネルＭＯＳＦＥＴには、
中心のドレイン電極ＤN を囲んで高耐圧接合終端構造Ｈ
ＶＪＴが設けられている。またＧＤＵ１の分離された島
の中にはＶDDL1レベルの信号（出力ラインＳＯＵＴ１の
信号）をＶCCL レベルの信号にレベルシフトするための
高耐圧ｐチャネルＭＯＳＦＥＴ（ＨＶＰ）が設けられて
おり、この場合もドレイン電極ＤP を囲んで高耐圧接合
終端構造ＨＶＪＴが設けられている。そして、ＧＤＵ１
の入力ラインＳＩＮ１と出力ラインＳＯＵＴ１が、高耐
圧接合終端構造ＨＶＪＴの上を通ってＧＤＵ１とＬＳＵ
の間にそれぞれ跨がって配線されている。また各ＧＤＵ
には図１１で示したＯＵＴ端子、ＯＣ端子、ＯＴ端子が
配置され、ＧＤＵ１〜ＧＤＵ３にはＶDDH1〜ＶDDH3の端
子、ＶDD L1〜ＶDDL3の端子が配置され、またＧＤＵ４〜
ＧＤＵ６にはＶDDHCの端子とＶDD LCの端子が配置されて
いる。同図ではＧＤＵ１とＧＤＵ４の詳細な説明をし、
他のＧＤＵは詳細な配置説明は省略した。
中心のドレイン電極ＤN を囲んで高耐圧接合終端構造Ｈ
ＶＪＴが設けられている。またＧＤＵ１の分離された島
の中にはＶDDL1レベルの信号（出力ラインＳＯＵＴ１の
信号）をＶCCL レベルの信号にレベルシフトするための
高耐圧ｐチャネルＭＯＳＦＥＴ（ＨＶＰ）が設けられて
おり、この場合もドレイン電極ＤP を囲んで高耐圧接合
終端構造ＨＶＪＴが設けられている。そして、ＧＤＵ１
の入力ラインＳＩＮ１と出力ラインＳＯＵＴ１が、高耐
圧接合終端構造ＨＶＪＴの上を通ってＧＤＵ１とＬＳＵ
の間にそれぞれ跨がって配線されている。また各ＧＤＵ
には図１１で示したＯＵＴ端子、ＯＣ端子、ＯＴ端子が
配置され、ＧＤＵ１〜ＧＤＵ３にはＶDDH1〜ＶDDH3の端
子、ＶDD L1〜ＶDDL3の端子が配置され、またＧＤＵ４〜
ＧＤＵ６にはＶDDHCの端子とＶDD LCの端子が配置されて
いる。同図ではＧＤＵ１とＧＤＵ４の詳細な説明をし、
他のＧＤＵは詳細な配置説明は省略した。
【０００９】以上が、特開平９−７４１９８号公報で説
明されている内容である。前記の図１２の耐圧接合終端
構造ＨＶＪＴが形成されるｎ型の第２ウエル領域と、浮
遊基準回路であるＧＤＵが形成されるｎ型の第１ウエル
領域と、接地基準回路であるＬＳＩやＣＵを形成するｐ
型の半導体基板（半導体層としても構わない）について
次に説明する。
明されている内容である。前記の図１２の耐圧接合終端
構造ＨＶＪＴが形成されるｎ型の第２ウエル領域と、浮
遊基準回路であるＧＤＵが形成されるｎ型の第１ウエル
領域と、接地基準回路であるＬＳＩやＣＵを形成するｐ
型の半導体基板（半導体層としても構わない）について
次に説明する。
【００１０】図１３は、従来の高耐圧ＩＣの構成図であ
り、同図（ａ）は平面図、同図（ｂ）は同図（ａ）のＸ
−Ｘ線で切断した要部断面図、同図（ｃ）は、同図
（ａ）のＢ部の要部断面斜視図である。これはリサーフ
構造の高耐圧ＩＣの活性領域と耐圧接合終端構造の箇所
の要部断面図である。ここでは、耐圧接合終端構造は第
２ウエル領域５２に形成される。
り、同図（ａ）は平面図、同図（ｂ）は同図（ａ）のＸ
−Ｘ線で切断した要部断面図、同図（ｃ）は、同図
（ａ）のＢ部の要部断面斜視図である。これはリサーフ
構造の高耐圧ＩＣの活性領域と耐圧接合終端構造の箇所
の要部断面図である。ここでは、耐圧接合終端構造は第
２ウエル領域５２に形成される。
【００１１】高電位側の第１活性領域に形成されるゲー
ト駆動回路である浮遊基準回路は、ｎ型の第１ウエル領
域５１に形成され、周囲が耐圧接合終端構造（周縁部領
域）の形成されるｎ型の第２ウエル領域５２で囲まれ、
低電位側の第２活性領域に形成される制御回路である接
地基準回路（ｐ型の半導体基板５３に形成される）とは
基準電位が分離されている。
ト駆動回路である浮遊基準回路は、ｎ型の第１ウエル領
域５１に形成され、周囲が耐圧接合終端構造（周縁部領
域）の形成されるｎ型の第２ウエル領域５２で囲まれ、
低電位側の第２活性領域に形成される制御回路である接
地基準回路（ｐ型の半導体基板５３に形成される）とは
基準電位が分離されている。
【００１２】第１ウエル領域５１に高電位、半導体基板
５３にグランド電位が印加されると図１４に示すよう
に、リサーフ構造となっている耐圧接合終端構造が形成
されている第２ウエル領域５２内全域に空乏層が広がっ
て、表面とｐｎ接合（第２ウエル領域５２と半導体基板
５３とのｐｎ接合）での電界強度が緩和されて、安定し
た耐圧を得ることができる。リサーフ構造では、第２ウ
エル領域５２の不純物濃度は低く、拡散深さが浅いの
で、空乏層が広がり易くなっている。尚、この第２ウエ
ル領域５２を形成しない場合は、空乏層が第１ウエル領
域５１内に広がり図示しない活性領域に到達してパンチ
スルーするため、高耐圧化を図ることは困難である。
５３にグランド電位が印加されると図１４に示すよう
に、リサーフ構造となっている耐圧接合終端構造が形成
されている第２ウエル領域５２内全域に空乏層が広がっ
て、表面とｐｎ接合（第２ウエル領域５２と半導体基板
５３とのｐｎ接合）での電界強度が緩和されて、安定し
た耐圧を得ることができる。リサーフ構造では、第２ウ
エル領域５２の不純物濃度は低く、拡散深さが浅いの
で、空乏層が広がり易くなっている。尚、この第２ウエ
ル領域５２を形成しない場合は、空乏層が第１ウエル領
域５１内に広がり図示しない活性領域に到達してパンチ
スルーするため、高耐圧化を図ることは困難である。
【００１３】前記の高耐圧ＩＣにおいて、接地基準回路
から浮遊基準回路への信号の伝達は、例えば、高耐圧Ｎ
ＭＯＳを用いたレベルシフトアップによって行われる。
前記したように、この第１活性領域に形成される浮遊基
準回路は第１ウエル領域５１に形成され、高耐圧接合終
端構造は第２ウエル領域５２に形成される。この第２ウ
エル領域５２は、第１ウエル領域５１より低い不純物濃
度で、浅い拡散深さに形成する必要がある。このため、
イオン注入するときのレジストマスクを形成するフォト
マスクは、それぞれ各１枚必要となる。つまり、第１ウ
エル領域５１と第２ウエル領域５２を形成するために２
枚のフォトマスクが必要となりイオン注入も２回必要と
なる。
から浮遊基準回路への信号の伝達は、例えば、高耐圧Ｎ
ＭＯＳを用いたレベルシフトアップによって行われる。
前記したように、この第１活性領域に形成される浮遊基
準回路は第１ウエル領域５１に形成され、高耐圧接合終
端構造は第２ウエル領域５２に形成される。この第２ウ
エル領域５２は、第１ウエル領域５１より低い不純物濃
度で、浅い拡散深さに形成する必要がある。このため、
イオン注入するときのレジストマスクを形成するフォト
マスクは、それぞれ各１枚必要となる。つまり、第１ウ
エル領域５１と第２ウエル領域５２を形成するために２
枚のフォトマスクが必要となりイオン注入も２回必要と
なる。
【００１４】
【発明が解決しようとする課題】このように、２枚のマ
スクを用いて、第１ウエル領域、第２ウエル領域を形成
すると、当然製造コストが増大する。この発明の目的
は、前記の課題を解決して、１枚のフォトマスクで、第
１ウエル領域および第２ウエル領域を形成し、低コスト
の高耐圧ＩＣおよびその製造方法を提供することにあ
る。
スクを用いて、第１ウエル領域、第２ウエル領域を形成
すると、当然製造コストが増大する。この発明の目的
は、前記の課題を解決して、１枚のフォトマスクで、第
１ウエル領域および第２ウエル領域を形成し、低コスト
の高耐圧ＩＣおよびその製造方法を提供することにあ
る。
【００１５】
【課題を解決するための手段】前記の目的を達成するた
めに、第１導電型の半導体基板の表面層に、活性領域を
形成する第２導電型の第１ウエル領域と、該第１ウエル
領域の周囲に、該第１ウエル領域と接して、該第１ウエ
ル領域より拡散後の不純物濃度が低く、耐圧接合終端構
造のオフセット領域となる第２導電型の第２ウエル領域
とを備える高耐圧ＩＣにおいて、前記第２ウエル領域の
拡散領域の深さ方向（垂直方向）の端部断面形状が波形
に形成される構成とする。
めに、第１導電型の半導体基板の表面層に、活性領域を
形成する第２導電型の第１ウエル領域と、該第１ウエル
領域の周囲に、該第１ウエル領域と接して、該第１ウエ
ル領域より拡散後の不純物濃度が低く、耐圧接合終端構
造のオフセット領域となる第２導電型の第２ウエル領域
とを備える高耐圧ＩＣにおいて、前記第２ウエル領域の
拡散領域の深さ方向（垂直方向）の端部断面形状が波形
に形成される構成とする。
【００１６】また、第１導電型の半導体基板の表面層
に、活性領域を形成する第２導電型の第１ウエル領域
と、該第１ウエル領域の周囲に、該第１ウエル領域と接
して、該第１ウエル領域より拡散後の不純物濃度が低
く、耐圧接合終端構造である第２導電型のオフセット領
域となる第２導電型の第２ウエル領域とを備える高耐圧
ＩＣにおいて、前記第２ウエル領域が複数個に分離され
た拡散領域で形成される構成とする。
に、活性領域を形成する第２導電型の第１ウエル領域
と、該第１ウエル領域の周囲に、該第１ウエル領域と接
して、該第１ウエル領域より拡散後の不純物濃度が低
く、耐圧接合終端構造である第２導電型のオフセット領
域となる第２導電型の第２ウエル領域とを備える高耐圧
ＩＣにおいて、前記第２ウエル領域が複数個に分離され
た拡散領域で形成される構成とする。
【００１７】また、前記第２ウエル領域から前記半導体
基板へそれぞれ伸びる空乏層が、該第２ウエル領域と前
記半導体基板とのｐｎ接合が絶縁破壊する電圧より低い
電圧で、前記拡散領域間で接する構成とするまた、前記
第２ウエル領域の表面層に、第１導電型の第２拡散領域
が形成されるとよい。
基板へそれぞれ伸びる空乏層が、該第２ウエル領域と前
記半導体基板とのｐｎ接合が絶縁破壊する電圧より低い
電圧で、前記拡散領域間で接する構成とするまた、前記
第２ウエル領域の表面層に、第１導電型の第２拡散領域
が形成されるとよい。
【００１８】また、第１導電型の半導体基板の第１主面
の表面層に、活性領域を形成する第２導電型の第１ウエ
ル領域と、該第１ウエル領域の周囲に、該第１ウエル領
域と接して、該第１ウエル領域より拡散後の不純物濃度
が低く、耐圧接合終端構造である第２導電型のオフセッ
ト領域となる第２導電型の第２ウエル領域とを備える高
耐圧ＩＣの製造方法において、第１導電型の半導体基板
上にフォトレジスト膜を被覆する工程と、１枚のフォト
マスクを用いて、第１ウエル領域を形成するための第１
イオン注入レジストマスク部と、該第１イオン注入マス
クよりイオン注入箇所の面積密度が小さい、複数個の拡
散領域で構成される第２ウエル領域を形成するための第
２イオン注入レジストマスク部とを形成する工程と、該
第１、第２イオン注入レジストマスク部を用いて、第１
ウエル領域形成箇所と第２ウエル領域形成箇所に、同一
ドーズ量で、同時にイオン注入する工程と、前記半導体
基板を熱処理し、第２ウエル領域を構成する拡散領域が
互いに横方向拡散箇所で接っするか、前記拡散領域を複
数個独立して形成し、該拡散領域から前記半導体基板へ
それぞれ伸びる空乏層が、該第２ウエル領域と前記半導
体基板とのｐｎ接合が絶縁破壊する電圧より低い電圧で
接するように、前記拡散領域を形成する工程とを含む製
造方法とする。
の表面層に、活性領域を形成する第２導電型の第１ウエ
ル領域と、該第１ウエル領域の周囲に、該第１ウエル領
域と接して、該第１ウエル領域より拡散後の不純物濃度
が低く、耐圧接合終端構造である第２導電型のオフセッ
ト領域となる第２導電型の第２ウエル領域とを備える高
耐圧ＩＣの製造方法において、第１導電型の半導体基板
上にフォトレジスト膜を被覆する工程と、１枚のフォト
マスクを用いて、第１ウエル領域を形成するための第１
イオン注入レジストマスク部と、該第１イオン注入マス
クよりイオン注入箇所の面積密度が小さい、複数個の拡
散領域で構成される第２ウエル領域を形成するための第
２イオン注入レジストマスク部とを形成する工程と、該
第１、第２イオン注入レジストマスク部を用いて、第１
ウエル領域形成箇所と第２ウエル領域形成箇所に、同一
ドーズ量で、同時にイオン注入する工程と、前記半導体
基板を熱処理し、第２ウエル領域を構成する拡散領域が
互いに横方向拡散箇所で接っするか、前記拡散領域を複
数個独立して形成し、該拡散領域から前記半導体基板へ
それぞれ伸びる空乏層が、該第２ウエル領域と前記半導
体基板とのｐｎ接合が絶縁破壊する電圧より低い電圧で
接するように、前記拡散領域を形成する工程とを含む製
造方法とする。
【００１９】また、前記第２イオン注入レジストマスク
部を形成する箇所のフォトマスクのパターンが、ストラ
イプ状、リング状もしくはドット状であるとよい。ま
た、前記第２ウエル領域を形成した後で、第１導電型の
拡散領域を第２のオフセット領域として形成するとよ
い。
部を形成する箇所のフォトマスクのパターンが、ストラ
イプ状、リング状もしくはドット状であるとよい。ま
た、前記第２ウエル領域を形成した後で、第１導電型の
拡散領域を第２のオフセット領域として形成するとよ
い。
【００２０】
【発明の実施の形態】以下の図の説明で、導電型を逆に
しても構わない。図１は、この発明の第１実施例の高耐
圧ＩＣの構成図であり、同図（ａ）は平面図、同図
（ｂ）は同図（ａ）のＸ−Ｘ線で切断した要部断面図、
同図（ｃ）は同図（ａ）のＹ−Ｙ線およびＺ−Ｚ線で切
断した要部断面図である。また、図２は、図１のＡ部の
断面斜視図であり、図３は、図１の高耐圧ＩＣの製造に
用いたフォトマスクである。
しても構わない。図１は、この発明の第１実施例の高耐
圧ＩＣの構成図であり、同図（ａ）は平面図、同図
（ｂ）は同図（ａ）のＸ−Ｘ線で切断した要部断面図、
同図（ｃ）は同図（ａ）のＹ−Ｙ線およびＺ−Ｚ線で切
断した要部断面図である。また、図２は、図１のＡ部の
断面斜視図であり、図３は、図１の高耐圧ＩＣの製造に
用いたフォトマスクである。
【００２１】図１、図２および図３を用いて、この発明
の第１実施例の高耐圧ＩＣを説明する。ｐ型の半導体基
板３の表面層に、不純物濃度が高く、拡散深さの深いｎ
型の第１ウエル領域１を形成し、また、この第１ウエル
領域１と接っして、第１ウエル領域１より不純物濃度が
低く、拡散深さが浅いｎ型の第２ウエル領域２を形成す
る。この第２ウエル領域２が、ｎ型オフセット領域の耐
圧接合終端構造となる。
の第１実施例の高耐圧ＩＣを説明する。ｐ型の半導体基
板３の表面層に、不純物濃度が高く、拡散深さの深いｎ
型の第１ウエル領域１を形成し、また、この第１ウエル
領域１と接っして、第１ウエル領域１より不純物濃度が
低く、拡散深さが浅いｎ型の第２ウエル領域２を形成す
る。この第２ウエル領域２が、ｎ型オフセット領域の耐
圧接合終端構造となる。
【００２２】第１ウエル領域１に浮遊基準回路を形成
し、第２ウエル領域２の外周部の半導体基板３に接地基
準回路を形成する。第２ウエル領域２の拡散深さは深い
／浅いを繰り返し、その領域先端の断面形状は波形４と
なる。この第１ウエル領域１と第２ウエル領域２は、図
３のようなストライプ６形状を有するフォトマスク５を
用いて、イオン注入用のレジストマスクを半導体基板３
上に形成し、１回のイオン注入を行なった後、熱処理す
ることで形成する。第２ウエル領域２を形成するレジス
トマスクは、フォトマスク５のストライプ６に相当する
箇所のフォトレジストが除去され、ハッチングを施した
箇所に相当するフォトレジストだけ残っている。このレ
ジストマスクを用いて、イオン注入すると、フォトレジ
ストの開口部には不純物がイオン注入され、フォトレジ
ストで覆われた箇所には不純物がイオン注入されない。
そのために、イオン注入した後の熱拡散で、第２ウエル
領域２の先端の断面形状は波形となる。
し、第２ウエル領域２の外周部の半導体基板３に接地基
準回路を形成する。第２ウエル領域２の拡散深さは深い
／浅いを繰り返し、その領域先端の断面形状は波形４と
なる。この第１ウエル領域１と第２ウエル領域２は、図
３のようなストライプ６形状を有するフォトマスク５を
用いて、イオン注入用のレジストマスクを半導体基板３
上に形成し、１回のイオン注入を行なった後、熱処理す
ることで形成する。第２ウエル領域２を形成するレジス
トマスクは、フォトマスク５のストライプ６に相当する
箇所のフォトレジストが除去され、ハッチングを施した
箇所に相当するフォトレジストだけ残っている。このレ
ジストマスクを用いて、イオン注入すると、フォトレジ
ストの開口部には不純物がイオン注入され、フォトレジ
ストで覆われた箇所には不純物がイオン注入されない。
そのために、イオン注入した後の熱拡散で、第２ウエル
領域２の先端の断面形状は波形となる。
【００２３】図４は、図１の高耐圧ＩＣの製造方法であ
り、同図（ａ）から同図（ｄ）は工程順に示した要部工
程断面図である。図４において、ｐ型の半導体基板３の
表面に、フォトレジスト膜７を全面に被覆する（同図
（ａ））。つぎに、第１ウエル領域１形成箇所と第２ウ
エル領域２形成箇所のフォトレジスト膜７を開口するた
めに、図３のようなストライプ６形状した１枚のフォト
マスク５を用いて、フォトレジスト膜７をフォトリソグ
ラフィーで露光・現像してパターン形成し（レジストマ
スクとする）、第１ウエル領域１形成箇所のフォトレジ
ストを開口し、第２ウエル領域２形成箇所のフォトレジ
スト膜をストライプ６状に開口する。図のａ、ｂは、図
３のａ、ｂの箇所を示す。図３からも分かるように、第
１ウエル領域１を形成する箇所のフォトレジスト膜７の
開口度は１００％であるのに対して、第２ウエル領域２
を形成する箇所のフォトレジスト膜７の開口度は、スト
ライプ状の開口部のため、小さい（同図（ｂ））。
り、同図（ａ）から同図（ｄ）は工程順に示した要部工
程断面図である。図４において、ｐ型の半導体基板３の
表面に、フォトレジスト膜７を全面に被覆する（同図
（ａ））。つぎに、第１ウエル領域１形成箇所と第２ウ
エル領域２形成箇所のフォトレジスト膜７を開口するた
めに、図３のようなストライプ６形状した１枚のフォト
マスク５を用いて、フォトレジスト膜７をフォトリソグ
ラフィーで露光・現像してパターン形成し（レジストマ
スクとする）、第１ウエル領域１形成箇所のフォトレジ
ストを開口し、第２ウエル領域２形成箇所のフォトレジ
スト膜をストライプ６状に開口する。図のａ、ｂは、図
３のａ、ｂの箇所を示す。図３からも分かるように、第
１ウエル領域１を形成する箇所のフォトレジスト膜７の
開口度は１００％であるのに対して、第２ウエル領域２
を形成する箇所のフォトレジスト膜７の開口度は、スト
ライプ状の開口部のため、小さい（同図（ｂ））。
【００２４】つぎに、同一のドーズ量でｎ型の不純物８
のイオン注入９を行う（同図（ｃ））。つぎに、フォト
レジスト膜７を除去した後、熱処理して、イオン注入さ
れた不純物８を拡散する。この場合、第１ウエル領域１
より、第２ウエル領域２に打ち込まれた不純物８の総量
が少ないために、第２ウエル領域２の不純物濃度が低
く、また、拡散深さが小さい。また、第２ウエル領域２
の拡散された先端の断面形状は、図２に示すように、波
形４となる（同図（ｄ））。
のイオン注入９を行う（同図（ｃ））。つぎに、フォト
レジスト膜７を除去した後、熱処理して、イオン注入さ
れた不純物８を拡散する。この場合、第１ウエル領域１
より、第２ウエル領域２に打ち込まれた不純物８の総量
が少ないために、第２ウエル領域２の不純物濃度が低
く、また、拡散深さが小さい。また、第２ウエル領域２
の拡散された先端の断面形状は、図２に示すように、波
形４となる（同図（ｄ））。
【００２５】つぎに、図示しないが、第１ウエル領域１
に、浮遊基準回路を形成し、第２ウエル領域２にｎ型オ
フセット領域（耐圧接合終端構造）を形成し、第１ウエ
ル領域１と第２ウエル領域２以外の半導体基板３に接地
基準回路を形成する。尚、接地基準回路を、第１ウエル
領域１と同じ拡散工程で第１ウエル領域１とは離して形
成されるウエル領域内に形成すると、浮遊基準回路と同
じ構成の回路素子が形成できるので設計上都合がよい。
に、浮遊基準回路を形成し、第２ウエル領域２にｎ型オ
フセット領域（耐圧接合終端構造）を形成し、第１ウエ
ル領域１と第２ウエル領域２以外の半導体基板３に接地
基準回路を形成する。尚、接地基準回路を、第１ウエル
領域１と同じ拡散工程で第１ウエル領域１とは離して形
成されるウエル領域内に形成すると、浮遊基準回路と同
じ構成の回路素子が形成できるので設計上都合がよい。
【００２６】前記のように、第１ウエル領域１、第２ウ
エル領域２を形成するときに用いるフォトマスクが１枚
でよく、また、イオン注入も同一条件で１回で済むため
に、製造コストを低減できる。図５は、この発明の第２
実施例の高耐圧ＩＣの要部断面斜視図である。図２との
違いは、第２ウエル領域２がそれぞれ分離・独立したｎ
型の拡散領域２ａで構成されている点である。この場
合、拡散領域２ａから前記半導体基板へそれぞれ伸びる
空乏層が、拡散領域２ａと半導体基板とのｐｎ接合が絶
縁破壊する電圧より低い電圧で、互いに接するように、
拡散領域２ａ間の間隔を決めることで、耐圧低下を防止
することができる。
エル領域２を形成するときに用いるフォトマスクが１枚
でよく、また、イオン注入も同一条件で１回で済むため
に、製造コストを低減できる。図５は、この発明の第２
実施例の高耐圧ＩＣの要部断面斜視図である。図２との
違いは、第２ウエル領域２がそれぞれ分離・独立したｎ
型の拡散領域２ａで構成されている点である。この場
合、拡散領域２ａから前記半導体基板へそれぞれ伸びる
空乏層が、拡散領域２ａと半導体基板とのｐｎ接合が絶
縁破壊する電圧より低い電圧で、互いに接するように、
拡散領域２ａ間の間隔を決めることで、耐圧低下を防止
することができる。
【００２７】この高耐圧ＩＣの製造方法において、図４
との違いは、図４（ｂ）の工程で、第２ウエル領域２を
形成するフォトレジスト膜の開口度を小さくするか、図
４（ｄ）の工程で、熱拡散時間を短くすることで、第２
ウエル領域を構成する拡散領域２ａを分離・独立して形
成することである。この場合、前記したように、拡散領
域２ａから半導体基板１へそれぞれ伸びる空乏層１０
が、拡散領域２ａと半導体基板１とのｐｎ接合が絶縁破
壊する電圧より低い電圧で、互いに接するように、分離
・独立した拡散領域間の間隔Ｌを決めることである。
との違いは、図４（ｂ）の工程で、第２ウエル領域２を
形成するフォトレジスト膜の開口度を小さくするか、図
４（ｄ）の工程で、熱拡散時間を短くすることで、第２
ウエル領域を構成する拡散領域２ａを分離・独立して形
成することである。この場合、前記したように、拡散領
域２ａから半導体基板１へそれぞれ伸びる空乏層１０
が、拡散領域２ａと半導体基板１とのｐｎ接合が絶縁破
壊する電圧より低い電圧で、互いに接するように、分離
・独立した拡散領域間の間隔Ｌを決めることである。
【００２８】図６は、フォトマスクの平面形状を示し、
同図（ａ）はリング状、同図（ｂ）はドット状とした図
である。このフォトマスクのハッチング箇所がフォトレ
ジスト膜が残って、レジストマスクとなる部分に相当
し、フォトレジスト膜の開口部から、半導体基板３上に
不純物がイオン注入される。また同図（ａ）のリング１
１の本数は耐圧によって増減させるとよい。同図（ｂ）
のドット１２の形状は多角形でも円形でもよい。
同図（ａ）はリング状、同図（ｂ）はドット状とした図
である。このフォトマスクのハッチング箇所がフォトレ
ジスト膜が残って、レジストマスクとなる部分に相当
し、フォトレジスト膜の開口部から、半導体基板３上に
不純物がイオン注入される。また同図（ａ）のリング１
１の本数は耐圧によって増減させるとよい。同図（ｂ）
のドット１２の形状は多角形でも円形でもよい。
【００２９】尚、第２ウエル領域２に、図７のように、
レベルシフト回路用のＭＯＳＦＥＴを形成しても構わな
い。このＭＯＳＦＥＴのｐチャネル層１６の深さは、ロ
の深さより浅く形成する。図中の１７はｎ+ ソース、１
８はｎ+ ドレイン、１９はゲート、２０はコンタクトを
とるためにｐ+ 層である。図８は、この発明の第３実施
例の高耐圧ＩＣの要部断面図である。図８は、図１
（ｃ）に相当する図であり、図１（ｃ）との違いは、第
２ウエル領域２の表面層にｐ型の拡散領域２１を形成
し、ダブルリサーフ構造とした点である。ｎ型の第２ウ
エル領域を第１のオフセット領域とすると、ｐ型の拡散
領域２１が第２のオフセット領域となり、図１より、耐
圧の確保が容易になる。
レベルシフト回路用のＭＯＳＦＥＴを形成しても構わな
い。このＭＯＳＦＥＴのｐチャネル層１６の深さは、ロ
の深さより浅く形成する。図中の１７はｎ+ ソース、１
８はｎ+ ドレイン、１９はゲート、２０はコンタクトを
とるためにｐ+ 層である。図８は、この発明の第３実施
例の高耐圧ＩＣの要部断面図である。図８は、図１
（ｃ）に相当する図であり、図１（ｃ）との違いは、第
２ウエル領域２の表面層にｐ型の拡散領域２１を形成
し、ダブルリサーフ構造とした点である。ｎ型の第２ウ
エル領域を第１のオフセット領域とすると、ｐ型の拡散
領域２１が第２のオフセット領域となり、図１より、耐
圧の確保が容易になる。
【００３０】
【発明の効果】この発明により、高耐圧ＩＣを構成する
浮遊基準回路を形成する第１ウエル領域と、耐圧接合終
端構造を形成する第２ウエル領域（オフセット領域）
を、１枚のフォトマスクと、１回のイオン注入で形成す
ることができて、製造コストの低減を図ることができ
る。
浮遊基準回路を形成する第１ウエル領域と、耐圧接合終
端構造を形成する第２ウエル領域（オフセット領域）
を、１枚のフォトマスクと、１回のイオン注入で形成す
ることができて、製造コストの低減を図ることができ
る。
【図１】この発明の第１実施例の高耐圧ＩＣの構成図で
あり、（ａ）は平面図、（ｂ）は（ａ）のＸ−Ｘ線で切
断した要部断面図、（ｃ）は（ａ）のＹ−Ｙ線およびＺ
−Ｚ線で切断した要部断面図
あり、（ａ）は平面図、（ｂ）は（ａ）のＸ−Ｘ線で切
断した要部断面図、（ｃ）は（ａ）のＹ−Ｙ線およびＺ
−Ｚ線で切断した要部断面図
【図２】図１のＡ部の断面斜視図
【図３】図１の高耐圧ＩＣの製造に用いたフォトマスク
の平面パターン図
の平面パターン図
【図４】図１の高耐圧ＩＣの製造方法であり、（ａ）か
ら（ｄ）は工程順に示した要部工程断面図
ら（ｄ）は工程順に示した要部工程断面図
【図５】この発明の第２実施例の高耐圧ＩＣの要部断面
斜視図
斜視図
【図６】フォトマスクの平面形状を示し、（ａ）はリン
グ状、（ｂ）はドット状の図
グ状、（ｂ）はドット状の図
【図７】第２ウエル領域にＭＯＳＦＥＴを形成した図
【図８】この発明の第３実施例の高耐圧ＩＣの要部断面
図
図
【図９】モータ制御用インバータのパワー部分を中心に
説明する回路構成図
説明する回路構成図
【図１０】図９で用いられる高耐圧ＩＣ（ＨＶＩＣ）の
内部構成ユニットのブロック図
内部構成ユニットのブロック図
【図１１】図１０のＧＤＵ１とＩＧＢＴＱ１のさらに詳
細な接続図
細な接続図
【図１２】図９と同一回路をインテリジェントパワーモ
ジュールと呼ばれる製品を用いて構成した構成図
ジュールと呼ばれる製品を用いて構成した構成図
【図１３】従来の高耐圧ＩＣの構成図であり、（ａ）平
面図、（ｂ）は（ａ）のＸ−Ｘ線で切断した要部断面
図、（ｃ）は、（ａ）のＢ部の要部断面斜視図
面図、（ｂ）は（ａ）のＸ−Ｘ線で切断した要部断面
図、（ｃ）は、（ａ）のＢ部の要部断面斜視図
【図１４】第２ウエル領域の全域に広がる空乏層の図
１ 第１ウエル領域（ｎ型）
２ 第２ウエル領域（ｎ型）
２ａ 拡散領域（ｎ型）
３ 半導体基板（ｐ型）
４ 波形
５ フォトマスク
６ ストライプ
７ フォトレジスト膜
８ ｎ型不純物
９ イオン注入
１０ 空乏層
１１ リング
１２ ドット
１７ ｎ+ ソース
１８ ｎ+ ドレイン
１９ ゲート
２０ ｐ+ 層
２１ ｐ型の拡散領域
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5F048 AA05 AA09 AC06 BC01 BC02
BC03 BE02 BE05 BE06
5F140 AA40 AB01 AC21 BH13 BH30
BK13 CB08 CF00
Claims (7)
- 【請求項１】第１導電型の半導体基板の表面層に、活性
領域を形成する第２導電型の第１ウエル領域と、該第１
ウエル領域の周囲に、該第１ウエル領域と接して、該第
１ウエル領域より拡散後の不純物濃度が低く、耐圧接合
終端構造となる第２導電型の第２ウエル領域とを備える
高耐圧ＩＣにおいて、前記第２ウエル領域の拡散深さ方
向（垂直方向）の端部断面形状が波形に形成されること
を特徴とする高耐圧ＩＣ。 - 【請求項２】第１導電型の半導体基板の表面層に、活性
領域を形成する第２導電型の第１ウエル領域と、該第１
ウエル領域の周囲に、該第１ウエル領域と接して、該第
１ウエル領域より拡散後の不純物濃度が低く、耐圧接合
終端構造となる第２導電型の第２ウエル領域とを備える
高耐圧ＩＣにおいて、前記第２ウエル領域が、複数個に
分離された第１拡散領域で形成されることを特徴とする
高耐圧ＩＣ。 - 【請求項３】前記第２ウエル領域から前記半導体基板へ
それぞれ伸びる空乏層が、該第２ウエル領域と前記半導
体基板とのｐｎ接合が絶縁破壊する電圧より低い電圧
で、前記第１拡散領域間で接することを特徴とする請求
項２に記載の高耐圧ＩＣ。 - 【請求項４】前記第２ウエル領域の表面層に、第１導電
型の第２拡散領域が形成されることを特徴とする請求項
１または２に記載の高耐圧ＩＣ。 - 【請求項５】第１導電型の半導体基板の第１主面の表面
層に、活性領域を形成する第２導電型の第１ウエル領域
と、該第１ウエル領域の周囲に、該第１ウエル領域と接
して、該第１ウエル領域より拡散後の不純物濃度が低
く、耐圧接合終端構造となる第２導電型の第２ウエル領
域とを備える高耐圧ＩＣの製造方法において、 第１導電型の半導体基板上にフォトレジスト膜を被覆す
る工程と、１枚のフォトマスクを用いて第１ウエル領域
を形成するための第１イオン注入レジストマスク部と、
該第１イオン注入マスクよりイオン注入箇所の面積密度
が小さい、複数個の拡散領域で構成される第２ウエル領
域を形成するための第２イオン注入レジストマスク部と
を形成する工程と、該第１、第２イオン注入レジストマ
スク部を用いて、第１ウエル領域形成箇所と第２ウエル
領域形成箇所に、同一ドーズ量で、同時にイオン注入す
る工程と、前記半導体基板を熱処理し、第２ウエル領域
を構成する拡散領域が互いに横方向拡散箇所で接続する
か、前記拡散領域を複数個独立して形成し、該拡散領域
から前記半導体基板へそれぞれ伸びる空乏層が、該第２
ウエル領域と前記半導体基板とのｐｎ接合が絶縁破壊す
る電圧より低い電圧で接するように、前記拡散領域を形
成する工程とを含むことを特徴とする高耐圧ＩＣの製造
方法。 - 【請求項６】前記第２イオン注入レジストマスク部を形
成する箇所のフォトマスクのパターンが、ストライプ
状、リング状もしくはドット状であることを特徴とする
請求項５に記載の高耐圧ＩＣの製造方法。 - 【請求項７】前記第２ウエル領域を形成した後で、第１
導電型の拡散領域を形成することを特徴とする請求項５
または６に記載の高耐圧ＩＣの製造方法。
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| Application Number | Priority Date | Filing Date | Title |
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| JP2001352576A JP3778061B2 (ja) | 2001-11-19 | 2001-11-19 | 高耐圧ｉｃの製造方法 |
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| JP2003152095A true JP2003152095A (ja) | 2003-05-23 |
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|---|---|---|---|---|
| JP2005244217A (ja) * | 2004-02-24 | 2005-09-08 | Samsung Electronics Co Ltd | ドーピングマスク、これを用いた電荷転送イメージ素子の製造方法及び半導体素子の製造方法 |
| US7315062B2 (en) | 2004-03-31 | 2008-01-01 | Eudyna Devices Inc. | Semiconductor device, mask for impurity implantation, and method of fabricating the semiconductor device |
| JP2009088413A (ja) * | 2007-10-02 | 2009-04-23 | Denso Corp | 高電圧ｉｃ |
| JP2010080803A (ja) * | 2008-09-29 | 2010-04-08 | Hitachi Ltd | 半導体装置 |
| JP2011097080A (ja) * | 2009-01-15 | 2011-05-12 | Toshiba Corp | 半導体装置の製造方法 |
| WO2013087386A1 (de) * | 2011-12-14 | 2013-06-20 | Ams Ag | Hochvolttransistorbauelement und herstellungsverfahren |
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| JP2013258287A (ja) * | 2012-06-13 | 2013-12-26 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JP2014157956A (ja) * | 2013-02-18 | 2014-08-28 | Mitsubishi Electric Corp | 炭化珪素半導体装置の製造方法 |
| WO2015001926A1 (ja) * | 2013-07-05 | 2015-01-08 | 富士電機株式会社 | 半導体装置 |
| JPWO2014013618A1 (ja) * | 2012-07-20 | 2016-06-30 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
| JP2017130608A (ja) * | 2016-01-22 | 2017-07-27 | 株式会社東芝 | 半導体装置 |
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|---|---|---|---|---|
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| JPH11204660A (ja) * | 1998-01-09 | 1999-07-30 | Nippon Foundry Inc | 半導体装置の製造方法 |
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| JP2001250870A (ja) * | 2000-03-03 | 2001-09-14 | Matsushita Electric Ind Co Ltd | 半導体装置 |
-
2001
- 2001-11-19 JP JP2001352576A patent/JP3778061B2/ja not_active Expired - Fee Related
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