JPH10242452A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH10242452A JPH10242452A JP9043588A JP4358897A JPH10242452A JP H10242452 A JPH10242452 A JP H10242452A JP 9043588 A JP9043588 A JP 9043588A JP 4358897 A JP4358897 A JP 4358897A JP H10242452 A JPH10242452 A JP H10242452A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
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- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
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Abstract
(57)【要約】
【課題】 素子分離領域を跨いで高電位のドレイン電極
を配線する場合においてもドレイン−ソース間の耐圧が
低下することのない半導体装置及びその製造方法を提供
する。 【解決手段】 素子形成領域４内の略中心にｎ＋型ドレ
イン領域５が形成され、ドレイン電極１２の下部及びそ
の近傍を除いて、ｐ＋型素子分離領域３に接してｎ＋型
ドレイン領域５を囲むように素子形成領域４内にｐ型チ
ャネル領域６を形成し、ｐ型チャネル領域６及びｐ＋型
素子分離領域３内に内包されるように素子形成領域４内
にｎ＋型ソース領域７が形成されている。ｐ型チャネル
領域６とｎ＋型ドレイン領域５との間と、ドレイン電極
１２の下部及びその近傍との素子形成領域４内にはｐ−
型不純物領域８ａ，８ｂが形成されている。ここで、ｐ
−型不純物領域８ａの表面濃度は、ｐ−型不純物領域８
ｂの表面濃度よりも高くなっている。
を配線する場合においてもドレイン−ソース間の耐圧が
低下することのない半導体装置及びその製造方法を提供
する。 【解決手段】 素子形成領域４内の略中心にｎ＋型ドレ
イン領域５が形成され、ドレイン電極１２の下部及びそ
の近傍を除いて、ｐ＋型素子分離領域３に接してｎ＋型
ドレイン領域５を囲むように素子形成領域４内にｐ型チ
ャネル領域６を形成し、ｐ型チャネル領域６及びｐ＋型
素子分離領域３内に内包されるように素子形成領域４内
にｎ＋型ソース領域７が形成されている。ｐ型チャネル
領域６とｎ＋型ドレイン領域５との間と、ドレイン電極
１２の下部及びその近傍との素子形成領域４内にはｐ−
型不純物領域８ａ，８ｂが形成されている。ここで、ｐ
−型不純物領域８ａの表面濃度は、ｐ−型不純物領域８
ｂの表面濃度よりも高くなっている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関するものである。
の製造方法に関するものである。
【０００２】
【従来の技術】パワー半導体装置の一つとして、横型二
重拡散電解効果トランジスタ、いわゆるＬＤＭＯＳＦＥ
Ｔ（Lateral Double Diffused MOSFET）がある。図
４は、従来例に係るＬＤＭＯＳＦＥＴを示す模式図であ
り、（ａ）は上面から見た状態を示す略平面図であり、
（ｂ）は（ａ）のＹ−Ｙ’での略断面図である。このＬ
ＤＭＯＳＦＥＴは、ｐ型半導体基板１上にｎ型エピタキ
シャル層２が形成され、ｎ型エピタキシャル層２の表面
からｐ型半導体基板１に到達するようにｐ＋型素子分離
領域３が形成されている。そして、ｐ型半導体基板１及
びｐ＋型素子分離領域３により互いに絶縁分離されたｎ
型エピタキシャル層２から成る複数の素子形成領域４が
形成されている。
重拡散電解効果トランジスタ、いわゆるＬＤＭＯＳＦＥ
Ｔ（Lateral Double Diffused MOSFET）がある。図
４は、従来例に係るＬＤＭＯＳＦＥＴを示す模式図であ
り、（ａ）は上面から見た状態を示す略平面図であり、
（ｂ）は（ａ）のＹ−Ｙ’での略断面図である。このＬ
ＤＭＯＳＦＥＴは、ｐ型半導体基板１上にｎ型エピタキ
シャル層２が形成され、ｎ型エピタキシャル層２の表面
からｐ型半導体基板１に到達するようにｐ＋型素子分離
領域３が形成されている。そして、ｐ型半導体基板１及
びｐ＋型素子分離領域３により互いに絶縁分離されたｎ
型エピタキシャル層２から成る複数の素子形成領域４が
形成されている。
【０００３】なお、ｐ＋型素子分離領域３の形成方法の
一例としては、ボロン（Ｂ）等のｐ型不純物をデポし、
酸化，ドライブ工程により形成する方法がある。
一例としては、ボロン（Ｂ）等のｐ型不純物をデポし、
酸化，ドライブ工程により形成する方法がある。
【０００４】また、素子形成領域４の表面に露出するよ
うに素子形成領域４内の略中心にリン（Ｐ）等のｎ型不
純物をイオン注入することによりｎ＋型ドレイン領域５
が形成され、ｎ＋型ドレイン領域５に電気的に接続さ
れ、かつ、ｐ＋型素子分離領域３を跨いで他の素子形成
領域４まで延設されるようにアルミニウム（Ａｌ）等か
ら成るドレイン電極１２が形成されている。
うに素子形成領域４内の略中心にリン（Ｐ）等のｎ型不
純物をイオン注入することによりｎ＋型ドレイン領域５
が形成され、ｎ＋型ドレイン領域５に電気的に接続さ
れ、かつ、ｐ＋型素子分離領域３を跨いで他の素子形成
領域４まで延設されるようにアルミニウム（Ａｌ）等か
ら成るドレイン電極１２が形成されている。
【０００５】また、ドレイン電極１２の下部及びその近
傍を除いてｎ＋型ドレイン領域５を囲み、かつ、ｐ＋型
素子分離領域３に隣接して素子形成領域４の表面に露出
するように素子形成領域４内にｐ＋型素子分離領域３よ
りも低濃度のｐ型チャネル領域６が形成され、素子形成
領域４の表面に露出し、かつ、ｐ型チャネル領域６及び
ｐ＋型素子分離領域３に内包されるように、リン（Ｐ）
等のｎ型不純物をイオン注入することによりｎ＋型ソー
ス領域７が形成されている。
傍を除いてｎ＋型ドレイン領域５を囲み、かつ、ｐ＋型
素子分離領域３に隣接して素子形成領域４の表面に露出
するように素子形成領域４内にｐ＋型素子分離領域３よ
りも低濃度のｐ型チャネル領域６が形成され、素子形成
領域４の表面に露出し、かつ、ｐ型チャネル領域６及び
ｐ＋型素子分離領域３に内包されるように、リン（Ｐ）
等のｎ型不純物をイオン注入することによりｎ＋型ソー
ス領域７が形成されている。
【０００６】そして、ｎ＋型ドレイン領域５とｐ型チャ
ネル領域６との間のドリフト領域と、ドレイン電極１２
の下部及びその近傍とには、ドリフト領域の表面近傍の
電解強度を最適化するために、素子形成領域４の表面に
露出するようにボロン（Ｂ）等のｐ型不純物をイオン注
入することによりｐ−型不純物領域８が形成されてい
る。
ネル領域６との間のドリフト領域と、ドレイン電極１２
の下部及びその近傍とには、ドリフト領域の表面近傍の
電解強度を最適化するために、素子形成領域４の表面に
露出するようにボロン（Ｂ）等のｐ型不純物をイオン注
入することによりｐ−型不純物領域８が形成されてい
る。
【０００７】また、ｎ＋型ドレイン領域５とｎ＋型ソー
ス領域７との間に介在するｐ型チャネル領域６上には、
ゲート酸化膜９を介してポリシリコン等から成る絶縁ゲ
ート１０が形成されている。
ス領域７との間に介在するｐ型チャネル領域６上には、
ゲート酸化膜９を介してポリシリコン等から成る絶縁ゲ
ート１０が形成されている。
【０００８】また、ｎ型エピタキシャル層２上には絶縁
層１１が形成され、絶縁ゲート１０と電気的に接続され
るようにアルミニウム（Ａｌ）等から成るゲート電極
（図示せず）が形成され、ｎ＋型ソース領域７及びｐ＋
型素子分離領域３と電気的に接続されるようにアルミニ
ウム（Ａｌ）等から成るソース電極１３が形成されてい
る。
層１１が形成され、絶縁ゲート１０と電気的に接続され
るようにアルミニウム（Ａｌ）等から成るゲート電極
（図示せず）が形成され、ｎ＋型ソース領域７及びｐ＋
型素子分離領域３と電気的に接続されるようにアルミニ
ウム（Ａｌ）等から成るソース電極１３が形成されてい
る。
【０００９】このようなＬＤＭＯＳＦＥＴは、ドレイン
電極１２に高電位、ソース電極１３に低電位を印加し
て、素子形成領域４全体を空乏化させ、素子形成領域４
の表面の電界強度を緩和してドレイン−ソース間の耐圧
を高い電圧まで維持している。これは、いわゆるＲＥＳ
ＵＲＦ（REduced SURface Field）原理を用いてお
り、（”International Electoronic Device Meetin
g Technical Digest”，Dec．，p．238〜240（197
9））に詳しく記載されている。
電極１２に高電位、ソース電極１３に低電位を印加し
て、素子形成領域４全体を空乏化させ、素子形成領域４
の表面の電界強度を緩和してドレイン−ソース間の耐圧
を高い電圧まで維持している。これは、いわゆるＲＥＳ
ＵＲＦ（REduced SURface Field）原理を用いてお
り、（”International Electoronic Device Meetin
g Technical Digest”，Dec．，p．238〜240（197
9））に詳しく記載されている。
【００１０】上述のＬＤＭＯＳＦＥＴは、他の信号処理
回路と同一チップに集積化することにより、ハイサイド
ドライバ回路のレベルシフタ等が実現でき、有用であ
る。このＬＤＭＯＳＦＥＴをＩＣとして集積化する場
合、図４（ａ）に示すように、素子形成領域４の略中心
にｎ＋型ドレイン領域５が形成され、その周囲をｎ＋型
ソース領域７で囲んだような形状が用いられることが多
く、ｎ＋型ドレイン領域５に高電圧を印加する場合、ｐ
＋型素子分離領域３の外部からｐ＋型素子分離領域３を
跨いでｎ＋型ドレイン領域５までドレイン電極１２を配
置する必要がある。
回路と同一チップに集積化することにより、ハイサイド
ドライバ回路のレベルシフタ等が実現でき、有用であ
る。このＬＤＭＯＳＦＥＴをＩＣとして集積化する場
合、図４（ａ）に示すように、素子形成領域４の略中心
にｎ＋型ドレイン領域５が形成され、その周囲をｎ＋型
ソース領域７で囲んだような形状が用いられることが多
く、ｎ＋型ドレイン領域５に高電圧を印加する場合、ｐ
＋型素子分離領域３の外部からｐ＋型素子分離領域３を
跨いでｎ＋型ドレイン領域５までドレイン電極１２を配
置する必要がある。
【００１１】
【発明が解決しようとする課題】従来のＬＤＭＯＳＦＥ
Ｔにおいては、ゲート電極に閾値以上の電圧が印加され
ると、ゲート電極下のチャネル領域表面にチャネルが形
成されて、ｎ＋型ドレイン領域５とｎ＋型ソース領域７
との間に電流が流れる。
Ｔにおいては、ゲート電極に閾値以上の電圧が印加され
ると、ゲート電極下のチャネル領域表面にチャネルが形
成されて、ｎ＋型ドレイン領域５とｎ＋型ソース領域７
との間に電流が流れる。
【００１２】また、ゲート電極の電位がソース電極１３
の電位と等しい場合、ｎ＋型ドレイン領域５とｎ＋型ソ
ース領域７との間に電流は流れないので、ｎ＋型ドレイ
ン領域５とｎ＋型ソース領域７との間に電圧がかかるこ
とになる。
の電位と等しい場合、ｎ＋型ドレイン領域５とｎ＋型ソ
ース領域７との間に電流は流れないので、ｎ＋型ドレイ
ン領域５とｎ＋型ソース領域７との間に電圧がかかるこ
とになる。
【００１３】このドレイン−ソース間の耐圧と、ｐ−型
不純物領域８の表面濃度との間には、図５に示す関係が
あり、ｐ−型不純物領域８によって電位分布の均一化が
図られている。
不純物領域８の表面濃度との間には、図５に示す関係が
あり、ｐ−型不純物領域８によって電位分布の均一化が
図られている。
【００１４】図５より明らかなように、ドレイン−ソー
ス間の耐圧が最適値を持つｐ−型不純物領域８の表面濃
度の範囲は限られており、素子はこれらの範囲に収まる
ようにイオン注入や拡散等の条件が設定されている。
ス間の耐圧が最適値を持つｐ−型不純物領域８の表面濃
度の範囲は限られており、素子はこれらの範囲に収まる
ようにイオン注入や拡散等の条件が設定されている。
【００１５】図６は、従来例に係るＬＤＭＯＳＦＥＴの
素子形成領域４の電位分布を示す模式図であり、（ａ）
はドレイン電極１２をｐ＋型素子分離領域３を跨いで外
部に引き出さない場合の電位分布を示す模式図であり、
（ｂ）はドレイン電極１２をｐ＋型素子分離領域３を跨
いで外部に引き出す場合の電位分布を示す模式図であ
る。図６より、ドレイン電極１２をｐ＋型素子分離領域
３を跨いで外部に引き出す場合には、高電位を印加され
たドレイン電極１２によりｐ＋型素子分離領域３の近傍
に素子形成領域４の表面の電位分布が集中し、この部分
で臨界電解を越えてドレイン−ソース間の耐圧が低下す
るという問題があった。
素子形成領域４の電位分布を示す模式図であり、（ａ）
はドレイン電極１２をｐ＋型素子分離領域３を跨いで外
部に引き出さない場合の電位分布を示す模式図であり、
（ｂ）はドレイン電極１２をｐ＋型素子分離領域３を跨
いで外部に引き出す場合の電位分布を示す模式図であ
る。図６より、ドレイン電極１２をｐ＋型素子分離領域
３を跨いで外部に引き出す場合には、高電位を印加され
たドレイン電極１２によりｐ＋型素子分離領域３の近傍
に素子形成領域４の表面の電位分布が集中し、この部分
で臨界電解を越えてドレイン−ソース間の耐圧が低下す
るという問題があった。
【００１６】本発明は、上記の点に鑑みて成されたもの
であり、その目的とするところは、素子分離領域を跨い
で高電位のドレイン電極を配線する場合においてもドレ
イン−ソース間の耐圧が低下することのない半導体装置
及びその製造方法を提供することにある。
であり、その目的とするところは、素子分離領域を跨い
で高電位のドレイン電極を配線する場合においてもドレ
イン−ソース間の耐圧が低下することのない半導体装置
及びその製造方法を提供することにある。
【００１７】
【課題を解決するための手段】請求項１記載の発明は、
第一導電型半導体基板と、該第一導電型半導体基板の一
主表面上に形成され、表面から前記第一導電型半導体基
板に到達するように形成された高濃度第一導電型素子分
離領域及び前記第一導電型半導体基板により絶縁分離さ
れた第二導電型エピタキシャル層から成る素子形成領域
と、該素子形成領域の表面に露出するように前記素子形
成領域内の略中心に形成された高濃度第二導電型ドレイ
ン領域と、該高濃度第二導電型ドレイン領域に電気的に
接続され、前記高濃度第一導電型素子分離領域を跨いで
他の前記素子形成領域に引き出されて成るドレイン電極
と、該ドレイン電極の下部及びその近傍を除いて前記高
濃度第二導電型ドレイン領域を囲むとともに前記高濃度
第一導電型素子分離領域に隣接し、前記素子形成領域の
表面に露出するように前記素子形成領域内に形成された
第一導電型チャネル領域と、前記高濃度第一導電型素子
分離領域及び第一導電型チャネル領域に内包され、前記
素子形成領域の表面に露出するように前記素子形成領域
内に形成された高濃度第二導電型ソース領域と、該高濃
度第二導電型ソース領域と前記高濃度第二導電型ドレイ
ン領域との間に介在する前記第一導電型チャネル領域上
にゲート酸化膜を介して形成された絶縁ゲートと、該絶
縁ゲートと電気的に接続されるように形成されたゲート
電極と、前記素子形成領域の表面に露出するように前記
第一導電型チャネル領域と前記高濃度第二導電型ドレイ
ン領域との間と、前記ドレイン電極の下部及びその近傍
との前記素子形成領域内に形成された前記第一導電型チ
ャネル領域よりも低濃度の低濃度第一導電型不純物領域
と、前記高濃度第二導電型ソース領域及び高濃度第一導
電型素子分離領域と電気的に接続されるように形成され
たソース電極と、前記素子形成領域上に形成された絶縁
層とを有して成る半導体装置において、前記ドレイン電
極の下部及びその近傍の素子形成領域内の前記低濃度第
一導電型不純物領域の表面濃度を、他の領域の前記低濃
度第一導電型不純物領域の表面濃度よりも高くしたこと
を特徴とするものである。
第一導電型半導体基板と、該第一導電型半導体基板の一
主表面上に形成され、表面から前記第一導電型半導体基
板に到達するように形成された高濃度第一導電型素子分
離領域及び前記第一導電型半導体基板により絶縁分離さ
れた第二導電型エピタキシャル層から成る素子形成領域
と、該素子形成領域の表面に露出するように前記素子形
成領域内の略中心に形成された高濃度第二導電型ドレイ
ン領域と、該高濃度第二導電型ドレイン領域に電気的に
接続され、前記高濃度第一導電型素子分離領域を跨いで
他の前記素子形成領域に引き出されて成るドレイン電極
と、該ドレイン電極の下部及びその近傍を除いて前記高
濃度第二導電型ドレイン領域を囲むとともに前記高濃度
第一導電型素子分離領域に隣接し、前記素子形成領域の
表面に露出するように前記素子形成領域内に形成された
第一導電型チャネル領域と、前記高濃度第一導電型素子
分離領域及び第一導電型チャネル領域に内包され、前記
素子形成領域の表面に露出するように前記素子形成領域
内に形成された高濃度第二導電型ソース領域と、該高濃
度第二導電型ソース領域と前記高濃度第二導電型ドレイ
ン領域との間に介在する前記第一導電型チャネル領域上
にゲート酸化膜を介して形成された絶縁ゲートと、該絶
縁ゲートと電気的に接続されるように形成されたゲート
電極と、前記素子形成領域の表面に露出するように前記
第一導電型チャネル領域と前記高濃度第二導電型ドレイ
ン領域との間と、前記ドレイン電極の下部及びその近傍
との前記素子形成領域内に形成された前記第一導電型チ
ャネル領域よりも低濃度の低濃度第一導電型不純物領域
と、前記高濃度第二導電型ソース領域及び高濃度第一導
電型素子分離領域と電気的に接続されるように形成され
たソース電極と、前記素子形成領域上に形成された絶縁
層とを有して成る半導体装置において、前記ドレイン電
極の下部及びその近傍の素子形成領域内の前記低濃度第
一導電型不純物領域の表面濃度を、他の領域の前記低濃
度第一導電型不純物領域の表面濃度よりも高くしたこと
を特徴とするものである。
【００１８】請求項２記載の発明は、第一導電型半導体
基板上に、表面から前記第一導電型半導体基板に到達す
るように形成された高濃度第一導電型素子分離領域及び
前記第一導電型半導体基板により絶縁分離された第二導
電型エピタキシャル層から成る素子形成領域を形成し、
該素子形成領域の表面に露出するように前記素子形成領
域内の略中心に高濃度第二導電型ドレイン領域を形成
し、該高濃度第二導電型ドレイン領域に電気的に接続さ
れ、前記高濃度第一導電型素子分離領域を跨いで他の前
記素子形成領域に引き出されるようにドレイン電極を形
成し、該ドレイン電極の下部及びその近傍を除いて前記
高濃度第二導電型ドレイン領域を囲むとともに前記高濃
度第一導電型素子分離領域に隣接し、前記素子形成領域
の表面に露出するように前記素子形成領域内に第一導電
型チャネル領域を形成し、前記高濃度第一導電型素子分
離領域及び第一導電型チャネル領域に内包され、前記素
子形成領域の表面に露出するように前記素子形成領域内
に高濃度第二導電型ソース領域を形成し、該高濃度第二
導電型ソース領域と前記高濃度第二導電型ドレイン領域
との間に介在する前記第一導電型チャネル領域上にゲー
ト酸化膜を介して絶縁ゲートを形成し、該絶縁ゲートと
電気的に接続されるようにゲート電極を形成し、前記素
子形成領域の表面に露出するように前記第一導電型チャ
ネル領域と前記高濃度第二導電型ドレイン領域との間
と、前記ドレイン電極の下部及びその近傍との前記素子
形成領域内に前記第一導電型チャネル領域よりも低濃度
の低濃度第一導電型不純物領域を形成し、前記高濃度第
二導電型ソース領域及び高濃度第一導電型素子分離領域
と電気的に接続されるようにソース電極を形成し、前記
素子形成領域上に絶縁層を形成して成る半導体装置の製
造方法において、前記ドレイン電極の下部及びその近傍
以外の素子形成領域内の前記低濃度第一導電型不純物領
域上をＬＯＣＯＳ酸化することにより、前記ドレイン電
極の下部及びその近傍の素子形成領域内の前記低濃度第
一導電型不純物領域の表面濃度を、他の領域の前記低濃
度第一導電型不純物領域の表面濃度よりも高くしたこと
を特徴とするものである。
基板上に、表面から前記第一導電型半導体基板に到達す
るように形成された高濃度第一導電型素子分離領域及び
前記第一導電型半導体基板により絶縁分離された第二導
電型エピタキシャル層から成る素子形成領域を形成し、
該素子形成領域の表面に露出するように前記素子形成領
域内の略中心に高濃度第二導電型ドレイン領域を形成
し、該高濃度第二導電型ドレイン領域に電気的に接続さ
れ、前記高濃度第一導電型素子分離領域を跨いで他の前
記素子形成領域に引き出されるようにドレイン電極を形
成し、該ドレイン電極の下部及びその近傍を除いて前記
高濃度第二導電型ドレイン領域を囲むとともに前記高濃
度第一導電型素子分離領域に隣接し、前記素子形成領域
の表面に露出するように前記素子形成領域内に第一導電
型チャネル領域を形成し、前記高濃度第一導電型素子分
離領域及び第一導電型チャネル領域に内包され、前記素
子形成領域の表面に露出するように前記素子形成領域内
に高濃度第二導電型ソース領域を形成し、該高濃度第二
導電型ソース領域と前記高濃度第二導電型ドレイン領域
との間に介在する前記第一導電型チャネル領域上にゲー
ト酸化膜を介して絶縁ゲートを形成し、該絶縁ゲートと
電気的に接続されるようにゲート電極を形成し、前記素
子形成領域の表面に露出するように前記第一導電型チャ
ネル領域と前記高濃度第二導電型ドレイン領域との間
と、前記ドレイン電極の下部及びその近傍との前記素子
形成領域内に前記第一導電型チャネル領域よりも低濃度
の低濃度第一導電型不純物領域を形成し、前記高濃度第
二導電型ソース領域及び高濃度第一導電型素子分離領域
と電気的に接続されるようにソース電極を形成し、前記
素子形成領域上に絶縁層を形成して成る半導体装置の製
造方法において、前記ドレイン電極の下部及びその近傍
以外の素子形成領域内の前記低濃度第一導電型不純物領
域上をＬＯＣＯＳ酸化することにより、前記ドレイン電
極の下部及びその近傍の素子形成領域内の前記低濃度第
一導電型不純物領域の表面濃度を、他の領域の前記低濃
度第一導電型不純物領域の表面濃度よりも高くしたこと
を特徴とするものである。
【００１９】
【発明の実施の形態】以下、本発明の一実施形態につい
て図面に基づき説明する。なお、本実施形態において
は、説明の便宜上、第一導電型をｐ型，第二導電型をｎ
型として説明するが、ｐ型とｎ型が逆の場合にも適用さ
れる。また、本実施形態に係るＬＤＭＯＳＦＥＴは、従
来例として図４に示すＬＤＭＯＳＦＥＴの全体構成と略
同様であるので、同一箇所には同一符号を付して説明を
省略し、異なる箇所についてのみ説明する。
て図面に基づき説明する。なお、本実施形態において
は、説明の便宜上、第一導電型をｐ型，第二導電型をｎ
型として説明するが、ｐ型とｎ型が逆の場合にも適用さ
れる。また、本実施形態に係るＬＤＭＯＳＦＥＴは、従
来例として図４に示すＬＤＭＯＳＦＥＴの全体構成と略
同様であるので、同一箇所には同一符号を付して説明を
省略し、異なる箇所についてのみ説明する。
【００２０】図１は、本発明の一実施形態に係るＬＤＭ
ＯＳＦＥＴを示す模式図であり、（ａ）は上面から見た
状態を示す略平面図であり、（ｂ）は（ａ）のＸ−Ｘ’
での略断面図であり、図２は、本実施形態に係る素子形
成領域４の表面からの深さに対するｐ−型不純物領域８
の不純物濃度分布を示す模式図である。本実施形態に係
るＬＤＭＯＳＦＥＴは、図２に示すように、従来例とし
て図４に示すＬＤＭＯＳＦＥＴにおいて、ドレイン電極
１２の下部及びその近傍のｎ＋型ドレイン領域５とｎ＋
型ソース領域７との間のドリフト領域にｐ−型不純物領
域８ａを形成し、他のドリフト領域にｐ−型不純物領域
８ｂを形成している。そして、ｐ−型不純物領域８ａの
表面濃度を、ｐ−型不純物領域８ｂの表面濃度よりも高
くした構成である。
ＯＳＦＥＴを示す模式図であり、（ａ）は上面から見た
状態を示す略平面図であり、（ｂ）は（ａ）のＸ−Ｘ’
での略断面図であり、図２は、本実施形態に係る素子形
成領域４の表面からの深さに対するｐ−型不純物領域８
の不純物濃度分布を示す模式図である。本実施形態に係
るＬＤＭＯＳＦＥＴは、図２に示すように、従来例とし
て図４に示すＬＤＭＯＳＦＥＴにおいて、ドレイン電極
１２の下部及びその近傍のｎ＋型ドレイン領域５とｎ＋
型ソース領域７との間のドリフト領域にｐ−型不純物領
域８ａを形成し、他のドリフト領域にｐ−型不純物領域
８ｂを形成している。そして、ｐ−型不純物領域８ａの
表面濃度を、ｐ−型不純物領域８ｂの表面濃度よりも高
くした構成である。
【００２１】以下、本実施形態に係るドレイン電極１２
の下部及びその近傍の素子形成領域４内に形成されたｐ
−型不純物領域８ａの表面濃度を、ｐ−型不純物領域８
ｂの表面濃度よりも高くするための製造工程について図
面に基づき説明する。図３は、本実施形態に係るＬＤＭ
ＯＳＦＥＴの製造工程を示す略断面図である。先ず、ｐ
型半導体基板１上にｎ型エピタキシャル層２を形成し、
ｎ型エピタキシャル層２上に酸化膜（図示せず）を形成
する。そして、所定形状にパターニングされたフォトレ
ジスト（図示せず）をマスクとして酸化膜のエッチング
を行うことによりｐ＋型素子分離領域３形成箇所上に開
口部（図示せず）を形成し、フォトレジストをプラズマ
アッシング等により除去し、開口部が形成された酸化膜
をマスクとしてボロン（Ｂ）等のｐ型不純物をデポし、
酸化，ドライブ工程によりｐ＋型素子分離領域３を形成
する。
の下部及びその近傍の素子形成領域４内に形成されたｐ
−型不純物領域８ａの表面濃度を、ｐ−型不純物領域８
ｂの表面濃度よりも高くするための製造工程について図
面に基づき説明する。図３は、本実施形態に係るＬＤＭ
ＯＳＦＥＴの製造工程を示す略断面図である。先ず、ｐ
型半導体基板１上にｎ型エピタキシャル層２を形成し、
ｎ型エピタキシャル層２上に酸化膜（図示せず）を形成
する。そして、所定形状にパターニングされたフォトレ
ジスト（図示せず）をマスクとして酸化膜のエッチング
を行うことによりｐ＋型素子分離領域３形成箇所上に開
口部（図示せず）を形成し、フォトレジストをプラズマ
アッシング等により除去し、開口部が形成された酸化膜
をマスクとしてボロン（Ｂ）等のｐ型不純物をデポし、
酸化，ドライブ工程によりｐ＋型素子分離領域３を形成
する。
【００２２】次に、所定形状にパターニングされたフォ
トレジスト（図示せず）をマスクとして前記酸化膜のエ
ッチングを行うことによりｐ−型不純物領域形成箇所上
に開口部（図示せず）を形成し、フォトレジストを除去
した後、開口部が形成された酸化膜をマスクとしてボロ
ン（Ｂ）等のｐ型不純物のイオン注入を行い、酸化，ド
ライブ工程によりｐ−型不純物領域を形成し、ｎ型エピ
タキシャル層２上に形成された酸化膜をエッチングによ
り除去する。
トレジスト（図示せず）をマスクとして前記酸化膜のエ
ッチングを行うことによりｐ−型不純物領域形成箇所上
に開口部（図示せず）を形成し、フォトレジストを除去
した後、開口部が形成された酸化膜をマスクとしてボロ
ン（Ｂ）等のｐ型不純物のイオン注入を行い、酸化，ド
ライブ工程によりｐ−型不純物領域を形成し、ｎ型エピ
タキシャル層２上に形成された酸化膜をエッチングによ
り除去する。
【００２３】次に、ｎ型エピタキシャル層２上に薄い膜
厚のシリコン酸化膜等の絶縁層１１を形成し、絶縁層１
１上に窒化膜（図示せず）を形成し、所定形状にパター
ニングされたフォトレジスト（図示せず）をマスクとし
て窒化膜のエッチングを行って開口部（図示せず）を形
成り、フォトレジストを除去する。このとき、開口部
は、後述するｎ＋型ドレイン領域５とｎ＋型ソース領域
７との間のドリフト領域の内、ドレイン電極１２の下部
及びその近傍を除いた箇所上に形成されている。
厚のシリコン酸化膜等の絶縁層１１を形成し、絶縁層１
１上に窒化膜（図示せず）を形成し、所定形状にパター
ニングされたフォトレジスト（図示せず）をマスクとし
て窒化膜のエッチングを行って開口部（図示せず）を形
成り、フォトレジストを除去する。このとき、開口部
は、後述するｎ＋型ドレイン領域５とｎ＋型ソース領域
７との間のドリフト領域の内、ドレイン電極１２の下部
及びその近傍を除いた箇所上に形成されている。
【００２４】次に、開口部が形成された窒化膜をマスク
としてＬＯＣＯＳ（Local Oxidation of Silicon）
酸化を行い、エッチングにより窒化膜を除去する（図３
（ａ））。
としてＬＯＣＯＳ（Local Oxidation of Silicon）
酸化を行い、エッチングにより窒化膜を除去する（図３
（ａ））。
【００２５】このＬＯＣＯＳ酸化を施した箇所のｐ−型
不純物領域では、表面から不純物が抜ける。従って、ド
レイン電極１２の下部及びその近傍のドリフト領域内に
形成されたｐ−型不純物領域８ａの表面濃度が、ドレイ
ン電極１２の下部及びその近傍以外のドリフト領域内に
形成されたｐ−型不純物領域８ｂの表面濃度よりも高く
なる。
不純物領域では、表面から不純物が抜ける。従って、ド
レイン電極１２の下部及びその近傍のドリフト領域内に
形成されたｐ−型不純物領域８ａの表面濃度が、ドレイ
ン電極１２の下部及びその近傍以外のドリフト領域内に
形成されたｐ−型不純物領域８ｂの表面濃度よりも高く
なる。
【００２６】次に、ＬＯＣＯＳ酸化を行った箇所以外の
絶縁層１１をエッチングにより除去した後、熱酸化等に
よりゲート酸化膜９を形成し、ｎ型エピタキシャル層２
上のゲート酸化膜９が形成された面側全面にポリシリコ
ンを形成し、所定形状にパターニングされたフォトレジ
スト（図示せず）をマスクとしてポリシリコンのエッチ
ングを行うことによりポリシリコンから成る絶縁ゲート
１０を形成する。
絶縁層１１をエッチングにより除去した後、熱酸化等に
よりゲート酸化膜９を形成し、ｎ型エピタキシャル層２
上のゲート酸化膜９が形成された面側全面にポリシリコ
ンを形成し、所定形状にパターニングされたフォトレジ
スト（図示せず）をマスクとしてポリシリコンのエッチ
ングを行うことによりポリシリコンから成る絶縁ゲート
１０を形成する。
【００２７】次に、絶縁ゲート１０及び所定形状にパタ
ーニングされたフォトレジスト（図示せず）をマスクと
してボロン（Ｂ）等のｐ型不純物をイオン注入し、フォ
トレジストを除去した後、ドライブ工程によりｐ型ウェ
ル領域６を形成する（図３（ｂ））。
ーニングされたフォトレジスト（図示せず）をマスクと
してボロン（Ｂ）等のｐ型不純物をイオン注入し、フォ
トレジストを除去した後、ドライブ工程によりｐ型ウェ
ル領域６を形成する（図３（ｂ））。
【００２８】次に、所定形状にパターニングされたフォ
トレジスト（図示せず）をマスクとしてリン（Ｐ）等の
ｎ型不純物をイオン注入し、ドライブ工程を行うことに
よりｎ＋型ドレイン領域５及びｎ＋型ソース領域７を形
成する（図３（ｃ））。
トレジスト（図示せず）をマスクとしてリン（Ｐ）等の
ｎ型不純物をイオン注入し、ドライブ工程を行うことに
よりｎ＋型ドレイン領域５及びｎ＋型ソース領域７を形
成する（図３（ｃ））。
【００２９】最後に、層間絶縁膜としての絶縁層１１
を、ｎ型エピタキシャル層２の絶縁ゲート９が形成され
た面側全面に形成し、ｎ＋型ドレイン領域５と電気的に
接続されるようにアルミニウム（Ａｌ）等から成るドレ
イン電極１２を形成し、絶縁ゲート９と電気的に接続さ
れるようにアルミニウム（Ａｌ）等から成るゲート電極
（図示せず）を形成し、ｎ＋型ソース領域７及びｐ＋型
素子分離領域３と電気的に接続されるようにアルミニウ
ム（Ａｌ）等から成るソース電極１３が形成される。
を、ｎ型エピタキシャル層２の絶縁ゲート９が形成され
た面側全面に形成し、ｎ＋型ドレイン領域５と電気的に
接続されるようにアルミニウム（Ａｌ）等から成るドレ
イン電極１２を形成し、絶縁ゲート９と電気的に接続さ
れるようにアルミニウム（Ａｌ）等から成るゲート電極
（図示せず）を形成し、ｎ＋型ソース領域７及びｐ＋型
素子分離領域３と電気的に接続されるようにアルミニウ
ム（Ａｌ）等から成るソース電極１３が形成される。
【００３０】従って、本実施形態においては、ドレイン
電極１２の下部及びその近傍の素子形成領域内のｐ−型
不純物領域８ａの表面濃度を、ドレイン電極１２の下部
及びその近傍以外のドリフト領域内に形成されたｐ−型
不純物領域８ｂの表面濃度よりも高くなるようにしたの
で、電位分布の偏りを押さえて電界の集中を緩和するこ
とができ、これによりドレイン−ソース間の耐圧の低下
を防止することができる。
電極１２の下部及びその近傍の素子形成領域内のｐ−型
不純物領域８ａの表面濃度を、ドレイン電極１２の下部
及びその近傍以外のドリフト領域内に形成されたｐ−型
不純物領域８ｂの表面濃度よりも高くなるようにしたの
で、電位分布の偏りを押さえて電界の集中を緩和するこ
とができ、これによりドレイン−ソース間の耐圧の低下
を防止することができる。
【００３１】また、本実施形態においては、ＬＯＣＯＳ
酸化によりドレイン電極１２の下部及びその近傍以外の
ドリフト領域に形成されたｐ−型不純物領域８の表面か
ら不純物を抜くようにしたので、新たなマスクを用いて
再度イオン注入を行うよりも工程を簡略化することがで
き、ｐ−型不純物領域８ｂの深さ方向の濃度分布を、表
面付近のみ低下させることができる。
酸化によりドレイン電極１２の下部及びその近傍以外の
ドリフト領域に形成されたｐ−型不純物領域８の表面か
ら不純物を抜くようにしたので、新たなマスクを用いて
再度イオン注入を行うよりも工程を簡略化することがで
き、ｐ−型不純物領域８ｂの深さ方向の濃度分布を、表
面付近のみ低下させることができる。
【００３２】
【発明の効果】請求項１記載の発明は、第一導電型半導
体基板と、第一導電型半導体基板の一主表面上に形成さ
れ、表面から前記第一導電型半導体基板に到達するよう
に形成された高濃度第一導電型素子分離領域及び第一導
電型半導体基板により絶縁分離された第二導電型エピタ
キシャル層から成る素子形成領域と、素子形成領域の表
面に露出するように素子形成領域内の略中心に形成され
た高濃度第二導電型ドレイン領域と、高濃度第二導電型
ドレイン領域に電気的に接続され、高濃度第一導電型素
子分離領域を跨いで他の素子形成領域に引き出されて成
るドレイン電極と、ドレイン電極の下部及びその近傍を
除いて高濃度第二導電型ドレイン領域を囲むとともに高
濃度第一導電型素子分離領域に隣接し、素子形成領域の
表面に露出するように素子形成領域内に形成された第一
導電型チャネル領域と、高濃度第一導電型素子分離領域
及び第一導電型チャネル領域に内包され、素子形成領域
の表面に露出するように素子形成領域内に形成された高
濃度第二導電型ソース領域と、高濃度第二導電型ソース
領域と高濃度第二導電型ドレイン領域との間に介在する
第一導電型チャネル領域上にゲート酸化膜を介して形成
された絶縁ゲートと、絶縁ゲートと電気的に接続される
ように形成されたゲート電極と、素子形成領域の表面に
露出するように第一導電型チャネル領域と高濃度第二導
電型ドレイン領域との間と、ドレイン電極の下部及びそ
の近傍との素子形成領域内に形成された第一導電型チャ
ネル領域よりも低濃度の低濃度第一導電型不純物領域
と、高濃度第二導電型ソース領域及び高濃度第一導電型
素子分離領域と電気的に接続されるように形成されたソ
ース電極と、素子形成領域上に形成された絶縁層とを有
して成る半導体装置において、ドレイン電極の下部及び
その近傍の素子形成領域内の低濃度第一導電型不純物領
域の表面濃度を、他の領域の低濃度第一導電型不純物領
域の表面濃度よりも高くしたので、電位分布の偏りを押
さえて電界の集中を緩和することができ、素子分離領域
を跨いで高電位のドレイン電極を配線する場合において
もドレイン−ソース間の耐圧が低下することのない半導
体装置を提供することができた。
体基板と、第一導電型半導体基板の一主表面上に形成さ
れ、表面から前記第一導電型半導体基板に到達するよう
に形成された高濃度第一導電型素子分離領域及び第一導
電型半導体基板により絶縁分離された第二導電型エピタ
キシャル層から成る素子形成領域と、素子形成領域の表
面に露出するように素子形成領域内の略中心に形成され
た高濃度第二導電型ドレイン領域と、高濃度第二導電型
ドレイン領域に電気的に接続され、高濃度第一導電型素
子分離領域を跨いで他の素子形成領域に引き出されて成
るドレイン電極と、ドレイン電極の下部及びその近傍を
除いて高濃度第二導電型ドレイン領域を囲むとともに高
濃度第一導電型素子分離領域に隣接し、素子形成領域の
表面に露出するように素子形成領域内に形成された第一
導電型チャネル領域と、高濃度第一導電型素子分離領域
及び第一導電型チャネル領域に内包され、素子形成領域
の表面に露出するように素子形成領域内に形成された高
濃度第二導電型ソース領域と、高濃度第二導電型ソース
領域と高濃度第二導電型ドレイン領域との間に介在する
第一導電型チャネル領域上にゲート酸化膜を介して形成
された絶縁ゲートと、絶縁ゲートと電気的に接続される
ように形成されたゲート電極と、素子形成領域の表面に
露出するように第一導電型チャネル領域と高濃度第二導
電型ドレイン領域との間と、ドレイン電極の下部及びそ
の近傍との素子形成領域内に形成された第一導電型チャ
ネル領域よりも低濃度の低濃度第一導電型不純物領域
と、高濃度第二導電型ソース領域及び高濃度第一導電型
素子分離領域と電気的に接続されるように形成されたソ
ース電極と、素子形成領域上に形成された絶縁層とを有
して成る半導体装置において、ドレイン電極の下部及び
その近傍の素子形成領域内の低濃度第一導電型不純物領
域の表面濃度を、他の領域の低濃度第一導電型不純物領
域の表面濃度よりも高くしたので、電位分布の偏りを押
さえて電界の集中を緩和することができ、素子分離領域
を跨いで高電位のドレイン電極を配線する場合において
もドレイン−ソース間の耐圧が低下することのない半導
体装置を提供することができた。
【００３３】請求項２記載の発明は、第一導電型半導体
基板上に、表面から前記第一導電型半導体基板に到達す
るように形成された高濃度第一導電型素子分離領域及び
第一導電型半導体基板により絶縁分離された第二導電型
エピタキシャル層から成る素子形成領域を形成し、素子
形成領域の表面に露出するように素子形成領域内の略中
心に高濃度第二導電型ドレイン領域を形成し、高濃度第
二導電型ドレイン領域に電気的に接続され、高濃度第一
導電型素子分離領域を跨いで他の素子形成領域に引き出
されるようにドレイン電極を形成し、ドレイン電極の下
部及びその近傍を除いて高濃度第二導電型ドレイン領域
を囲むとともに高濃度第一導電型素子分離領域に隣接
し、素子形成領域の表面に露出するように素子形成領域
内に第一導電型チャネル領域を形成し、高濃度第一導電
型素子分離領域及び第一導電型チャネル領域に内包さ
れ、素子形成領域の表面に露出するように素子形成領域
内に高濃度第二導電型ソース領域を形成し、高濃度第二
導電型ソース領域と高濃度第二導電型ドレイン領域との
間に介在する第一導電型チャネル領域上にゲート酸化膜
を介して絶縁ゲートを形成し、絶縁ゲートと電気的に接
続されるようにゲート電極を形成し、素子形成領域の表
面に露出するように第一導電型チャネル領域と高濃度第
二導電型ドレイン領域との間と、ドレイン電極の下部及
びその近傍との素子形成領域内に第一導電型チャネル領
域よりも低濃度の低濃度第一導電型不純物領域を形成
し、高濃度第二導電型ソース領域及び高濃度第一導電型
素子分離領域と電気的に接続されるようにソース電極を
形成し、素子形成領域上に絶縁層を形成して成る半導体
装置の製造方法において、ドレイン電極の下部及びその
近傍以外の素子形成領域内の低濃度第一導電型不純物領
域上をＬＯＣＯＳ酸化することにより、ドレイン電極の
下部及びその近傍の素子形成領域内の低濃度第一導電型
不純物領域の表面濃度を、他の領域の低濃度第一導電型
不純物領域の表面濃度よりも高くしたので、電位分布の
偏りを押さえて電界の集中を緩和することができ、ま
た、ＬＯＣＯＳ酸化によりドレイン電極の下部及びその
近傍以外の低濃度第一導電型不純物領域の表面から不純
物を抜くことによりドレイン電極の下部及びその近傍の
低濃度第一導電型不純物領域の表面濃度を、他の領域の
低濃度第一導電型不純物領域の表面濃度よりも高くして
おり、新たなマスクを用いて再度イオン注入を行うより
も工程を簡略化することができ、素子分離領域を跨いで
高電位のドレイン電極を配線する場合においてもドレイ
ン−ソース間の耐圧が低下することのない半導体装置の
製造方法を提供することができた。
基板上に、表面から前記第一導電型半導体基板に到達す
るように形成された高濃度第一導電型素子分離領域及び
第一導電型半導体基板により絶縁分離された第二導電型
エピタキシャル層から成る素子形成領域を形成し、素子
形成領域の表面に露出するように素子形成領域内の略中
心に高濃度第二導電型ドレイン領域を形成し、高濃度第
二導電型ドレイン領域に電気的に接続され、高濃度第一
導電型素子分離領域を跨いで他の素子形成領域に引き出
されるようにドレイン電極を形成し、ドレイン電極の下
部及びその近傍を除いて高濃度第二導電型ドレイン領域
を囲むとともに高濃度第一導電型素子分離領域に隣接
し、素子形成領域の表面に露出するように素子形成領域
内に第一導電型チャネル領域を形成し、高濃度第一導電
型素子分離領域及び第一導電型チャネル領域に内包さ
れ、素子形成領域の表面に露出するように素子形成領域
内に高濃度第二導電型ソース領域を形成し、高濃度第二
導電型ソース領域と高濃度第二導電型ドレイン領域との
間に介在する第一導電型チャネル領域上にゲート酸化膜
を介して絶縁ゲートを形成し、絶縁ゲートと電気的に接
続されるようにゲート電極を形成し、素子形成領域の表
面に露出するように第一導電型チャネル領域と高濃度第
二導電型ドレイン領域との間と、ドレイン電極の下部及
びその近傍との素子形成領域内に第一導電型チャネル領
域よりも低濃度の低濃度第一導電型不純物領域を形成
し、高濃度第二導電型ソース領域及び高濃度第一導電型
素子分離領域と電気的に接続されるようにソース電極を
形成し、素子形成領域上に絶縁層を形成して成る半導体
装置の製造方法において、ドレイン電極の下部及びその
近傍以外の素子形成領域内の低濃度第一導電型不純物領
域上をＬＯＣＯＳ酸化することにより、ドレイン電極の
下部及びその近傍の素子形成領域内の低濃度第一導電型
不純物領域の表面濃度を、他の領域の低濃度第一導電型
不純物領域の表面濃度よりも高くしたので、電位分布の
偏りを押さえて電界の集中を緩和することができ、ま
た、ＬＯＣＯＳ酸化によりドレイン電極の下部及びその
近傍以外の低濃度第一導電型不純物領域の表面から不純
物を抜くことによりドレイン電極の下部及びその近傍の
低濃度第一導電型不純物領域の表面濃度を、他の領域の
低濃度第一導電型不純物領域の表面濃度よりも高くして
おり、新たなマスクを用いて再度イオン注入を行うより
も工程を簡略化することができ、素子分離領域を跨いで
高電位のドレイン電極を配線する場合においてもドレイ
ン−ソース間の耐圧が低下することのない半導体装置の
製造方法を提供することができた。
【図１】本発明の一実施形態に係るＬＤＭＯＳＦＥＴを
示す模式図であり、（ａ）は上面から見た状態を示す略
平面図であり、（ｂ）は（ａ）のＸ−Ｘ’での略断面図
である。
示す模式図であり、（ａ）は上面から見た状態を示す略
平面図であり、（ｂ）は（ａ）のＸ−Ｘ’での略断面図
である。
【図２】本実施形態に係る素子形成領域の表面からの深
さに対するｐ−型不純物領域の不純物濃度分布を示す模
式図である。
さに対するｐ−型不純物領域の不純物濃度分布を示す模
式図である。
【図３】本実施形態に係るＬＤＭＯＳＦＥＴの製造工程
を示す略断面図である。
を示す略断面図である。
【図４】従来例に係るＬＤＭＯＳＦＥＴを示す模式図で
あり、（ａ）は上面から見た状態を示す略平面図であ
り、（ｂ）は（ａ）のＹ−Ｙ’での略断面図である。
あり、（ａ）は上面から見た状態を示す略平面図であ
り、（ｂ）は（ａ）のＹ−Ｙ’での略断面図である。
【図５】従来例に係るＬＤＭＯＳＦＥＴのｐ−型不純物
領域の表面濃度と、ドレイン−ソース間耐圧との関係を
示す模式図である。
領域の表面濃度と、ドレイン−ソース間耐圧との関係を
示す模式図である。
【図６】従来例に係るＬＤＭＯＳＦＥＴの素子形成領域
の電位分布を示す模式図であり、（ａ）はドレイン電極
をｐ＋型素子分離領域を跨いで外部に引き出さない場合
の電位分布を示す模式図であり、（ｂ）はドレイン電極
をｐ＋型素子分離領域を跨いで外部に引き出す場合の電
位分布を示す模式図である。
の電位分布を示す模式図であり、（ａ）はドレイン電極
をｐ＋型素子分離領域を跨いで外部に引き出さない場合
の電位分布を示す模式図であり、（ｂ）はドレイン電極
をｐ＋型素子分離領域を跨いで外部に引き出す場合の電
位分布を示す模式図である。
１ ｐ型半導体基板 ２ ｎ型エピタキシャル層 ３ ｐ＋型素子分離領域 ４ 素子形成領域 ５ ｎ＋型ドレイン領域 ６ ｐ型チャネル領域 ７ ｎ＋型ソース領域 ８，８ａ，８ｂ ｐ−型不純物領域 ９ ゲート酸化膜 １０ 絶縁ゲート １１ 絶縁層 １２ ドレイン電極 １３ ソース電極
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成９年６月１３日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正内容】
【００２０】図１は、本発明の一実施形態に係るＬＤＭ
ＯＳＦＥＴを示す模式図であり、（ａ）は上面から見た
状態を示す略平面図であり、（ｂ）は（ａ）のＸ−Ｘ’
での略断面図であり、図２は、本実施形態に係る素子形
成領域４の表面からの深さに対するｐ−型不純物領域８
の不純物濃度分布を示す模式図である。本実施形態に係
るＬＤＭＯＳＦＥＴは、図１に示すように、従来例とし
て図４に示すＬＤＭＯＳＦＥＴにおいて、ドレイン電極
１２の下部及びその近傍のｎ＋型ドレイン領域５とｎ＋
型ソース領域７との間のドリフト領域にｐ−型不純物領
域８ａを形成し、他のドリフト領域にｐ−型不純物領域
８ｂを形成している。そして、ｐ−型不純物領域８ａの
表面濃度を、ｐ−型不純物領域８ｂの表面濃度よりも高
くした構成である。
ＯＳＦＥＴを示す模式図であり、（ａ）は上面から見た
状態を示す略平面図であり、（ｂ）は（ａ）のＸ−Ｘ’
での略断面図であり、図２は、本実施形態に係る素子形
成領域４の表面からの深さに対するｐ−型不純物領域８
の不純物濃度分布を示す模式図である。本実施形態に係
るＬＤＭＯＳＦＥＴは、図１に示すように、従来例とし
て図４に示すＬＤＭＯＳＦＥＴにおいて、ドレイン電極
１２の下部及びその近傍のｎ＋型ドレイン領域５とｎ＋
型ソース領域７との間のドリフト領域にｐ−型不純物領
域８ａを形成し、他のドリフト領域にｐ−型不純物領域
８ｂを形成している。そして、ｐ−型不純物領域８ａの
表面濃度を、ｐ−型不純物領域８ｂの表面濃度よりも高
くした構成である。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正内容】
【００２７】次に、絶縁ゲート１０及び所定形状にパタ
ーニングされたフォトレジスト（図示せず）をマスクと
してボロン（Ｂ）等のｐ型不純物をイオン注入し、フォ
トレジストを除去した後、ドライブ工程によりｐ型チャ
ネル領域６を形成する（図３（ｂ））。
ーニングされたフォトレジスト（図示せず）をマスクと
してボロン（Ｂ）等のｐ型不純物をイオン注入し、フォ
トレジストを除去した後、ドライブ工程によりｐ型チャ
ネル領域６を形成する（図３（ｂ））。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 長浜 英雄 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 萩原 洋右 大阪府門真市大字門真1048番地松下電工株 式会社内
Claims (2)
- 【請求項１】 第一導電型半導体基板と、該第一導電型
半導体基板の一主表面上に形成され、表面から前記第一
導電型半導体基板に到達するように形成された高濃度第
一導電型素子分離領域及び前記第一導電型半導体基板に
より絶縁分離された第二導電型エピタキシャル層から成
る素子形成領域と、該素子形成領域の表面に露出するよ
うに前記素子形成領域内の略中心に形成された高濃度第
二導電型ドレイン領域と、該高濃度第二導電型ドレイン
領域に電気的に接続され、前記高濃度第一導電型素子分
離領域を跨いで他の前記素子形成領域に引き出されて成
るドレイン電極と、該ドレイン電極の下部及びその近傍
を除いて前記高濃度第二導電型ドレイン領域を囲むとと
もに前記高濃度第一導電型素子分離領域に隣接し、前記
素子形成領域の表面に露出するように前記素子形成領域
内に形成された第一導電型チャネル領域と、前記高濃度
第一導電型素子分離領域及び第一導電型チャネル領域に
内包され、前記素子形成領域の表面に露出するように前
記素子形成領域内に形成された高濃度第二導電型ソース
領域と、該高濃度第二導電型ソース領域と前記高濃度第
二導電型ドレイン領域との間に介在する前記第一導電型
チャネル領域上にゲート酸化膜を介して形成された絶縁
ゲートと、該絶縁ゲートと電気的に接続されるように形
成されたゲート電極と、前記素子形成領域の表面に露出
するように前記第一導電型チャネル領域と前記高濃度第
二導電型ドレイン領域との間と、前記ドレイン電極の下
部及びその近傍との前記素子形成領域内に形成された前
記第一導電型チャネル領域よりも低濃度の低濃度第一導
電型不純物領域と、前記高濃度第二導電型ソース領域及
び高濃度第一導電型素子分離領域と電気的に接続される
ように形成されたソース電極と、前記素子形成領域上に
形成された絶縁層とを有して成る半導体装置において、
前記ドレイン電極の下部及びその近傍の素子形成領域内
の前記低濃度第一導電型不純物領域の表面濃度を、他の
領域の前記低濃度第一導電型不純物領域の表面濃度より
も高くしたことを特徴とする半導体装置。 - 【請求項２】 第一導電型半導体基板上に、表面から前
記第一導電型半導体基板に到達するように形成された高
濃度第一導電型素子分離領域及び前記第一導電型半導体
基板により絶縁分離された第二導電型エピタキシャル層
から成る素子形成領域を形成し、該素子形成領域の表面
に露出するように前記素子形成領域内の略中心に高濃度
第二導電型ドレイン領域を形成し、該高濃度第二導電型
ドレイン領域に電気的に接続され、前記高濃度第一導電
型素子分離領域を跨いで他の前記素子形成領域に引き出
されるようにドレイン電極を形成し、該ドレイン電極の
下部及びその近傍を除いて前記高濃度第二導電型ドレイ
ン領域を囲むとともに前記高濃度第一導電型素子分離領
域に隣接し、前記素子形成領域の表面に露出するように
前記素子形成領域内に第一導電型チャネル領域を形成
し、前記高濃度第一導電型素子分離領域及び第一導電型
チャネル領域に内包され、前記素子形成領域の表面に露
出するように前記素子形成領域内に高濃度第二導電型ソ
ース領域を形成し、該高濃度第二導電型ソース領域と前
記高濃度第二導電型ドレイン領域との間に介在する前記
第一導電型チャネル領域上にゲート酸化膜を介して絶縁
ゲートを形成し、該絶縁ゲートと電気的に接続されるよ
うにゲート電極を形成し、前記素子形成領域の表面に露
出するように前記第一導電型チャネル領域と前記高濃度
第二導電型ドレイン領域との間と、前記ドレイン電極の
下部及びその近傍との前記素子形成領域内に前記第一導
電型チャネル領域よりも低濃度の低濃度第一導電型不純
物領域を形成し、前記高濃度第二導電型ソース領域及び
高濃度第一導電型素子分離領域と電気的に接続されるよ
うにソース電極を形成し、前記素子形成領域上に絶縁層
を形成して成る半導体装置の製造方法において、前記ド
レイン電極の下部及びその近傍以外の素子形成領域内の
前記低濃度第一導電型不純物領域上をＬＯＣＯＳ酸化す
ることにより、前記ドレイン電極の下部及びその近傍の
素子形成領域内の前記低濃度第一導電型不純物領域の表
面濃度を、他の領域の前記低濃度第一導電型不純物領域
の表面濃度よりも高くしたことを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9043588A JPH10242452A (ja) | 1997-02-27 | 1997-02-27 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9043588A JPH10242452A (ja) | 1997-02-27 | 1997-02-27 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10242452A true JPH10242452A (ja) | 1998-09-11 |
Family
ID=12667957
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9043588A Pending JPH10242452A (ja) | 1997-02-27 | 1997-02-27 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10242452A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7999333B2 (en) | 2005-03-30 | 2011-08-16 | Sanyo Electric Co., Ltd. | Semiconductor device |
-
1997
- 1997-02-27 JP JP9043588A patent/JPH10242452A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7999333B2 (en) | 2005-03-30 | 2011-08-16 | Sanyo Electric Co., Ltd. | Semiconductor device |
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