JPH0974198A - 高耐圧ｉｃおよびそれに用いる高耐圧レベルシフト回路 - Google Patents
高耐圧ｉｃおよびそれに用いる高耐圧レベルシフト回路Info
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- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
Abstract
(57)【要約】
【課題】高耐圧接合終端構造を挟んで配置される信号配
線をボンディングワイヤで行うことで、信号配線による
耐圧低下を防止し、且つ、低コスト化を図る。 【解決手段】高耐圧接合終端構造ＨＶＪＴがＧＤＵ１〜
ＧＤＵ３と高耐圧ｎチャネルＭＯＳＦＥＴ（ＨＶＮ）お
よび高耐圧ｐチャネルＭＯＳＦＥＴ（ＨＶＰ）にそれぞ
れ設けられ、高耐圧ｎチャネルＭＯＳＦＥＴ（ＨＶＮ）
のドレイン電極ＤN とＧＤＵ１、高耐圧ｐチャネルＭＯ
ＳＦＥＴ（ＨＶＰ）のドレイン電極Ｄ P とＬＳＵとがＳ
ＩＮ１およびＳＯＵＴ１でそれぞれ接続される。
線をボンディングワイヤで行うことで、信号配線による
耐圧低下を防止し、且つ、低コスト化を図る。 【解決手段】高耐圧接合終端構造ＨＶＪＴがＧＤＵ１〜
ＧＤＵ３と高耐圧ｎチャネルＭＯＳＦＥＴ（ＨＶＮ）お
よび高耐圧ｐチャネルＭＯＳＦＥＴ（ＨＶＰ）にそれぞ
れ設けられ、高耐圧ｎチャネルＭＯＳＦＥＴ（ＨＶＮ）
のドレイン電極ＤN とＧＤＵ１、高耐圧ｐチャネルＭＯ
ＳＦＥＴ（ＨＶＰ）のドレイン電極Ｄ P とＬＳＵとがＳ
ＩＮ１およびＳＯＵＴ１でそれぞれ接続される。
Description
【０００１】
【産業上の利用分野】この発明は、パワーデバイスの制
御駆動用などに用いられる高耐圧ＩＣで、パワーデバイ
スとは別の半導体基板または同一半導体基板上に形成さ
れる高耐圧ＩＣに関する。
御駆動用などに用いられる高耐圧ＩＣで、パワーデバイ
スとは別の半導体基板または同一半導体基板上に形成さ
れる高耐圧ＩＣに関する。
【０００２】
【従来の技術】ここでは参考文献が多数あるため、文献
名はまとめて番号を付けて〔発明が解決しようとする課
題〕の項の最後に記載し、文章中では文献名の番号を[
]で示すことに留めた。また参考文献のUSP Noの後に
（ ）で示した内容は特許内容を簡単に説明したもので
ある。
名はまとめて番号を付けて〔発明が解決しようとする課
題〕の項の最後に記載し、文章中では文献名の番号を[
]で示すことに留めた。また参考文献のUSP Noの後に
（ ）で示した内容は特許内容を簡単に説明したもので
ある。
【０００３】パワーデバイス[1] 〜[4] は、モータ制御
用のインバータやコンバータ、照明用のインバータ、各
種電源およびソレノイドやリレーの駆動用スイッチ等の
多くの分野で広く利用されている。このパワーデバイス
の駆動や制御は、従来個別の半導体素子や電子部品を組
み合わせて構成した電子回路[5],[6] によっていたが、
近年ＬＳＩ（高集積度ＩＣ、ＩＣとは集積回路のこと）
技術を利用した数十Ｖ級の低耐圧ＩＣ[7],[8] や数百Ｖ
級の高耐圧ＩＣ[9],[10]が実用化されており、さらに駆
動・制御回路とパワーデバイスとを同一半導体基板に集
積化したパワーＩＣ[11],[12] が用いられインバータや
コンバータなどの変換装置などの小型化や高信頼性が図
られている。
用のインバータやコンバータ、照明用のインバータ、各
種電源およびソレノイドやリレーの駆動用スイッチ等の
多くの分野で広く利用されている。このパワーデバイス
の駆動や制御は、従来個別の半導体素子や電子部品を組
み合わせて構成した電子回路[5],[6] によっていたが、
近年ＬＳＩ（高集積度ＩＣ、ＩＣとは集積回路のこと）
技術を利用した数十Ｖ級の低耐圧ＩＣ[7],[8] や数百Ｖ
級の高耐圧ＩＣ[9],[10]が実用化されており、さらに駆
動・制御回路とパワーデバイスとを同一半導体基板に集
積化したパワーＩＣ[11],[12] が用いられインバータや
コンバータなどの変換装置などの小型化や高信頼性が図
られている。
【０００４】図６はモータ制御用インバータのパワー部
分を中心に説明する回路構成図である。三相モータＭｏ
を駆動するために用いるパワーデバイス（ここではＩＧ
ＢＴであるＱ１〜Ｑ６とダイオードであるＤ１〜Ｄ６を
示す）はブリッジ回路を構成し同一パッケージに収納さ
れたパワーモジュール[13]の構造をしている。ここでＩ
ＧＢＴとは絶縁ゲート型バイポーラトランジスタのこと
である。主電源ＶCCは通常直流１００〜４００Ｖと高電
圧である。主電源ＶCCの高電位側をＶCCH 、低電位側を
ＶCCL と表した場合、ＶCCH に接続されるＩＧＢＴＱ１
〜Ｑ３を駆動するためには、ＩＧＢＴのゲート電極の電
位はこれよりさらに高電位となるため、駆動回路にはフ
ォトカプラー（ＰＣ：Ｐｈｏｔｏ Ｃｏｕｐｌｅｒ）や
高耐圧ＩＣ（ＨＶＩＣ：Ｈｉｇｈ Ｖｏｌｔａｇｅ Ｉ
ｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）が用いられる。
駆動回路の入出力端子Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕ
ｔ）は通常マイクロコンピュータへ接続され、そのマイ
クロコンピュータによりインバータ全体の制御がなされ
る。
分を中心に説明する回路構成図である。三相モータＭｏ
を駆動するために用いるパワーデバイス（ここではＩＧ
ＢＴであるＱ１〜Ｑ６とダイオードであるＤ１〜Ｄ６を
示す）はブリッジ回路を構成し同一パッケージに収納さ
れたパワーモジュール[13]の構造をしている。ここでＩ
ＧＢＴとは絶縁ゲート型バイポーラトランジスタのこと
である。主電源ＶCCは通常直流１００〜４００Ｖと高電
圧である。主電源ＶCCの高電位側をＶCCH 、低電位側を
ＶCCL と表した場合、ＶCCH に接続されるＩＧＢＴＱ１
〜Ｑ３を駆動するためには、ＩＧＢＴのゲート電極の電
位はこれよりさらに高電位となるため、駆動回路にはフ
ォトカプラー（ＰＣ：Ｐｈｏｔｏ Ｃｏｕｐｌｅｒ）や
高耐圧ＩＣ（ＨＶＩＣ：Ｈｉｇｈ Ｖｏｌｔａｇｅ Ｉ
ｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）が用いられる。
駆動回路の入出力端子Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕ
ｔ）は通常マイクロコンピュータへ接続され、そのマイ
クロコンピュータによりインバータ全体の制御がなされ
る。
【０００５】図７は図６で用いられる高耐圧ＩＣ（ＨＶ
ＩＣ）の内部構成ユニットのブロック図を示す。その構
成をつぎに説明する。入出力端子Ｉ／Ｏを通してマイク
ロコンピュータと信号のやりとりを行い、どのＩＧＢＴ
をオンさせ、どれをオフさせるかの制御信号を発生させ
る制御回路ＣＵ（Ｃｏｎｔｒｏｌ Ｕｎｉｔ）と、この
制御回路ＣＵからの信号を入力ラインＳＩＮ４〜６で受
けてＩＧＢＴのゲートドライブ用の出力ラインＯＵＴ４
〜６から信号を出力し、またＩＧＢＴの過電流を電流検
出端子[14]ＯＣ４〜６で、過熱を温度端子[15]ＯＴ４〜
６で検出し、異常信号を出力ラインＳＯＵＴ４〜６で出
力し、図６の主電源ＶCCの低電位側ＶCC L に接続するＩ
ＧＢＴＱ４〜Ｑ６を駆動する、ゲート駆動回路ＧＤＵ
（ＧａｔｅＤｒｉｖｅ Ｕｎｉｔ）４〜６と、ＧＤＵ４
〜６と同じ機能で主電源ＶCCの高電位側ＶCCH に接続す
るＱ１からＱ３を駆動するゲート駆動回路ＧＤＵ１〜３
と、ＶCCL レベルの制御回路ＣＵの信号とＶCCH レベル
とＶCCL レベルの間を行き来するＧＤＵ１〜３の信号
（ＳＩＮ１〜３、ＳＯＵＴ１〜３）との間を媒介する働
きをするレベルシフト回路ＬＳＵ（Ｌｅｖｅｌ Ｓｈｉ
ｆｔ Ｕｎｉｔ）とから構成されている。ＧＤＵ１〜３
のドライブ電源（図８参照）ＶDD1 〜ＶDD3 の高電位側
をＶDDH1〜ＶDDH3、低電位側をＶDDL1〜ＶDDL3で示し、
ＧＤＵ４〜６のドライブ電源は共通電源ＶDDC （図８で
も省略されている）であり、この共通電源ＶDDC の高電
位側をＶDDHC、低電位側をＶDDLCで示す。またＧＤＵ４
〜６およびＣＵのドライブ共通電源ＶDDC は１０〜２０
Ｖ程度であり、この共通電源ＶDD C の低電位側ＶDDLCは
図６の主電源ＶCCの低電位側ＶCCL に接続する。
ＩＣ）の内部構成ユニットのブロック図を示す。その構
成をつぎに説明する。入出力端子Ｉ／Ｏを通してマイク
ロコンピュータと信号のやりとりを行い、どのＩＧＢＴ
をオンさせ、どれをオフさせるかの制御信号を発生させ
る制御回路ＣＵ（Ｃｏｎｔｒｏｌ Ｕｎｉｔ）と、この
制御回路ＣＵからの信号を入力ラインＳＩＮ４〜６で受
けてＩＧＢＴのゲートドライブ用の出力ラインＯＵＴ４
〜６から信号を出力し、またＩＧＢＴの過電流を電流検
出端子[14]ＯＣ４〜６で、過熱を温度端子[15]ＯＴ４〜
６で検出し、異常信号を出力ラインＳＯＵＴ４〜６で出
力し、図６の主電源ＶCCの低電位側ＶCC L に接続するＩ
ＧＢＴＱ４〜Ｑ６を駆動する、ゲート駆動回路ＧＤＵ
（ＧａｔｅＤｒｉｖｅ Ｕｎｉｔ）４〜６と、ＧＤＵ４
〜６と同じ機能で主電源ＶCCの高電位側ＶCCH に接続す
るＱ１からＱ３を駆動するゲート駆動回路ＧＤＵ１〜３
と、ＶCCL レベルの制御回路ＣＵの信号とＶCCH レベル
とＶCCL レベルの間を行き来するＧＤＵ１〜３の信号
（ＳＩＮ１〜３、ＳＯＵＴ１〜３）との間を媒介する働
きをするレベルシフト回路ＬＳＵ（Ｌｅｖｅｌ Ｓｈｉ
ｆｔ Ｕｎｉｔ）とから構成されている。ＧＤＵ１〜３
のドライブ電源（図８参照）ＶDD1 〜ＶDD3 の高電位側
をＶDDH1〜ＶDDH3、低電位側をＶDDL1〜ＶDDL3で示し、
ＧＤＵ４〜６のドライブ電源は共通電源ＶDDC （図８で
も省略されている）であり、この共通電源ＶDDC の高電
位側をＶDDHC、低電位側をＶDDLCで示す。またＧＤＵ４
〜６およびＣＵのドライブ共通電源ＶDDC は１０〜２０
Ｖ程度であり、この共通電源ＶDD C の低電位側ＶDDLCは
図６の主電源ＶCCの低電位側ＶCCL に接続する。
【０００６】図８は図７のＧＤＵ１とＩＧＢＴＱ１のさ
らに詳細な接続図を示す。ここではその他のＧＤＵとＩ
ＧＢＴは省略している。ＧＤＵ１のドライブ電源ＶDD1
は１０〜２０Ｖ程度であり、その低電位側ＶDDL1はＩＧ
ＢＴＱ1 のエミッタ端子Ｅに即ちインバータ出力のＵ相
に接続され、ＩＧＢＴＱ１のコレクタ端子Ｃが主電源Ｖ
CCの高電位側ＶCCH に接続されている。このため、ＩＧ
ＢＴＱ１がオンした時はＶDDL1の電位はＶCCH の電位と
ほぼ等しくなり、またＩＧＢＴＱ１がオフした時はＶ
DDL1の電位はＶCCL の電位とほぼ等しくなる。従って、
ＧＤＵ１と他の回路ユニットとの間には主電源ＶCCの電
圧より、さらに高い絶縁耐圧が必要であり、このことは
ＧＤＵ２、３についても同様である。そしてレベルシフ
ト回路ＬＳＵはそれ自体が高耐圧でなければならない。
同図においてＩＧＢＴＱ１は電流検出端子[16]Ｍと温度
検出素子θおよび温度検出端子[17]Ｔｅｍｐを備え、ゲ
ート駆動回路ＧＤＵ１は電流検出端子ＯＣ１や温度検出
端子ＯＴ１によりＩＧＢＴＱ１の異常を検出し、異常信
号を出力ラインＳＯＵＴ１から出力する。ＯＵＴ１はゲ
ート駆動端子である。
らに詳細な接続図を示す。ここではその他のＧＤＵとＩ
ＧＢＴは省略している。ＧＤＵ１のドライブ電源ＶDD1
は１０〜２０Ｖ程度であり、その低電位側ＶDDL1はＩＧ
ＢＴＱ1 のエミッタ端子Ｅに即ちインバータ出力のＵ相
に接続され、ＩＧＢＴＱ１のコレクタ端子Ｃが主電源Ｖ
CCの高電位側ＶCCH に接続されている。このため、ＩＧ
ＢＴＱ１がオンした時はＶDDL1の電位はＶCCH の電位と
ほぼ等しくなり、またＩＧＢＴＱ１がオフした時はＶ
DDL1の電位はＶCCL の電位とほぼ等しくなる。従って、
ＧＤＵ１と他の回路ユニットとの間には主電源ＶCCの電
圧より、さらに高い絶縁耐圧が必要であり、このことは
ＧＤＵ２、３についても同様である。そしてレベルシフ
ト回路ＬＳＵはそれ自体が高耐圧でなければならない。
同図においてＩＧＢＴＱ１は電流検出端子[16]Ｍと温度
検出素子θおよび温度検出端子[17]Ｔｅｍｐを備え、ゲ
ート駆動回路ＧＤＵ１は電流検出端子ＯＣ１や温度検出
端子ＯＴ１によりＩＧＢＴＱ１の異常を検出し、異常信
号を出力ラインＳＯＵＴ１から出力する。ＯＵＴ１はゲ
ート駆動端子である。
【０００７】図９は図６と同一回路をインテリジェント
パワーモジュール[18]と呼ばれる製品を用いて構成した
構成図である。この場合ゲート駆動回路ＧＤＵ１〜ＧＤ
Ｕ６は、低耐圧ＩＣや個別電子部品および半導体素子か
らなり、パワーデバイス（Ｑ１〜Ｑ６、Ｄ１〜Ｄ６）と
ともにパワーデバイス側のパッケージに備えられてい
る。この場合でも、外付けの駆動回路としてはフォトカ
プラー（ＰＣ）や高耐圧ＩＣ（ＨＶＩＣ）が用いられ
る。
パワーモジュール[18]と呼ばれる製品を用いて構成した
構成図である。この場合ゲート駆動回路ＧＤＵ１〜ＧＤ
Ｕ６は、低耐圧ＩＣや個別電子部品および半導体素子か
らなり、パワーデバイス（Ｑ１〜Ｑ６、Ｄ１〜Ｄ６）と
ともにパワーデバイス側のパッケージに備えられてい
る。この場合でも、外付けの駆動回路としてはフォトカ
プラー（ＰＣ）や高耐圧ＩＣ（ＨＶＩＣ）が用いられ
る。
【０００８】図１０は図９のＩＧＢＴＱ１およびＧＤＵ
１のまわりの回路を詳細に示したものである。ＳＩＮ１
およびＳＯＵＴ１は外部の構成となるＰＣやＨＶＩＣに
接続される。またその他の構成例として、ＧＤＵ１とＱ
１を１チップ（同一の半導体基板）に集積化するパワー
ＩＣ技術[19],[20] や図９の全ての回路を１チップに集
積化するパワーＩＣ技術[11],[12] も開示されている。
１のまわりの回路を詳細に示したものである。ＳＩＮ１
およびＳＯＵＴ１は外部の構成となるＰＣやＨＶＩＣに
接続される。またその他の構成例として、ＧＤＵ１とＱ
１を１チップ（同一の半導体基板）に集積化するパワー
ＩＣ技術[19],[20] や図９の全ての回路を１チップに集
積化するパワーＩＣ技術[11],[12] も開示されている。
【０００９】図１１は図７に示した高耐圧ＩＣ（ＨＶＩ
Ｃ）のチップの平面図を示し、各回路ユニットの配置が
分かるように描いている。他の回路ユニットから高耐圧
で分離される必要のあるＧＤＵ１は接合分離[21],[22],
[10]や誘電体分離[23],[11],[12]により電気的に分離さ
れた島の中に形成されており、その周縁部を高耐圧接合
終端構造[11],[21] ＨＶＪＴ（絶縁するために高電圧が
印加される接合の終端部の構造をいう）により囲まれて
いる。レベルシフト回路ＬＳＵの中には主電源ＶCCの低
電位側の電位ＶCCL レベルの信号をドライブ電源ＶDD1
の低電位側の電位ＶDDL1レベルの信号（入力ラインＳＩ
Ｎ１の信号）にレベルシフトするための高耐圧ｎチャネ
ルＭＯＳＦＥＴ（ＨＶＮ）が設けられている。この高耐
圧ｎチャネルＭＯＳＦＥＴには、中心のドレイン電極Ｄ
N を囲んで高耐圧接合終端構造[10],[11] ＨＶＪＴが設
けられている。またＧＤＵ１の分離された島の中にはＶ
DD L1レベルの信号（出力ラインＳＯＵＴ１の信号）をＶ
CCL レベルの信号にレベルシフトするための高耐圧ｐチ
ャネルＭＯＳＦＥＴ（ＨＶＰ）が設けられており、この
場合もドレイン電極ＤP を囲んで高耐圧接合終端構造Ｈ
ＶＪＴが設けられている。そして、ＧＤＵ１の入力ライ
ンＳＩＮ１と出力ラインＳＯＵＴ１が、高耐圧接合終端
構造ＨＶＪＴの上を通ってＧＤＵ１とＬＳＵの間にそれ
ぞれ跨がって配線されている。また各ＧＤＵには図８で
示したＯＵＴ端子、ＯＣ端子、ＯＴ端子が配置され、Ｇ
ＤＵ１〜ＧＤＵ３にはＶDDH1〜ＶDDH3の端子、ＶDDL1〜
ＶDDL3の端子が配置され、またＧＤＵ４〜ＧＤＵ６には
ＶDDHCの端子とＶDDLCの端子が配置されている。同図で
はＧＤＵ１とＧＤＵ４の詳細な説明をし、他のＧＤＵは
詳細な配置説明は省略した。
Ｃ）のチップの平面図を示し、各回路ユニットの配置が
分かるように描いている。他の回路ユニットから高耐圧
で分離される必要のあるＧＤＵ１は接合分離[21],[22],
[10]や誘電体分離[23],[11],[12]により電気的に分離さ
れた島の中に形成されており、その周縁部を高耐圧接合
終端構造[11],[21] ＨＶＪＴ（絶縁するために高電圧が
印加される接合の終端部の構造をいう）により囲まれて
いる。レベルシフト回路ＬＳＵの中には主電源ＶCCの低
電位側の電位ＶCCL レベルの信号をドライブ電源ＶDD1
の低電位側の電位ＶDDL1レベルの信号（入力ラインＳＩ
Ｎ１の信号）にレベルシフトするための高耐圧ｎチャネ
ルＭＯＳＦＥＴ（ＨＶＮ）が設けられている。この高耐
圧ｎチャネルＭＯＳＦＥＴには、中心のドレイン電極Ｄ
N を囲んで高耐圧接合終端構造[10],[11] ＨＶＪＴが設
けられている。またＧＤＵ１の分離された島の中にはＶ
DD L1レベルの信号（出力ラインＳＯＵＴ１の信号）をＶ
CCL レベルの信号にレベルシフトするための高耐圧ｐチ
ャネルＭＯＳＦＥＴ（ＨＶＰ）が設けられており、この
場合もドレイン電極ＤP を囲んで高耐圧接合終端構造Ｈ
ＶＪＴが設けられている。そして、ＧＤＵ１の入力ライ
ンＳＩＮ１と出力ラインＳＯＵＴ１が、高耐圧接合終端
構造ＨＶＪＴの上を通ってＧＤＵ１とＬＳＵの間にそれ
ぞれ跨がって配線されている。また各ＧＤＵには図８で
示したＯＵＴ端子、ＯＣ端子、ＯＴ端子が配置され、Ｇ
ＤＵ１〜ＧＤＵ３にはＶDDH1〜ＶDDH3の端子、ＶDDL1〜
ＶDDL3の端子が配置され、またＧＤＵ４〜ＧＤＵ６には
ＶDDHCの端子とＶDDLCの端子が配置されている。同図で
はＧＤＵ１とＧＤＵ４の詳細な説明をし、他のＧＤＵは
詳細な配置説明は省略した。
【００１０】
【発明が解決しようとする課題】前記した従来の高耐圧
ＩＣやパワーＩＣの課題は６００Ｖを越える高耐圧化が
困難なこと、製造コストが高いことなどであるが、さら
に詳細に説明すると次のようになる。 （１）分離技術に関する課題 先に述べたように、他の部分と電位の大きく異なる回路
ユニット（例えば図１１のＧＤＵ１、２、３）を他の部
分から電気的に高耐圧で分離する分離技術には誘電体分
離[11],[12],[23]、接合分離[10],[21],[22]、自己分離
[20],[24] などの技術がある。しかし誘電体分離や接合
分離は分離構造が複雑で製造コストが高く、耐圧が高く
なるほど、この製造コストがさらに高くなる。また自己
分離は製造コストは低く抑えられるが、ＣＭＯＳ（相補
形ＭＯＳＦＥＴ）構成では高耐圧化技術が未だ開発され
ておらず、一方、高耐圧化が可能なＮＭＯＳ（ｎチャネ
ルＭＯＳＦＥＴ）構成ではアナログ回路（先で述べた電
流検出回路や温度検出回路を指す）の高精度化が極めて
困難である。 （２）高耐圧接合終端構造ＨＶＪＴに関する課題 高耐圧接合終端構造は、縦型パワーデバイス用のもの[2
5],[26] 、横型高耐圧デバイス用のもの[27],[28],[29]
など個々の用途別に各種構造が開示されている。しかし
ながら、高耐圧化したＩＣであるＨＶＩＣやパワーデバ
イスを集積した高耐圧パワーＩＣにおいては、集積回路
ユニット間の高耐圧接合終端構造（図１１のＧＤＵ１〜
３の回り）、高耐圧横型ｎチャネルＭＯＳＦＥＴ用の高
耐圧接合終端構造（図１１のＨＶＮのＤN の回り）、高
耐圧横型ｐチャネルＭＯＳＦＥＴ用の高耐圧接合終端構
造（図１１のＨＶＰのＤP の回り）、さらには縦型パワ
ーデバイス用の高耐圧接合終端構造など多くの用途の高
耐圧接合終端構造を同一チップ上に形成する必要があ
る。従来のような汎用性の少ない構造で高耐圧ＩＣやパ
ワーＩＣを実現しようとすると、多くの異なる高耐圧接
合終端構造ＨＶＪＴを同一チップ上に形成しなければな
らず、製造コストが高くなる。 （３）配線下の高耐圧接合終端構造に関する課題 高耐圧ＩＣでは、電位の大きく異なる集積回路ユニット
（例えば図１１のＧＤＵ１とＬＳＵ）間での信号のやり
取りを行うため、高耐圧接合終端構造ＨＶＪＴ上に配線
を通すことが必要とされる。ところが、高耐圧接合終端
構造ＨＶＪＴ上を配線を通すとこの配線の電位の影響を
受けて、高耐圧接合終端構造ＨＶＪＴの耐圧が低下する
問題がある[30]。この問題を解決するために、いくつか
の構造[10],[11],[12],[31] が提案されているが、構造
が複雑なため製造コストが高くなる。またこれらの提案
されている構造では配線の影響を皆無にできなく、耐圧
低下の程度を少なくしている丈であり、６００Ｖ程度の
耐圧までは実用化できても、それ以上の耐圧のものはま
だ実現していない。
ＩＣやパワーＩＣの課題は６００Ｖを越える高耐圧化が
困難なこと、製造コストが高いことなどであるが、さら
に詳細に説明すると次のようになる。 （１）分離技術に関する課題 先に述べたように、他の部分と電位の大きく異なる回路
ユニット（例えば図１１のＧＤＵ１、２、３）を他の部
分から電気的に高耐圧で分離する分離技術には誘電体分
離[11],[12],[23]、接合分離[10],[21],[22]、自己分離
[20],[24] などの技術がある。しかし誘電体分離や接合
分離は分離構造が複雑で製造コストが高く、耐圧が高く
なるほど、この製造コストがさらに高くなる。また自己
分離は製造コストは低く抑えられるが、ＣＭＯＳ（相補
形ＭＯＳＦＥＴ）構成では高耐圧化技術が未だ開発され
ておらず、一方、高耐圧化が可能なＮＭＯＳ（ｎチャネ
ルＭＯＳＦＥＴ）構成ではアナログ回路（先で述べた電
流検出回路や温度検出回路を指す）の高精度化が極めて
困難である。 （２）高耐圧接合終端構造ＨＶＪＴに関する課題 高耐圧接合終端構造は、縦型パワーデバイス用のもの[2
5],[26] 、横型高耐圧デバイス用のもの[27],[28],[29]
など個々の用途別に各種構造が開示されている。しかし
ながら、高耐圧化したＩＣであるＨＶＩＣやパワーデバ
イスを集積した高耐圧パワーＩＣにおいては、集積回路
ユニット間の高耐圧接合終端構造（図１１のＧＤＵ１〜
３の回り）、高耐圧横型ｎチャネルＭＯＳＦＥＴ用の高
耐圧接合終端構造（図１１のＨＶＮのＤN の回り）、高
耐圧横型ｐチャネルＭＯＳＦＥＴ用の高耐圧接合終端構
造（図１１のＨＶＰのＤP の回り）、さらには縦型パワ
ーデバイス用の高耐圧接合終端構造など多くの用途の高
耐圧接合終端構造を同一チップ上に形成する必要があ
る。従来のような汎用性の少ない構造で高耐圧ＩＣやパ
ワーＩＣを実現しようとすると、多くの異なる高耐圧接
合終端構造ＨＶＪＴを同一チップ上に形成しなければな
らず、製造コストが高くなる。 （３）配線下の高耐圧接合終端構造に関する課題 高耐圧ＩＣでは、電位の大きく異なる集積回路ユニット
（例えば図１１のＧＤＵ１とＬＳＵ）間での信号のやり
取りを行うため、高耐圧接合終端構造ＨＶＪＴ上に配線
を通すことが必要とされる。ところが、高耐圧接合終端
構造ＨＶＪＴ上を配線を通すとこの配線の電位の影響を
受けて、高耐圧接合終端構造ＨＶＪＴの耐圧が低下する
問題がある[30]。この問題を解決するために、いくつか
の構造[10],[11],[12],[31] が提案されているが、構造
が複雑なため製造コストが高くなる。またこれらの提案
されている構造では配線の影響を皆無にできなく、耐圧
低下の程度を少なくしている丈であり、６００Ｖ程度の
耐圧までは実用化できても、それ以上の耐圧のものはま
だ実現していない。
【００１１】この発明は、前記課題を解決し、低コスト
な高耐圧ＩＣおよびそれに用いる高耐圧レベルシフト回
路を提供することを目的とする。 参考文献 〔１〕USP 4,364,073(IGBT関連) 〔２〕USP 4,893,165(ノンパンチスルー形IGBT関連) 〔３〕USP 5,008,725(パワーMOSFET関連) 〔４〕EP 0,071,916、特開昭58-39065に対応( 高速ダイ
オード内蔵パワーMOSFET関連) 〔５〕USP 5,091,664(駆動回路関連) 〔６〕USP 5,287,023(駆動回路関連) 〔７〕USP 4,947,234(低耐圧ICとパワーデバイス関連) 〔８〕USP 4,937,646(低耐圧ICとパワーデバイス関連)
な高耐圧ＩＣおよびそれに用いる高耐圧レベルシフト回
路を提供することを目的とする。 参考文献 〔１〕USP 4,364,073(IGBT関連) 〔２〕USP 4,893,165(ノンパンチスルー形IGBT関連) 〔３〕USP 5,008,725(パワーMOSFET関連) 〔４〕EP 0,071,916、特開昭58-39065に対応( 高速ダイ
オード内蔵パワーMOSFET関連) 〔５〕USP 5,091,664(駆動回路関連) 〔６〕USP 5,287,023(駆動回路関連) 〔７〕USP 4,947,234(低耐圧ICとパワーデバイス関連) 〔８〕USP 4,937,646(低耐圧ICとパワーデバイス関連)
〔９〕A.Wegener and M.Amato "A HIGH VOLTAGE INTERF
ACE IC FOR HALF-BRIDGECIRCUITS" Electrochemical So
ciety Extended Abstracts,vol.89-1,pp.476-478(1989) 〔１０〕T.Terashima et al "Structure of 600V IC an
d A New Voltage Sensing Device" IEEE Proceeding of
the 5th International Symposium on Power Semicond
uctor Devices and ICs,pp.224-229(1993) 〔１１〕K.Endo et al "A 500V 1A 1-chip Inverter IC
with a New Electric Field Reduction Structure" IE
EE Proceeding of the 6th International Symposium o
n Power Semiconductor Devices and ICs,pp.379-383(1
994) 〔１２〕N.Sakurai et al "A three-phase inverter IC
for AC220V with a drasticall small chip size and
highly intelligent functions" IEEE Proceeding of T
he 5th International Symposium on Power Semiconduc
tor Devices andICs,pp.310-315(1993) 〔１３〕M.Mori et al "A HIGH POWER IGBT MODULE FOR
TRACTION MOTOR DRIVE"IEEE Proceeding of the 5th I
nternational Symposium on Power Semiconductor Devi
ces and ICs,pp.287-289(1993) 〔１４〕USP 5,159,516 （電流検出方法関連） 〔１５〕USP 5,070,322 （温度検出方法関連） 〔１６〕USP 5,097,302 （電流検出用素子関連) 〔１７〕USP 5,304,837 （温度検出用素子関連) 〔１８〕K.Reinmuth et al "Intelligent Power Module
s for Driving Systems"IEEE Proceeding of the 6th I
nternational Symposium on Power Semiconductor Devi
ces and ICs,pp.93-97(1994) 〔１９〕USP 4,677,325 (IPS関連） 〔２０〕USP 5,053,838 (IPS関連） 〔２１〕R.Zambrano et al "A New Edge Structure for
2kVolt Power IC Operation" IEEE Proceeding of the
6th International Symposium on Power Semiconducto
r Devices and ICs,pp.373-378(1994) 〔２２〕M.F.Chang et al "Lateral HVIC with 1200-V
Bipolar and Field-Effect Devices"IEEE Transactions
on Electron devices,vol.ED-33,No.12,pp.1992-2001
(1986) 〔２３〕T.Ohoka et al "A WAFER BONDED SOI STRUCTUR
E FOR INTELLIGENT POWER ICs" IEEE Proceeding of th
e 5th International Symposium on Power Semiconduct
or Devices and ICs,pp.119-123(1993) 〔２４〕J.P.MILLER "A VERY HIGH VOLTAGE TECHNOLOGY
(up to 1200V) FOR VERTICAL SMART POEWR ICs" Electr
ochemical Society Extended Abstracts,vol.89-1,pp.4
03-404(1989) 〔２５〕USP 4,399,449 （パワーデバイスのHVJT関連) 〔２６〕USP 4,633,292 （パワーデバイスのHVJT関連) 〔２７〕USP 4,811,075 （横型MOSFETのHVJT関連) 〔２８〕USP 5,258,636 （横型MOSFETのHVJT関連) 〔２９〕USP 5,089,871 （横型MOSFETのHVJT関連) 〔３０〕P.K.T.MOK and C.A.T.SALAMA "Interconnect I
nduced Breakdown in HVIC's" Electrochemical Societ
y Extended Abstracts,vol.89-1,pp.437-438(1989) 〔３１〕USP 5,043,781 ( パワーIC関連)
ACE IC FOR HALF-BRIDGECIRCUITS" Electrochemical So
ciety Extended Abstracts,vol.89-1,pp.476-478(1989) 〔１０〕T.Terashima et al "Structure of 600V IC an
d A New Voltage Sensing Device" IEEE Proceeding of
the 5th International Symposium on Power Semicond
uctor Devices and ICs,pp.224-229(1993) 〔１１〕K.Endo et al "A 500V 1A 1-chip Inverter IC
with a New Electric Field Reduction Structure" IE
EE Proceeding of the 6th International Symposium o
n Power Semiconductor Devices and ICs,pp.379-383(1
994) 〔１２〕N.Sakurai et al "A three-phase inverter IC
for AC220V with a drasticall small chip size and
highly intelligent functions" IEEE Proceeding of T
he 5th International Symposium on Power Semiconduc
tor Devices andICs,pp.310-315(1993) 〔１３〕M.Mori et al "A HIGH POWER IGBT MODULE FOR
TRACTION MOTOR DRIVE"IEEE Proceeding of the 5th I
nternational Symposium on Power Semiconductor Devi
ces and ICs,pp.287-289(1993) 〔１４〕USP 5,159,516 （電流検出方法関連） 〔１５〕USP 5,070,322 （温度検出方法関連） 〔１６〕USP 5,097,302 （電流検出用素子関連) 〔１７〕USP 5,304,837 （温度検出用素子関連) 〔１８〕K.Reinmuth et al "Intelligent Power Module
s for Driving Systems"IEEE Proceeding of the 6th I
nternational Symposium on Power Semiconductor Devi
ces and ICs,pp.93-97(1994) 〔１９〕USP 4,677,325 (IPS関連） 〔２０〕USP 5,053,838 (IPS関連） 〔２１〕R.Zambrano et al "A New Edge Structure for
2kVolt Power IC Operation" IEEE Proceeding of the
6th International Symposium on Power Semiconducto
r Devices and ICs,pp.373-378(1994) 〔２２〕M.F.Chang et al "Lateral HVIC with 1200-V
Bipolar and Field-Effect Devices"IEEE Transactions
on Electron devices,vol.ED-33,No.12,pp.1992-2001
(1986) 〔２３〕T.Ohoka et al "A WAFER BONDED SOI STRUCTUR
E FOR INTELLIGENT POWER ICs" IEEE Proceeding of th
e 5th International Symposium on Power Semiconduct
or Devices and ICs,pp.119-123(1993) 〔２４〕J.P.MILLER "A VERY HIGH VOLTAGE TECHNOLOGY
(up to 1200V) FOR VERTICAL SMART POEWR ICs" Electr
ochemical Society Extended Abstracts,vol.89-1,pp.4
03-404(1989) 〔２５〕USP 4,399,449 （パワーデバイスのHVJT関連) 〔２６〕USP 4,633,292 （パワーデバイスのHVJT関連) 〔２７〕USP 4,811,075 （横型MOSFETのHVJT関連) 〔２８〕USP 5,258,636 （横型MOSFETのHVJT関連) 〔２９〕USP 5,089,871 （横型MOSFETのHVJT関連) 〔３０〕P.K.T.MOK and C.A.T.SALAMA "Interconnect I
nduced Breakdown in HVIC's" Electrochemical Societ
y Extended Abstracts,vol.89-1,pp.437-438(1989) 〔３１〕USP 5,043,781 ( パワーIC関連)
【００１２】
【課題を解決するための手段】前記の目的を達成するた
めに、第一の解決手段として、高電圧電源の高電位側に
主端子の一方が接続され、負荷に主端子の他方が接続さ
れた１個以上のパワーデバイスのゲートを駆動するため
の高耐圧ＩＣであって、高電圧電源の低電位側を基準と
した低電圧電源により電流を供給される低電位側低耐圧
回路部分と、前記パワーデバイスの主端子のうちどちら
か一方を基準とした低電圧電源により電流が供給される
高電位側低耐圧回路部分とを備え、低電位側低耐圧回路
部分と高電位側低耐圧回路部分とがループ状の第１の高
耐圧接合終端構造によって分離されたものであって、前
記第１の高耐圧接合終端構造の低電位側低耐圧回路部分
からの信号を高電位側低耐圧回路部分へレベルシフトし
て伝送するための高耐圧ｎチャネルトランジスタを備
え、この高耐圧ｎチャネルトランジスタがループ状の第
２の高耐圧接合終端構造を備え、この高耐圧ｎチャネル
トランジスタのドレイン（コレクタ）電極が前記ループ
状の第２の高耐圧接合終端構造のループの内側に、ソー
ス（エミッタ）電極とゲート（ベース）電極とが前記ル
ープ状の第２の高耐圧接合終端構造のループの外側に配
置されたものであって、前記高耐圧ｎチャネルトランジ
スタのドレイン電極から前記高電位側低耐圧回路部分へ
の信号配線が前記第１と第２の高耐圧接合終端構造をま
たいで設けられ、かつ、この信号配線を前記第１と第２
の高耐圧接合終端構造表面から離して設ける。この高耐
圧ｎチャネルトランジスタはＭＯＳＦＥＴであるとよ
い。前記信号配線はボンディングワイヤーであるとよ
い。また第１の高耐圧接合終端構造の低電位側低耐圧回
路部分側の端と信号配線との距離および第２の高耐圧接
合終端構造の低電位側低耐圧回路部分側の端と信号配線
との距離が双方とも１００μｍ以上で５ｍｍ以下である
と効果的である。
めに、第一の解決手段として、高電圧電源の高電位側に
主端子の一方が接続され、負荷に主端子の他方が接続さ
れた１個以上のパワーデバイスのゲートを駆動するため
の高耐圧ＩＣであって、高電圧電源の低電位側を基準と
した低電圧電源により電流を供給される低電位側低耐圧
回路部分と、前記パワーデバイスの主端子のうちどちら
か一方を基準とした低電圧電源により電流が供給される
高電位側低耐圧回路部分とを備え、低電位側低耐圧回路
部分と高電位側低耐圧回路部分とがループ状の第１の高
耐圧接合終端構造によって分離されたものであって、前
記第１の高耐圧接合終端構造の低電位側低耐圧回路部分
からの信号を高電位側低耐圧回路部分へレベルシフトし
て伝送するための高耐圧ｎチャネルトランジスタを備
え、この高耐圧ｎチャネルトランジスタがループ状の第
２の高耐圧接合終端構造を備え、この高耐圧ｎチャネル
トランジスタのドレイン（コレクタ）電極が前記ループ
状の第２の高耐圧接合終端構造のループの内側に、ソー
ス（エミッタ）電極とゲート（ベース）電極とが前記ル
ープ状の第２の高耐圧接合終端構造のループの外側に配
置されたものであって、前記高耐圧ｎチャネルトランジ
スタのドレイン電極から前記高電位側低耐圧回路部分へ
の信号配線が前記第１と第２の高耐圧接合終端構造をま
たいで設けられ、かつ、この信号配線を前記第１と第２
の高耐圧接合終端構造表面から離して設ける。この高耐
圧ｎチャネルトランジスタはＭＯＳＦＥＴであるとよ
い。前記信号配線はボンディングワイヤーであるとよ
い。また第１の高耐圧接合終端構造の低電位側低耐圧回
路部分側の端と信号配線との距離および第２の高耐圧接
合終端構造の低電位側低耐圧回路部分側の端と信号配線
との距離が双方とも１００μｍ以上で５ｍｍ以下である
と効果的である。
【００１３】第二の解決手段として、高電圧電源の高電
位側に主端子の一方が接続され、負荷に主端子の他方が
接続された１個以上のパワーデバイスのゲートを駆動す
るための高耐圧ＩＣであって、高電圧電源の低電位側を
基準とした低電圧電源により電流を供給される低電位側
低耐圧回路部分と、前記パワーデバイスの主端子のうち
どちらか一方を基準とした低電圧電源により電流が供給
される高電位側低耐圧回路部分とを備え、低電位側低耐
圧回路部分と高電位側低耐圧回路部分とがループ状の第
１の高耐圧接合終端構造によって分離されたものであっ
て、前記第１の高耐圧接合終端構造の高電位側低耐圧回
路部分からの信号を低電位側低耐圧回路部分へレベルシ
フトして伝送するための高耐圧ｐチャネルトランジスタ
を備え、この高耐圧ｐチャネルトランジスタがループ状
の第３の高耐圧接合終端構造を備え、この高耐圧ｐチャ
ネルトランジスタのドレイン（コレクタ）電極が前記ル
ープ状の第３の高耐圧接合終端構造のループの内側に、
ソース（エミッタ）電極とゲート（ベース）電極とが前
記ループ状の第３の高耐圧接合終端構造のループの外側
に配置されたものであって、前記高耐圧ｐチャネルトラ
ンジスタのドレイン電極から前記低電位側低耐圧回路部
分への信号配線が前記第１と第３の高耐圧接合終端構造
をまたいで設けられ、かつ、この信号配線を前記第１と
第３の高耐圧接合終端構造表面から離して設ける。この
高耐圧ｐチャネルトランジスタはＭＯＳＦＥＴであると
よい。前記信号配線はボンディングワイヤーであるとよ
い。また第１の高耐圧接合終端構造の高電位側低耐圧回
路部分側の端と信号配線との距離および第３の高耐圧接
合終端構造の高電位側低耐圧回路部分側の端と信号配線
との距離が双方とも１００μｍ以上で５ｍｍ以下である
と効果的である。
位側に主端子の一方が接続され、負荷に主端子の他方が
接続された１個以上のパワーデバイスのゲートを駆動す
るための高耐圧ＩＣであって、高電圧電源の低電位側を
基準とした低電圧電源により電流を供給される低電位側
低耐圧回路部分と、前記パワーデバイスの主端子のうち
どちらか一方を基準とした低電圧電源により電流が供給
される高電位側低耐圧回路部分とを備え、低電位側低耐
圧回路部分と高電位側低耐圧回路部分とがループ状の第
１の高耐圧接合終端構造によって分離されたものであっ
て、前記第１の高耐圧接合終端構造の高電位側低耐圧回
路部分からの信号を低電位側低耐圧回路部分へレベルシ
フトして伝送するための高耐圧ｐチャネルトランジスタ
を備え、この高耐圧ｐチャネルトランジスタがループ状
の第３の高耐圧接合終端構造を備え、この高耐圧ｐチャ
ネルトランジスタのドレイン（コレクタ）電極が前記ル
ープ状の第３の高耐圧接合終端構造のループの内側に、
ソース（エミッタ）電極とゲート（ベース）電極とが前
記ループ状の第３の高耐圧接合終端構造のループの外側
に配置されたものであって、前記高耐圧ｐチャネルトラ
ンジスタのドレイン電極から前記低電位側低耐圧回路部
分への信号配線が前記第１と第３の高耐圧接合終端構造
をまたいで設けられ、かつ、この信号配線を前記第１と
第３の高耐圧接合終端構造表面から離して設ける。この
高耐圧ｐチャネルトランジスタはＭＯＳＦＥＴであると
よい。前記信号配線はボンディングワイヤーであるとよ
い。また第１の高耐圧接合終端構造の高電位側低耐圧回
路部分側の端と信号配線との距離および第３の高耐圧接
合終端構造の高電位側低耐圧回路部分側の端と信号配線
との距離が双方とも１００μｍ以上で５ｍｍ以下である
と効果的である。
【００１４】第三の解決手段として、高電圧電源の高電
位側に主端子の一方が接続され、負荷に主端子の他方が
接続された１個以上のパワーデバイスのゲートを駆動す
るための高耐圧ＩＣで、高電圧電源の低電位側を基準と
した低電圧電源により電流を供給される低電位側低耐圧
回路部分を含む高耐圧のＩＣチップと、前記パワーデバ
イスの主端子のうちどちらか一方を基準とした低電圧電
源により電流が供給される高電位側低耐圧回路部分を含
むゲート駆動用のＩＣチップとを備えたハイブリッド型
の高耐圧ＩＣであって、前記低電位側低耐圧回路部分か
らの信号を高電位側低耐圧回路部分へレベルシフトして
伝送するための高耐圧ｎチャネルトランジスタを高耐圧
ＩＣチップ側に備え、この高耐圧ｎチャネルトランジス
タがループ状の第２の高耐圧接合終端構造を備え、この
高耐圧ｎチャネルトランジスタのドレイン（コレクタ）
電極が前記ループ状の第２の高耐圧接合終端構造のルー
プの内側に、ソース（エミッタ）電極とゲート（ベー
ス）電極とが前記ループ状の第２の高耐圧接合終端構造
のループの外側に配置されたものであって、前記高耐圧
ｎチャネルトランジスタのドレイン電極から前記高電位
側低耐圧回路部分への信号配線が前記第２の高耐圧接合
終端構造をまたいで設けられ、かつ、この信号配線を前
記第２の高耐圧接合終端構造表面から離して設ける。こ
の個別のチップを同一プリント板に設置してハイブリッ
ド型の高耐圧ＩＣとする。この高耐圧ｎチャネルトラン
ジスタはＭＯＳＦＥＴであるとよい。また信号配線はボ
ンディングワイヤーであるとよい。また第２の高耐圧接
合終端構造の低電位側低耐圧回路部分側の端と信号配線
との距離が１００μｍ以上で５ｍｍ以下であると効果的
である。
位側に主端子の一方が接続され、負荷に主端子の他方が
接続された１個以上のパワーデバイスのゲートを駆動す
るための高耐圧ＩＣで、高電圧電源の低電位側を基準と
した低電圧電源により電流を供給される低電位側低耐圧
回路部分を含む高耐圧のＩＣチップと、前記パワーデバ
イスの主端子のうちどちらか一方を基準とした低電圧電
源により電流が供給される高電位側低耐圧回路部分を含
むゲート駆動用のＩＣチップとを備えたハイブリッド型
の高耐圧ＩＣであって、前記低電位側低耐圧回路部分か
らの信号を高電位側低耐圧回路部分へレベルシフトして
伝送するための高耐圧ｎチャネルトランジスタを高耐圧
ＩＣチップ側に備え、この高耐圧ｎチャネルトランジス
タがループ状の第２の高耐圧接合終端構造を備え、この
高耐圧ｎチャネルトランジスタのドレイン（コレクタ）
電極が前記ループ状の第２の高耐圧接合終端構造のルー
プの内側に、ソース（エミッタ）電極とゲート（ベー
ス）電極とが前記ループ状の第２の高耐圧接合終端構造
のループの外側に配置されたものであって、前記高耐圧
ｎチャネルトランジスタのドレイン電極から前記高電位
側低耐圧回路部分への信号配線が前記第２の高耐圧接合
終端構造をまたいで設けられ、かつ、この信号配線を前
記第２の高耐圧接合終端構造表面から離して設ける。こ
の個別のチップを同一プリント板に設置してハイブリッ
ド型の高耐圧ＩＣとする。この高耐圧ｎチャネルトラン
ジスタはＭＯＳＦＥＴであるとよい。また信号配線はボ
ンディングワイヤーであるとよい。また第２の高耐圧接
合終端構造の低電位側低耐圧回路部分側の端と信号配線
との距離が１００μｍ以上で５ｍｍ以下であると効果的
である。
【００１５】第四の解決手段として、高電圧電源の高電
位側に主端子の一方が接続され、負荷に主端子の他方が
接続された１個以上のパワーデバイスのゲートを駆動す
るための高耐圧ＩＣで、高電圧電源の低電位側を基準と
した低電圧電源により電流を供給される低電位側低耐圧
回路部分を含む高耐圧のＩＣチップと、前記パワーデバ
イスの主端子のうちどちらか一方を基準とした低電圧電
源により電流が供給される高電位側低耐圧回路部分を含
むゲート駆動用のＩＣチップとを備えたハイブリッド型
の高耐圧ＩＣであって、前記高電位側低耐圧回路部分か
らの信号を低電位側低耐圧回路部分へレベルシフトして
伝送するための高耐圧ｐチャネルトランジスタを高耐圧
ＩＣチップ側に備え、この高耐圧ｐチャネルトランジス
タがループ状の第３の高耐圧接合終端構造を備え、この
高耐圧ｐチャネルトランジスタのドレイン（コレクタ）
電極が前記ループ状の第３の高耐圧接合終端構造のルー
プの外側に、ソース（エミッタ）電極とゲート（ベー
ス）電極とが前記ループ状の第３の高耐圧接合終端構造
のループの内側に配置する。この個別のチップが同一プ
リント板に設置されたハイブリッド型の高耐圧ＩＣとす
る。このハイブリッド型の高耐圧ＩＣにおいて、高電位
側低耐圧回路部分から高耐圧ｐチャネルトランジスタの
ソース（エミッタ）電極への配線が第３の高耐圧接合終
端構造をまたいで設けられ、かつこの配線を第３の高耐
圧接合終端構造表面から離して設けるとよい。この高耐
圧ｐチャネルトランジスタがＭＯＳＦＥＴであるとよ
い。信号配線がボンディングワイヤであるとよい。第３
の高耐圧接合終端構造の高電位側低耐圧回路部分側の端
と信号配線との距離が１００μｍ以上で５ｍｍ以下であ
ると効果的である。
位側に主端子の一方が接続され、負荷に主端子の他方が
接続された１個以上のパワーデバイスのゲートを駆動す
るための高耐圧ＩＣで、高電圧電源の低電位側を基準と
した低電圧電源により電流を供給される低電位側低耐圧
回路部分を含む高耐圧のＩＣチップと、前記パワーデバ
イスの主端子のうちどちらか一方を基準とした低電圧電
源により電流が供給される高電位側低耐圧回路部分を含
むゲート駆動用のＩＣチップとを備えたハイブリッド型
の高耐圧ＩＣであって、前記高電位側低耐圧回路部分か
らの信号を低電位側低耐圧回路部分へレベルシフトして
伝送するための高耐圧ｐチャネルトランジスタを高耐圧
ＩＣチップ側に備え、この高耐圧ｐチャネルトランジス
タがループ状の第３の高耐圧接合終端構造を備え、この
高耐圧ｐチャネルトランジスタのドレイン（コレクタ）
電極が前記ループ状の第３の高耐圧接合終端構造のルー
プの外側に、ソース（エミッタ）電極とゲート（ベー
ス）電極とが前記ループ状の第３の高耐圧接合終端構造
のループの内側に配置する。この個別のチップが同一プ
リント板に設置されたハイブリッド型の高耐圧ＩＣとす
る。このハイブリッド型の高耐圧ＩＣにおいて、高電位
側低耐圧回路部分から高耐圧ｐチャネルトランジスタの
ソース（エミッタ）電極への配線が第３の高耐圧接合終
端構造をまたいで設けられ、かつこの配線を第３の高耐
圧接合終端構造表面から離して設けるとよい。この高耐
圧ｐチャネルトランジスタがＭＯＳＦＥＴであるとよ
い。信号配線がボンディングワイヤであるとよい。第３
の高耐圧接合終端構造の高電位側低耐圧回路部分側の端
と信号配線との距離が１００μｍ以上で５ｍｍ以下であ
ると効果的である。
【００１６】第５の解決手段として高耐圧ＩＣに集積さ
れている高耐圧レベルシフタ回路が、高電圧電源の高電
位側に主端子の一方が接続され、負荷に主端子の他方が
接続された１個以上のパワーデバイスのゲートを駆動す
るための高耐圧ＩＣの高耐圧レベルシフト回路であっ
て、高電圧電源の低電位側を基準とした低電圧電源によ
り電流を供給される低電位側低耐圧回路部分の信号を前
記パワーデバイスの主端子のうちどちらか一方を基準と
した低電圧電源により電流が供給される高電位側低耐圧
回路部分への信号に変換するレベルシフト回路であっ
て、高耐圧ｎチャネルトランジスタのドレイン（コレク
タ）電極に第１の負荷手段と第１の電圧制限手段の一方
の端子が接続され、第１の負荷手段と第１の電圧制限手
段の他方の端子が高電位側低耐圧回路部分の低電圧電源
の高電位側に接続され、第１の電圧発生手段が高耐圧ｎ
チャネルトランジスタのソース（エミッタ）電極と低電
位側低耐圧回路部分の低電圧電源の低電位側との間に接
続され、第２の電圧制限手段が高耐圧ｎチャネルトラン
ジスタのゲート（ベース）電極と低電位側低耐圧回路部
分の低電圧電源の低電位側との間に接続され、高耐圧ｎ
チャネルトランジスタのゲート（ベース）電極へ低電位
側低耐圧回路部分からの信号が入力され、高耐圧ｎチャ
ネルトランジスタのドレイン（コレクタ）電極から高電
位側低耐圧回路部分への信号が出力される回路である。
第２の電圧制限手段がゲート（ベース）とドレイン（コ
レクタ）とを接続したｎチャネルＭＯＳダイオードで構
成されるとよい。
れている高耐圧レベルシフタ回路が、高電圧電源の高電
位側に主端子の一方が接続され、負荷に主端子の他方が
接続された１個以上のパワーデバイスのゲートを駆動す
るための高耐圧ＩＣの高耐圧レベルシフト回路であっ
て、高電圧電源の低電位側を基準とした低電圧電源によ
り電流を供給される低電位側低耐圧回路部分の信号を前
記パワーデバイスの主端子のうちどちらか一方を基準と
した低電圧電源により電流が供給される高電位側低耐圧
回路部分への信号に変換するレベルシフト回路であっ
て、高耐圧ｎチャネルトランジスタのドレイン（コレク
タ）電極に第１の負荷手段と第１の電圧制限手段の一方
の端子が接続され、第１の負荷手段と第１の電圧制限手
段の他方の端子が高電位側低耐圧回路部分の低電圧電源
の高電位側に接続され、第１の電圧発生手段が高耐圧ｎ
チャネルトランジスタのソース（エミッタ）電極と低電
位側低耐圧回路部分の低電圧電源の低電位側との間に接
続され、第２の電圧制限手段が高耐圧ｎチャネルトラン
ジスタのゲート（ベース）電極と低電位側低耐圧回路部
分の低電圧電源の低電位側との間に接続され、高耐圧ｎ
チャネルトランジスタのゲート（ベース）電極へ低電位
側低耐圧回路部分からの信号が入力され、高耐圧ｎチャ
ネルトランジスタのドレイン（コレクタ）電極から高電
位側低耐圧回路部分への信号が出力される回路である。
第２の電圧制限手段がゲート（ベース）とドレイン（コ
レクタ）とを接続したｎチャネルＭＯＳダイオードで構
成されるとよい。
【００１７】第６の解決手段として、高耐圧ＩＣに集積
されている高耐圧レベルシフタ回路が、高電圧電源の高
電位側に主端子の一方が接続され、負荷に主端子の他方
が接続された１個以上のパワーデバイスのゲートを駆動
するための高耐圧ＩＣの高耐圧レベルシフト回路であっ
て、前記パワーデバイスの主端子のうちどちらか一方を
基準とした低電圧電源により電流が供給される高電位側
低耐圧回路部分の信号を、前記高電圧電源の低電位側を
基準とした低電圧電源により電流を供給される低電位側
低耐圧回路部分への信号に変換するレベルシフト回路で
あって、高耐圧ｐチャネルトランジスタのドレイン（コ
レクタ）電極に第２の負荷手段と第３の電圧制限手段の
一方の端子が接続され、第２の負荷手段と第３の電圧制
限手段の他方の端子が低電位側低耐圧回路部分の低電圧
電源の低電位側に接続され、第２の電圧発生手段が高耐
圧ｐチャネルトランジスタのソース（エミッタ）電極と
高電位側低耐圧回路部分の低電圧電源の高電位側との間
に接続され、第４の電圧制限手段が高耐圧ｐチャネルト
ランジスタのゲート（ベース）電極と高電位側低耐圧回
路部分の低電圧電源の高電位側との間に接続され、高耐
圧ｐチャネルトランジスタのゲート（ベース）電極へ高
電位側低耐圧回路部分からの信号が入力され、高耐圧ｐ
チャネルトランジスタのドレイン（コレクタ）電極から
高電位側低耐圧回路部分への信号が出力される回路であ
る。第４の電圧制限手段がゲート（ベース）とドレイン
（コレクタ）とを接続したｐチャネルＭＯＳダイオード
で構成されるとよい。
されている高耐圧レベルシフタ回路が、高電圧電源の高
電位側に主端子の一方が接続され、負荷に主端子の他方
が接続された１個以上のパワーデバイスのゲートを駆動
するための高耐圧ＩＣの高耐圧レベルシフト回路であっ
て、前記パワーデバイスの主端子のうちどちらか一方を
基準とした低電圧電源により電流が供給される高電位側
低耐圧回路部分の信号を、前記高電圧電源の低電位側を
基準とした低電圧電源により電流を供給される低電位側
低耐圧回路部分への信号に変換するレベルシフト回路で
あって、高耐圧ｐチャネルトランジスタのドレイン（コ
レクタ）電極に第２の負荷手段と第３の電圧制限手段の
一方の端子が接続され、第２の負荷手段と第３の電圧制
限手段の他方の端子が低電位側低耐圧回路部分の低電圧
電源の低電位側に接続され、第２の電圧発生手段が高耐
圧ｐチャネルトランジスタのソース（エミッタ）電極と
高電位側低耐圧回路部分の低電圧電源の高電位側との間
に接続され、第４の電圧制限手段が高耐圧ｐチャネルト
ランジスタのゲート（ベース）電極と高電位側低耐圧回
路部分の低電圧電源の高電位側との間に接続され、高耐
圧ｐチャネルトランジスタのゲート（ベース）電極へ高
電位側低耐圧回路部分からの信号が入力され、高耐圧ｐ
チャネルトランジスタのドレイン（コレクタ）電極から
高電位側低耐圧回路部分への信号が出力される回路であ
る。第４の電圧制限手段がゲート（ベース）とドレイン
（コレクタ）とを接続したｐチャネルＭＯＳダイオード
で構成されるとよい。
【００１８】尚、文章中の表現でソース、ゲート、ドレ
インはＭＯＳＦＥＴの場合で、括弧で示したエミッタ、
ベース、コレクタはその他のトランジスタの場合を示
す。また、「パワーデバイスの主端子のうちどちらか一
方を基準とした低電圧電源により電流を供給される高電
位側低耐圧回路部分」の文章中で、どちらか一方とは、
高電位側のパワーデバイスがｎチャネル素子の場合は負
荷側が基準となり、ｐチャネル素子の場合には電源側が
基準となることを意味している。ここで基準となると
は、パワーデバイスのソース（エミッタ）電極が基準電
位点（通称アース点）となることを意味する。
インはＭＯＳＦＥＴの場合で、括弧で示したエミッタ、
ベース、コレクタはその他のトランジスタの場合を示
す。また、「パワーデバイスの主端子のうちどちらか一
方を基準とした低電圧電源により電流を供給される高電
位側低耐圧回路部分」の文章中で、どちらか一方とは、
高電位側のパワーデバイスがｎチャネル素子の場合は負
荷側が基準となり、ｐチャネル素子の場合には電源側が
基準となることを意味している。ここで基準となると
は、パワーデバイスのソース（エミッタ）電極が基準電
位点（通称アース点）となることを意味する。
【００１９】請求項１〜１９によれば、配線と高耐圧接
合終端構造の距離が従来と比較して一桁以上大きくでき
るので、配線と高耐圧接合終端構造との間の空間容量
（浮遊容量）が従来より一桁以上小さくなり、従って、
配線による高耐圧接合終端構造の耐圧低下の影響も従来
より一桁以上小さくすることができる。請求項２０〜２
３によれば、第１もしくは第２の電圧発生手段に流れる
電流により発生する電圧が高耐圧ｎチャネルもしくはｐ
チャネルトランジスタのゲート（ベース）・ソース（エ
ミッタ）間電圧を低下させるので、高耐圧ｎチャネルも
しくはｐチャネルランジスタに流れる電流が低く抑えら
れ、トランジスタの発熱が小さくなるので信頼性が向上
する。
合終端構造の距離が従来と比較して一桁以上大きくでき
るので、配線と高耐圧接合終端構造との間の空間容量
（浮遊容量）が従来より一桁以上小さくなり、従って、
配線による高耐圧接合終端構造の耐圧低下の影響も従来
より一桁以上小さくすることができる。請求項２０〜２
３によれば、第１もしくは第２の電圧発生手段に流れる
電流により発生する電圧が高耐圧ｎチャネルもしくはｐ
チャネルトランジスタのゲート（ベース）・ソース（エ
ミッタ）間電圧を低下させるので、高耐圧ｎチャネルも
しくはｐチャネルランジスタに流れる電流が低く抑えら
れ、トランジスタの発熱が小さくなるので信頼性が向上
する。
【００２０】請求項２１、２３によれば、ＭＯＳダイオ
ードの電圧は通常用いられるツェナーダイオードの電圧
よりさらに低いので、前記電流をさらに低く抑えること
ができ、トランジスタの発熱がさらに小さくなり、信頼
性がさらに向上する。
ードの電圧は通常用いられるツェナーダイオードの電圧
よりさらに低いので、前記電流をさらに低く抑えること
ができ、トランジスタの発熱がさらに小さくなり、信頼
性がさらに向上する。
【００２１】
【発明の実施の形態】以下の図中の各符号は前記と同様
であり、説明は省略する。図１は第一実施例で、同図
（ａ）は平面図、同図（ｂ）は側面図を示す。この実施
例は請求項１〜８に対応する。高耐圧接合終端構造ＨＶ
ＪＴが高電位側低耐圧回路であるＧＤＵ１〜ＧＤＵ３
と、高耐圧ｎチャネルＭＯＳＦＥＴ（ＨＶＮ）および高
耐圧ｐチャネルＭＯＳＦＥＴ（ＨＶＰ）にそれぞれ設け
られ、高耐圧ｎチャネルＭＯＳＦＥＴ（ＨＶＮ）のドレ
イン電極ＤN とＧＤＵ１、高耐圧ｐチャネルＭＯＳＦＥ
Ｔ（ＨＶＰ）のドレイン電極ＤP とＬＳＵとがＳＩＮ１
およびＳＯＵＴ１でそれぞれ接続される。このＳＩＮ
１、ＳＯＵＴ１は金線などのボンディングワイヤで形成
される。またＧＤＵ１〜ＧＤＵ３の各高耐圧接合終端構
造ＨＶＪＴの外側の端、およびＨＶＮ、ＨＶＰの各高耐
圧接合終端構造ＨＶＪＴの外側の端とボンディングワイ
ヤとの間隔を１００μｍ以上離なすことによって、空間
容量（浮遊容量）を従来より１桁小さくできる。またこ
の間隔は大きいほど空間容量を小さくできるが実用的に
は５ｍｍ程度が最大で、通常１ｍｍ程度がよい。ここで
外側の端とはＧＤＵ１〜ＧＤＵ３の各高耐圧接合終端構
造ＨＶＪＴおよびＨＶＮの場合は低電位側低耐圧回路と
接する箇所、ＨＶＰの場合は高電位側低耐圧回路と接す
る箇所を意味する。
であり、説明は省略する。図１は第一実施例で、同図
（ａ）は平面図、同図（ｂ）は側面図を示す。この実施
例は請求項１〜８に対応する。高耐圧接合終端構造ＨＶ
ＪＴが高電位側低耐圧回路であるＧＤＵ１〜ＧＤＵ３
と、高耐圧ｎチャネルＭＯＳＦＥＴ（ＨＶＮ）および高
耐圧ｐチャネルＭＯＳＦＥＴ（ＨＶＰ）にそれぞれ設け
られ、高耐圧ｎチャネルＭＯＳＦＥＴ（ＨＶＮ）のドレ
イン電極ＤN とＧＤＵ１、高耐圧ｐチャネルＭＯＳＦＥ
Ｔ（ＨＶＰ）のドレイン電極ＤP とＬＳＵとがＳＩＮ１
およびＳＯＵＴ１でそれぞれ接続される。このＳＩＮ
１、ＳＯＵＴ１は金線などのボンディングワイヤで形成
される。またＧＤＵ１〜ＧＤＵ３の各高耐圧接合終端構
造ＨＶＪＴの外側の端、およびＨＶＮ、ＨＶＰの各高耐
圧接合終端構造ＨＶＪＴの外側の端とボンディングワイ
ヤとの間隔を１００μｍ以上離なすことによって、空間
容量（浮遊容量）を従来より１桁小さくできる。またこ
の間隔は大きいほど空間容量を小さくできるが実用的に
は５ｍｍ程度が最大で、通常１ｍｍ程度がよい。ここで
外側の端とはＧＤＵ１〜ＧＤＵ３の各高耐圧接合終端構
造ＨＶＪＴおよびＨＶＮの場合は低電位側低耐圧回路と
接する箇所、ＨＶＰの場合は高電位側低耐圧回路と接す
る箇所を意味する。
【００２２】図２は第二実施例で、同図（ａ）は平面
図、同図（ｂ）は側面図を示す。この実施例は請求項１
〜８に対応する。高耐圧接合終端構造ＨＶＪＴがＧＤＵ
４〜ＧＤＵ６とＣＵおよびＬＳＵとで構成される低電位
側低耐圧回路、ＧＤＵ１〜ＧＤＵ３、高耐圧ｎチャネル
ＭＯＳＦＥＴ（ＨＶＮ）および高耐圧ｐチャネルＭＯＳ
ＦＥＴ（ＨＶＰ）にそれぞれ設けられ、高耐圧ｎチャネ
ルＭＯＳＦＥＴ（ＨＶＮ）とＧＤＵ１、高耐圧ｐチャネ
ルＭＯＳＦＥＴ（ＨＶＰ）とＬＳＵとがＳＩＮ１および
ＳＯＵＴ１で接続される。このＳＩＮ１、ＳＯＵＴ１は
金線などのボンディングワイヤである。またＧＤＵ１〜
ＧＤＵ３の各高耐圧接合終端構造ＨＶＪＴの外側の端、
およびＨＶＮ、ＨＶＰの高耐圧接合終端構造ＨＶＪＴの
外側の端とボンディングワイヤとは１００μｍ以上離な
すことによって、前記と同様の効果が得られる。
図、同図（ｂ）は側面図を示す。この実施例は請求項１
〜８に対応する。高耐圧接合終端構造ＨＶＪＴがＧＤＵ
４〜ＧＤＵ６とＣＵおよびＬＳＵとで構成される低電位
側低耐圧回路、ＧＤＵ１〜ＧＤＵ３、高耐圧ｎチャネル
ＭＯＳＦＥＴ（ＨＶＮ）および高耐圧ｐチャネルＭＯＳ
ＦＥＴ（ＨＶＰ）にそれぞれ設けられ、高耐圧ｎチャネ
ルＭＯＳＦＥＴ（ＨＶＮ）とＧＤＵ１、高耐圧ｐチャネ
ルＭＯＳＦＥＴ（ＨＶＰ）とＬＳＵとがＳＩＮ１および
ＳＯＵＴ１で接続される。このＳＩＮ１、ＳＯＵＴ１は
金線などのボンディングワイヤである。またＧＤＵ１〜
ＧＤＵ３の各高耐圧接合終端構造ＨＶＪＴの外側の端、
およびＨＶＮ、ＨＶＰの高耐圧接合終端構造ＨＶＪＴの
外側の端とボンディングワイヤとは１００μｍ以上離な
すことによって、前記と同様の効果が得られる。
【００２３】図３は第三実施例で、同図（ａ）は平面
図、同図（ｂ）は側面図を示す。この実施例は請求項１
〜８に対応する。高耐圧接合終端構造ＨＶＪＴがチップ
周辺部、ＧＤＵ１〜ＧＤＵ３、高耐圧ｎチャネルＭＯＳ
ＦＥＴ（ＨＶＮ）および高耐圧ｐチャネルＭＯＳＦＥＴ
（ＨＶＰ）にそれぞれ設けられ、高耐圧ｎチャネルＭＯ
ＳＦＥＴ（ＨＶＮ）とＧＤＵ１、高耐圧ｐチャネルＭＯ
ＳＦＥＴ（ＨＶＰ）とＬＳＵとがＳＩＮ１およびＳＯＵ
Ｔ１で接続される。このＳＩＮ１、ＳＯＵＴ１は金線な
どのボンディングワイヤである。またＧＤＵ１〜ＧＤＵ
３の各高耐圧接合終端構造ＨＶＪＴの外側の端、および
ＨＶＮ、ＨＶＰの高耐圧接合終端構造ＨＶＪＴの外側の
端とボンディングワイヤとは１００μｍ以上離なすこと
によって、前記と同様の効果が得られる。
図、同図（ｂ）は側面図を示す。この実施例は請求項１
〜８に対応する。高耐圧接合終端構造ＨＶＪＴがチップ
周辺部、ＧＤＵ１〜ＧＤＵ３、高耐圧ｎチャネルＭＯＳ
ＦＥＴ（ＨＶＮ）および高耐圧ｐチャネルＭＯＳＦＥＴ
（ＨＶＰ）にそれぞれ設けられ、高耐圧ｎチャネルＭＯ
ＳＦＥＴ（ＨＶＮ）とＧＤＵ１、高耐圧ｐチャネルＭＯ
ＳＦＥＴ（ＨＶＰ）とＬＳＵとがＳＩＮ１およびＳＯＵ
Ｔ１で接続される。このＳＩＮ１、ＳＯＵＴ１は金線な
どのボンディングワイヤである。またＧＤＵ１〜ＧＤＵ
３の各高耐圧接合終端構造ＨＶＪＴの外側の端、および
ＨＶＮ、ＨＶＰの高耐圧接合終端構造ＨＶＪＴの外側の
端とボンディングワイヤとは１００μｍ以上離なすこと
によって、前記と同様の効果が得られる。
【００２４】図４は第四実施例の平面図を示す。この実
施例は請求項９〜１９に対応する。図７の高耐圧ＩＣの
構成するゲート駆動ユニットＩＣであるＧＤＵＩＣ１〜
ＧＤＵＩＣ６を個別のベアチップ（裸のチップのこと）
で製作し、その他の構成要素であるＨＶＮ、ＨＶＰ、Ｌ
ＳＵ、ＣＵで構成される高耐圧のＩＣ（ＨＶ−ＩＣ）を
それらとは別のベアチップで製作し、これらのベアチッ
プをプリント板ＰＣＢ上に配置する。ＨＶＮのドレイン
電極ＤN とＳＩＮ１の一端とボンディングワイヤで接続
され、ＨＶＰのソース電極ＳP 、ゲート電極ＧP とＶDD
H1、ＳＯＵＴ１との一端とそれぞれボンディングワイヤ
で接続される。また、この他図中の円弧はボンディング
ワイヤでの接続を示している。このボンディングワイヤ
と高耐圧接合終端構造ＨＶＪＴとは１００μｍ以上離す
ことで空間容量を減らす。前記のベアチップの代わり
に、当然ながらパッケージに組み立てたものを用いても
よい。また個別チップ化されたＧＤＵＩＣ１〜ＧＤＵＩ
Ｃ６をインテリジェントパワーモジュール（ＩＰＭ）内
に組み込み、この機能を除いた高耐圧のＩＣ（ＨＶ−Ｉ
Ｃ）が組み込まれたプリント板をＩＰＭのケース上に搭
載する場合もある。
施例は請求項９〜１９に対応する。図７の高耐圧ＩＣの
構成するゲート駆動ユニットＩＣであるＧＤＵＩＣ１〜
ＧＤＵＩＣ６を個別のベアチップ（裸のチップのこと）
で製作し、その他の構成要素であるＨＶＮ、ＨＶＰ、Ｌ
ＳＵ、ＣＵで構成される高耐圧のＩＣ（ＨＶ−ＩＣ）を
それらとは別のベアチップで製作し、これらのベアチッ
プをプリント板ＰＣＢ上に配置する。ＨＶＮのドレイン
電極ＤN とＳＩＮ１の一端とボンディングワイヤで接続
され、ＨＶＰのソース電極ＳP 、ゲート電極ＧP とＶDD
H1、ＳＯＵＴ１との一端とそれぞれボンディングワイヤ
で接続される。また、この他図中の円弧はボンディング
ワイヤでの接続を示している。このボンディングワイヤ
と高耐圧接合終端構造ＨＶＪＴとは１００μｍ以上離す
ことで空間容量を減らす。前記のベアチップの代わり
に、当然ながらパッケージに組み立てたものを用いても
よい。また個別チップ化されたＧＤＵＩＣ１〜ＧＤＵＩ
Ｃ６をインテリジェントパワーモジュール（ＩＰＭ）内
に組み込み、この機能を除いた高耐圧のＩＣ（ＨＶ−Ｉ
Ｃ）が組み込まれたプリント板をＩＰＭのケース上に搭
載する場合もある。
【００２５】図５は第五実施例で、高耐圧レベルシフト
回路図を示す。この実施例は請求項２０〜２３に対応す
る。電圧発生手段であるＲｎ１、Ｒｐ１、Ｒｎ２、Ｒｐ
２には抵抗もしくはデプレツ ションモードのＭＯＳＦＥ
Ｔなどによる定電流源を用いるのがよい。電圧制限手段
であるＺｎ１、Ｚｐ１はツェナーダイオードを用いても
よいが、ＭＯＳダイオード（ＭＯＳＦＥＴのソースとゲ
ートを短絡してダイオードとして用いたもの）を用いる
ほうがツェナー電圧を低く抑えられるので優れている。
電流制限手段であるＲｎ３、Ｒｐ３は抵抗で、この場
合、ＭＯＳダイオードであるＺｎ１、Ｚｐ１に流れる電
流を制限するために付加してあるが、流れる電流を制限
する必要が無い場合は当然この抵抗は付加しなくても良
い。
回路図を示す。この実施例は請求項２０〜２３に対応す
る。電圧発生手段であるＲｎ１、Ｒｐ１、Ｒｎ２、Ｒｐ
２には抵抗もしくはデプレツ ションモードのＭＯＳＦＥ
Ｔなどによる定電流源を用いるのがよい。電圧制限手段
であるＺｎ１、Ｚｐ１はツェナーダイオードを用いても
よいが、ＭＯＳダイオード（ＭＯＳＦＥＴのソースとゲ
ートを短絡してダイオードとして用いたもの）を用いる
ほうがツェナー電圧を低く抑えられるので優れている。
電流制限手段であるＲｎ３、Ｒｐ３は抵抗で、この場
合、ＭＯＳダイオードであるＺｎ１、Ｚｐ１に流れる電
流を制限するために付加してあるが、流れる電流を制限
する必要が無い場合は当然この抵抗は付加しなくても良
い。
【００２６】尚、請求項の中で「パワーデバイスの主端
子のうちどちらか一方を基準とした低電圧電源により電
流を供給される高電位側低耐圧回路部分」の文章中で、
どちらか一方とは、高電位側のパワーデバイスがｎチャ
ネル素子の場合は負荷側が基準となり、ｐチャネル素子
の場合には電源側が基準となることを意味している。こ
こで基準となるとは、パワーデバイスのソース（エミッ
タ）電極が基準電位点（通称アース点）となることを意
味する。
子のうちどちらか一方を基準とした低電圧電源により電
流を供給される高電位側低耐圧回路部分」の文章中で、
どちらか一方とは、高電位側のパワーデバイスがｎチャ
ネル素子の場合は負荷側が基準となり、ｐチャネル素子
の場合には電源側が基準となることを意味している。こ
こで基準となるとは、パワーデバイスのソース（エミッ
タ）電極が基準電位点（通称アース点）となることを意
味する。
【００２７】高耐圧ｎチャネルもしくはｐチャネルトラ
ンジスタにはＭＯＳＦＥＴが適しているが、ＪＦＥＴ
（接合型電界効果トランジスタ）、バイポーラトランジ
スタ、ＩＧＢＴ（絶縁ゲート型トランジスタ）、ＳＩＴ
（静電誘導型トランジスタ）などのトランジスタでもよ
い。また信号配線（ＳＩＮ１、ＳＯＵＴ１など）には金
線を用いるがアルミ線でもよい。高耐圧接合終端構造Ｈ
ＶＪＴの信号配線との電位が大きく異なる側と、信号配
線との距離が１００μｍ以上あると、信号配線の電位の
影響が高耐圧接合終端構造ＨＶＪＴに殆ど影響を及ぼす
ことなく、また信号配線と高耐圧接合終端構造ＨＶＪＴ
間の放電現象も生じなくなる。
ンジスタにはＭＯＳＦＥＴが適しているが、ＪＦＥＴ
（接合型電界効果トランジスタ）、バイポーラトランジ
スタ、ＩＧＢＴ（絶縁ゲート型トランジスタ）、ＳＩＴ
（静電誘導型トランジスタ）などのトランジスタでもよ
い。また信号配線（ＳＩＮ１、ＳＯＵＴ１など）には金
線を用いるがアルミ線でもよい。高耐圧接合終端構造Ｈ
ＶＪＴの信号配線との電位が大きく異なる側と、信号配
線との距離が１００μｍ以上あると、信号配線の電位の
影響が高耐圧接合終端構造ＨＶＪＴに殆ど影響を及ぼす
ことなく、また信号配線と高耐圧接合終端構造ＨＶＪＴ
間の放電現象も生じなくなる。
【００２８】
【発明の効果】この発明によると、低コストで高性能な
高耐圧ＩＣと高耐圧レベルシフト回路が実現できる。さ
らにこれらを用いて低コストで高性能なパワーデバイス
の駆動回路を実現できる。
高耐圧ＩＣと高耐圧レベルシフト回路が実現できる。さ
らにこれらを用いて低コストで高性能なパワーデバイス
の駆動回路を実現できる。
【図１】この発明の第一実施例で、（ａ）は平面図、
（ｂ）は側面図
（ｂ）は側面図
【図２】この発明の第二実施例で、（ａ）は平面図、
（ｂ）は側面図
（ｂ）は側面図
【図３】この発明の第三実施例で、（ａ）は平面図、
（ｂ）は側面図
（ｂ）は側面図
【図４】この発明の第四実施例の平面図
【図５】この発明の第五実施例で、高耐圧レベルシフト
回路図
回路図
【図６】モータ制御用インバータのパワー部分を中心に
説明する回路構成図
説明する回路構成図
【図７】図６で用いられる高耐圧ＩＣ（ＨＶＩＣ）の内
部構成ユニットのブロック図
部構成ユニットのブロック図
【図８】図７のＧＤＵ１とＩＧＢＴＱ１のさらに詳細な
接続図
接続図
【図９】図６と同一回路をインテリジェントパワーモジ
ュールと呼ばれる製品を用いて構成した構成図
ュールと呼ばれる製品を用いて構成した構成図
【図１０】図９のＩＧＢＴＱ１およびＧＤＵ１のまわり
の回路を詳細に示した図
の回路を詳細に示した図
【図１１】図７に示した高耐圧ＩＣ（ＨＶＩＣ）のチッ
プの平面図
プの平面図
ＨＶＩＣ 高耐圧ＩＣ ＨＶＪＴ 高耐圧接合終端構造 ＶDD1 ドライブ電源 Ｓ ソース端子 Ｄ ドレイン端子 Ｇ ゲート端子 Ｑ１ パワーデバイス（ＩＧＢＴ） Ｑ２ パワーデバイス（ＩＧＢＴ） Ｑ３ パワーデバイス（ＩＧＢＴ） Ｑ４ パワーデバイス（ＩＧＢＴ） Ｑ５ パワーデバイス（ＩＧＢＴ） Ｑ６ パワーデバイス（ＩＧＢＴ） Ｄ１ パワーデバイス（ダイオード） Ｄ２ パワーデバイス（ダイオード） Ｄ３ パワーデバイス（ダイオード） Ｄ４ パワーデバイス（ダイオード） Ｄ５ パワーデバイス（ダイオード） Ｄ６ パワーデバイス（ダイオード） Ｍｏ モータ ＶCC 主電源 ＰＣ フォトカプラ Ｉ／Ｏ 入出力端子 ＣＵ 制御回路 ＬＳＵ レベルシフト回路 ＧＤＵ１ ゲート駆動回路 ＧＤＵ２ ゲート駆動回路 ＧＤＵ３ ゲート駆動回路 ＧＤＵ４ ゲート駆動回路 ＧＤＵ５ ゲート駆動回路 ＧＤＵ６ ゲート駆動回路 ＳＩＮ 入力ライン ＳＯＵＴ 出力ライン ＶDDC 共通電源 ＶDDHC 共通電源の高電位側 ＶDDLC 共通電源の低電位側 ＶDD ドライブ電源 ＶDDH1 ドライブ電源の高電位側 ＶDDH2 ドライブ電源の高電位側 ＶDDH3 ドライブ電源の高電位側 ＶDDL1 ドライブ電源の低電位側 ＶDDL2 ドライブ電源の低電位側 ＶDDL3 ドライブ電源の低電位側 ＯＵＴ ゲート駆動端子 ＯＣ 電流検出端子 ＯＴ 温度検出端子 Ｍ 電流検出端子（ＩＧＢＴ側） Ｔｅｍｐ 温度検出端子（温度検出素子側） θ 温度検出素子 Ｋ カソード Ａ アノード Ｕ Ｕ相 ＨＶＮ 高耐圧ｎチャネルＭＯＳＦＥＴ ＨＶＰ 高耐圧ｐチャネルＭＯＳＦＥＴ ＤN ドレイン電極 ＤP ドレイン電極 ＳP ソース電極 ＧP ゲート電極
Claims (23)
- 【請求項１】高電圧電源の高電位側に主端子の一方が接
続され、負荷に主端子の他方が接続された１個以上のパ
ワーデバイスのゲートを駆動するための高耐圧ＩＣであ
って、高電圧電源の低電位側を基準とした低電圧電源に
より電流を供給される低電位側低耐圧回路部分と、前記
パワーデバイスの主端子のうちどちらか一方を基準とし
た低電圧電源により電流が供給される高電位側低耐圧回
路部分とを備え、低電位側低耐圧回路部分と高電位側低
耐圧回路部分とがループ状の第１の高耐圧接合終端構造
によって分離されたものであって、前記第１の高耐圧接
合終端構造の低電位側低耐圧回路部分からの信号を高電
位側低耐圧回路部分へレベルシフトして伝送するための
高耐圧ｎチャネルトランジスタを備え、この高耐圧ｎチ
ャネルトランジスタがループ状の第２の高耐圧接合終端
構造を備え、この高耐圧ｎチャネルトランジスタのドレ
イン（コレクタ）電極が前記ループ状の第２の高耐圧接
合終端構造のループの内側に、ソース（エミッタ）電極
とゲート（ベース）電極とが前記ループ状の第２の高耐
圧接合終端構造のループの外側に配置されたものであっ
て、前記高耐圧ｎチャネルトランジスタのドレイン電極
から前記高電位側低耐圧回路部分への信号配線が前記第
１と第２の高耐圧接合終端構造をまたいで設けられ、か
つ、この信号配線が前記第１と第２の高耐圧接合終端構
造表面から離れて設けられたことを特徴とする高耐圧Ｉ
Ｃ。 - 【請求項２】高耐圧ｎチャネルトランジスタがＭＯＳＦ
ＥＴであることを特徴とする請求項１記載の高耐圧Ｉ
Ｃ。 - 【請求項３】信号配線がボンディングワイヤーであるこ
とを特徴とする請求項１記載の高耐圧ＩＣ。 - 【請求項４】第１の高耐圧接合終端構造の低電位側低耐
圧回路部分側の端と信号配線との距離および第２の高耐
圧接合終端構造の低電位側低耐圧回路部分側の端と信号
配線との距離が双方とも１００μｍ以上で５ｍｍ以下で
あることを特徴とする請求項１記載の高耐圧ＩＣ。 - 【請求項５】高電圧電源の高電位側に主端子の一方が接
続され、負荷に主端子の他方が接続された１個以上のパ
ワーデバイスのゲートを駆動するための高耐圧ＩＣであ
って、高電圧電源の低電位側を基準とした低電圧電源に
より電流を供給される低電位側低耐圧回路部分と、前記
パワーデバイスの主端子のうちどちらか一方を基準とし
た低電圧電源により電流が供給される高電位側低耐圧回
路部分とを備え、低電位側低耐圧回路部分と高電位側低
耐圧回路部分とがループ状の第１の高耐圧接合終端構造
によって分離されたものであって、前記第１の高耐圧接
合終端構造の高電位側低耐圧回路部分からの信号を低電
位側低耐圧回路部分へレベルシフトして伝送するための
高耐圧ｐチャネルトランジスタを備え、この高耐圧ｐチ
ャネルトランジスタがループ状の第３の高耐圧接合終端
構造を備え、この高耐圧ｐチャネルトランジスタのドレ
イン（コレクタ）電極が前記ループ状の第３の高耐圧接
合終端構造のループの内側に、ソース（エミッタ）電極
とゲート（ベース）電極とが前記ループ状の第３の高耐
圧接合終端構造のループの外側に配置されたものであっ
て、前記高耐圧ｐチャネルトランジスタのドレイン電極
から前記低電位側低耐圧回路部分への信号配線が前記第
１と第３の高耐圧接合終端構造をまたいで設けられ、か
つ、この信号配線が前記第１と第３の高耐圧接合終端構
造表面から離れて設けられたことを特徴とする高耐圧Ｉ
Ｃ。 - 【請求項６】高耐圧ｐチャネルトランジスタがＭＯＳＦ
ＥＴであることを特徴とする請求項５記載の高耐圧Ｉ
Ｃ。 - 【請求項７】信号配線がボンディングワイヤーであるこ
とを特徴とする請求項５記載の高耐圧ＩＣ。 - 【請求項８】第１の高耐圧接合終端構造の高電位側低耐
圧回路部分側の端と信号配線との距離および第３の高耐
圧接合終端構造の高電位側低耐圧回路部分側の端と信号
配線との距離が双方とも１００μｍ以上で５ｍｍ以下で
あることを特徴とする請求項５記載の高耐圧ＩＣ。 - 【請求項９】高電圧電源の高電位側に主端子の一方が接
続され、負荷に主端子の他方が接続された１個以上のパ
ワーデバイスのゲートを駆動するための高耐圧ＩＣで、
高電圧電源の低電位側を基準とした低電圧電源により電
流を供給される低電位側低耐圧回路部分を含む高耐圧の
ＩＣチップと、前記パワーデバイスの主端子のうちどち
らか一方を基準とした低電圧電源により電流が供給され
る高電位側低耐圧回路部分を含むゲート駆動用のＩＣチ
ップとを備えたハイブリッド型の高耐圧ＩＣであって、
前記低電位側低耐圧回路部分からの信号を高電位側低耐
圧回路部分へレベルシフトして伝送するための高耐圧ｎ
チャネルトランジスタを高耐圧ＩＣチップ側に備え、こ
の高耐圧ｎチャネルトランジスタがループ状の第２の高
耐圧接合終端構造を備え、この高耐圧ｎチャネルトラン
ジスタのドレイン（コレクタ）電極が前記ループ状の第
２の高耐圧接合終端構造のループの内側に、ソース（エ
ミッタ）電極とゲート（ベース）電極とが前記ループ状
の第２の高耐圧接合終端構造のループの外側に配置され
たものであって、前記高耐圧ｎチャネルトランジスタの
ドレイン電極から前記高電位側低耐圧回路部分への信号
配線が前記第２の高耐圧接合終端構造をまたいで設けら
れ、かつ、この信号配線が前記第２の高耐圧接合終端構
造表面から離れて設けられたことを特徴とする高耐圧Ｉ
Ｃ。 - 【請求項１０】請求項９の個別のチップが同一プリント
板に設置されたことを特徴とする高耐圧ＩＣ。 - 【請求項１１】高耐圧ｎチャネルトランジスタがＭＯＳ
ＦＥＴであることを特徴とする請求項９の高耐圧ＩＣ。 - 【請求項１２】信号配線がボンディングワイヤーである
ことを特徴とする請求項９記載の高耐圧ＩＣ。 - 【請求項１３】第２の高耐圧接合終端構造の低電位側低
耐圧回路部分の端と信号配線との距離が１００μｍ以上
で５ｍｍ以下であることを特徴とする請求項９記載の高
耐圧ＩＣ。 - 【請求項１４】高電圧電源の高電位側に主端子の一方が
接続され、負荷に主端子の他方が接続された１個以上の
パワーデバイスのゲートを駆動するための高耐圧ＩＣ
で、高電圧電源の低電位側を基準とした低電圧電源によ
り電流を供給される低電位側低耐圧回路部分を含む高耐
圧のＩＣチップと、前記パワーデバイスの主端子のうち
どちらか一方を基準とした低電圧電源により電流が供給
される高電位側低耐圧回路部分を含むゲート駆動用のＩ
Ｃチップとを備えたハイブリッド型の高耐圧ＩＣであっ
て、前記高電位側低耐圧回路部分からの信号を低電位側
低耐圧回路部分へレベルシフトして伝送するための高耐
圧ｐチャネルトランジスタを高耐圧ＩＣチップ側に備
え、この高耐圧ｐチャネルトランジスタがループ状の第
３の高耐圧接合終端構造を備え、この高耐圧ｐチャネル
トランジスタのドレイン（コレクタ）電極が前記ループ
状の第３の高耐圧接合終端構造のループの外側に、ソー
ス（エミッタ）電極とゲート（ベース）電極とが前記ル
ープ状の第３の高耐圧接合終端構造のループの内側に配
置されたことを特徴とする高耐圧ＩＣ。 - 【請求項１５】請求項１４の個別のチップが同一プリン
ト基板に設置されたことを特徴とする高耐圧ＩＣ。 - 【請求項１６】高電位側低耐圧回路部分から高耐圧ｐチ
ャネルトランジスタのソース（エミッタ）電極への配線
が第３の高耐圧接合終端構造をまたいで設けられ、かつ
この配線が第３の高耐圧接合終端構造上において、高耐
圧ＩＣチップ表面から離れて設けられることを特徴とす
る請求項１４記載の高耐圧ＩＣ。 - 【請求項１７】高耐圧ｐチャネルトランジスタがＭＯＳ
ＦＥＴであることを特徴とする請求項１４記載の高耐圧
ＩＣ。 - 【請求項１８】信号配線がボンディングワイヤであるこ
とを特徴とする請求項１４または１６記載の高耐圧Ｉ
Ｃ。 - 【請求項１９】第３の高耐圧接合終端構造の高電位側低
耐圧回路部分側の端と信号配線との距離が１００μｍ以
上で５ｍｍ以下であることを特徴とする請求項１４また
は１６記載の高耐圧ＩＣ。 - 【請求項２０】高電圧電源の高電位側に主端子の一方が
接続され、負荷に主端子の他方が接続された１個以上の
パワーデバイスのゲートを駆動するための高耐圧ＩＣの
高耐圧レベルシフト回路であって、高電圧電源の低電位
側を基準とした低電圧電源により電流を供給される低電
位側低耐圧回路部分の信号を前記パワーデバイスの主端
子のうちどちらか一方を基準とした低電圧電源により電
流が供給される高電位側低耐圧回路部分への信号に変換
するレベルシフト回路であって、高耐圧ｎチャネルトラ
ンジスタのドレイン（コレクタ）電極に第１の負荷手段
と第１の電圧制限手段の一方の端子が接続され、第１の
負荷手段と第１の電圧制限手段の他方の端子が高電位側
低耐圧回路部分の低電圧電源の高電位側に接続され、第
１の電圧発生手段が高耐圧ｎチャネルトランジスタのソ
ース（エミッタ）電極と低電位側低耐圧回路部分の低電
圧電源の低電位側との間に接続され、第２の電圧制限手
段が高耐圧ｎチャネルトランジスタのゲート（ベース）
電極と低電位側低耐圧回路部分の低電圧電源の低電位側
との間に接続され、高耐圧ｎチャネルトランジスタのゲ
ート（ベース）電極へ低電位側低耐圧回路部分からの信
号が入力され、高耐圧ｎチャネルトランジスタのドレイ
ン（コレクタ）電極から高電位側低耐圧回路部分への信
号が出力されることを特徴とする高耐圧レベルシフト回
路。 - 【請求項２１】第２の電圧制限手段がゲート（ベース）
とドレイン（コレクタ）とを接続したｎチャネルＭＯＳ
ダイオードで構成されることを特徴とする請求項２０記
載の高耐圧レベルシフト回路。 - 【請求項２２】高電圧電源の高電位側に主端子の一方が
接続され、負荷に主端子の他方が接続された１個以上の
パワーデバイスのゲートを駆動するための高耐圧ＩＣの
高耐圧レベルシフト回路であって、前記パワーデバイス
の主端子のうちどちらか一方を基準とした低電圧電源に
より電流が供給される高電位側低耐圧回路部分の信号
を、前記高電圧電源の低電位側を基準とした低電圧電源
により電流を供給される低電位側低耐圧回路部分への信
号に変換するレベルシフト回路であって、高耐圧ｐチャ
ネルトランジスタのドレイン（コレクタ）電極に第２の
負荷手段と第３の電圧制限手段の一方の端子が接続さ
れ、第２の負荷手段と第３の電圧制限手段の他方の端子
が低電位側低耐圧回路部分の高電圧電源の高電位側に接
続され、第２の電圧発生手段が高耐圧ｐチャネルトラン
ジスタのソース（エミッタ）電極と高電位側低耐圧回路
部分の低電圧電源の高電位側との間に接続され、第４の
電圧制限手段が高耐圧ｐチャネルトランジスタのゲート
（ベース）電極と高電位側低耐圧回路部分の低電圧電源
の高電位側との間に接続され、高耐圧ｐチャネルトラン
ジスタのゲート（ベース）電極へ高電位側低耐圧回路部
分からの信号が入力され、高耐圧ｐチャネルトランジス
タのドレイン（コレクタ）電極から低電位側低耐圧回路
部分への信号が出力されることを特徴とする高耐圧レベ
ルシフト回路。 - 【請求項２３】第４の電圧制限手段がゲート（ベース）
とドレイン（コレクタ）とを接続したｐチャネルＭＯＳ
ダイオードで構成されることを特徴とする請求項２２記
載の高耐圧レベルシフと回路。
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