JP2956319B2 - 電圧駆動形スイッチング素子の逆バイアス制御回路 - Google Patents
電圧駆動形スイッチング素子の逆バイアス制御回路Info
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- H03K17/04—Modifications for accelerating switching
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- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
- H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
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Description
【０００１】
【産業上の利用分野】この発明は、工作機械，ロボッ
ト，空調機などのモ−タ制御用インバ−タや、ＯＡ機
器，医療機器などの無停電電源装置に高速スイッチング
素子として使用される、パワ−ＭＯＳＦＥＴ(Metal-Oxi
de-Semiconductor Field-Effect Transistor) や、ＩＧ
ＢＴ(Insulated Gate Bipolar-mode Transistor)等の電
圧駆動形スイッチング素子において、そのタ−ンオフ時
に発生するサ−ジ電圧を阻止するために設けられる逆バ
イアス制御回路の構成に関する。
ト，空調機などのモ−タ制御用インバ−タや、ＯＡ機
器，医療機器などの無停電電源装置に高速スイッチング
素子として使用される、パワ−ＭＯＳＦＥＴ(Metal-Oxi
de-Semiconductor Field-Effect Transistor) や、ＩＧ
ＢＴ(Insulated Gate Bipolar-mode Transistor)等の電
圧駆動形スイッチング素子において、そのタ−ンオフ時
に発生するサ−ジ電圧を阻止するために設けられる逆バ
イアス制御回路の構成に関する。
【０００２】
【従来の技術】図５は電圧駆動形スイッチング素子をＩ
ＧＢＴを例に模式化して示す従来のスイッチング回路の
接続図、図６は従来のスイッチング回路のタ−ンオフ動
作を示すタイムチャ−トである。図において、電圧駆動
形スイッチング素子としてのＩＧＢＴ１を、ドライブ回
路２の出力バイアス電圧ＶGEをＩＧＢＴのゲ−ト端子Ｇ
−エミッタ端子Ｅ間に加えてスイッチング動作させよう
とする場合、図２に示すように、バイアス電圧ＶGEを順
バイアス電圧＋ＶGEから−ＶGEにステップ状に変化させ
ることにより、タ−ンオフ時間ｔoff を例えば１μｓ以
下に短縮してタ−ンオフを高速化できるとともに、タ−
ンオフ時のいわゆるシングルトランジスタノイズによる
誤動作を防止できることが知られている。
ＧＢＴを例に模式化して示す従来のスイッチング回路の
接続図、図６は従来のスイッチング回路のタ−ンオフ動
作を示すタイムチャ−トである。図において、電圧駆動
形スイッチング素子としてのＩＧＢＴ１を、ドライブ回
路２の出力バイアス電圧ＶGEをＩＧＢＴのゲ−ト端子Ｇ
−エミッタ端子Ｅ間に加えてスイッチング動作させよう
とする場合、図２に示すように、バイアス電圧ＶGEを順
バイアス電圧＋ＶGEから−ＶGEにステップ状に変化させ
ることにより、タ−ンオフ時間ｔoff を例えば１μｓ以
下に短縮してタ−ンオフを高速化できるとともに、タ−
ンオフ時のいわゆるシングルトランジスタノイズによる
誤動作を防止できることが知られている。
【０００３】
【発明が解決しようとする課題】ところが、タ−ンオフ
の高速化に伴ってタ−ンオフ時のコレクタ電流ＩC の変
化速度（ｄｉ／ｄｔ）が急峻になり、この電流変化と、
モジュ−ル内部の主回路インダクタンスやモジュ−ル外
部接続線のインダクタンスとの共振により、ＩＧＢＴの
コレクタＣ−エミッタＥ間の電圧ＶCEの波頭にサ−ジ電
圧ＶSGが重畳して発生し、このサ−ジ電圧がＩＧＢＴの
素子耐圧を越えることにより素子の破壊事故に発展する
という問題がある。
の高速化に伴ってタ−ンオフ時のコレクタ電流ＩC の変
化速度（ｄｉ／ｄｔ）が急峻になり、この電流変化と、
モジュ−ル内部の主回路インダクタンスやモジュ−ル外
部接続線のインダクタンスとの共振により、ＩＧＢＴの
コレクタＣ−エミッタＥ間の電圧ＶCEの波頭にサ−ジ電
圧ＶSGが重畳して発生し、このサ−ジ電圧がＩＧＢＴの
素子耐圧を越えることにより素子の破壊事故に発展する
という問題がある。
【０００４】また、電圧駆動形スイッチング素子例えば
ＩＧＢＴのｄｉ／ｄｔ特性には逆バイアス電圧依存性が
あり、逆バイアス電圧−ＶGEを小さくする（降圧する）
ことによりｄｉ／ｄｔを低くできることが知られてい
る。しかしながら、逆バイアス電圧を単に小さくすると
タ−ンオフ遅れ時間ｔd （図２参照）が長くなり、発生
損失が増大して逆バイアス安全動作領域が狭くなるとい
う問題が生ずるとともに、インバ−タ回路においてＩＧ
ＢＴが２個直列接続された場合、上下短絡防止のための
不感帯時間を長くする必要が生じ、装置の応答特性を阻
害するという不都合が発生する。
ＩＧＢＴのｄｉ／ｄｔ特性には逆バイアス電圧依存性が
あり、逆バイアス電圧−ＶGEを小さくする（降圧する）
ことによりｄｉ／ｄｔを低くできることが知られてい
る。しかしながら、逆バイアス電圧を単に小さくすると
タ−ンオフ遅れ時間ｔd （図２参照）が長くなり、発生
損失が増大して逆バイアス安全動作領域が狭くなるとい
う問題が生ずるとともに、インバ−タ回路においてＩＧ
ＢＴが２個直列接続された場合、上下短絡防止のための
不感帯時間を長くする必要が生じ、装置の応答特性を阻
害するという不都合が発生する。
【０００５】この発明の目的は、タ−ンオフ遅れ時間を
長くせずに逆バイアス電圧を降圧でき、したがってサ−
ジ電圧障害を阻止して電圧駆動形スイッチング素子のタ
−ンオフを高速化できる逆バイアス制御回路を得ること
にある。
長くせずに逆バイアス電圧を降圧でき、したがってサ−
ジ電圧障害を阻止して電圧駆動形スイッチング素子のタ
−ンオフを高速化できる逆バイアス制御回路を得ること
にある。
【０００６】
【課題を解決するための手段】上記課題を解決するため
に、この発明によれば、ゲ−ト・エミッタ間またはゲ−
ト・ソ−ス間にドライブ回路からの順バイアス電圧を受
けてタ−ンオンし，逆バイアス電圧によりタ−ンオフす
るスイッチング動作を行う電圧駆動形スイッチング素子
において、逆バイアス電圧を受け，前記電圧駆動形スイ
ッチング素子のタ−ンオフ遅れに相当する時間遅れて動
作して通流電流の立ち下がりに相当する時間中逆バイア
ス電圧を所定のレベルに低減する降圧回路と、前記タ−
ンオフ遅れ時間と立ち下がり時間との和に相当する前記
電圧駆動形スイッチング素子のタ−ンオフ時間の終期に
前記降圧回路の動作を停止させる信号を発する回復回路
とを備えてなるものとする。
に、この発明によれば、ゲ−ト・エミッタ間またはゲ−
ト・ソ−ス間にドライブ回路からの順バイアス電圧を受
けてタ−ンオンし，逆バイアス電圧によりタ−ンオフす
るスイッチング動作を行う電圧駆動形スイッチング素子
において、逆バイアス電圧を受け，前記電圧駆動形スイ
ッチング素子のタ−ンオフ遅れに相当する時間遅れて動
作して通流電流の立ち下がりに相当する時間中逆バイア
ス電圧を所定のレベルに低減する降圧回路と、前記タ−
ンオフ遅れ時間と立ち下がり時間との和に相当する前記
電圧駆動形スイッチング素子のタ−ンオフ時間の終期に
前記降圧回路の動作を停止させる信号を発する回復回路
とを備えてなるものとする。
【０００７】また、エミッタが電圧駆動形スイッチング
素子のゲ−トに接続されたトランジスタ，ツェナ−ダイ
オ−ド，逆阻止用ダイオ−ドの直列回路からなりその両
端に逆バイアス電圧を受ける降圧部と、この降圧部に逆
阻止用ダイオ−ドを介して並列接続された抵抗，コンデ
ンサの直列体からなり中点が前記トランジスタのベ−ス
に接続されたタ−ンオフ遅れ時間の設定タイマ−とから
なる降圧回路と、エミッタを電圧駆動形スイッチング素
子のゲ−ト側にして前記降圧部のコンデンサに並列接続
されたトランジスタと、そのベ−スに中点が接続された
抵抗，コンデンサの直列体からなりその両端に逆バイア
ス電圧を受けるタ−ンオフ時間設定タイマ−とからなる
回復回路とを備えてなるものとする。
素子のゲ−トに接続されたトランジスタ，ツェナ−ダイ
オ−ド，逆阻止用ダイオ−ドの直列回路からなりその両
端に逆バイアス電圧を受ける降圧部と、この降圧部に逆
阻止用ダイオ−ドを介して並列接続された抵抗，コンデ
ンサの直列体からなり中点が前記トランジスタのベ−ス
に接続されたタ−ンオフ遅れ時間の設定タイマ−とから
なる降圧回路と、エミッタを電圧駆動形スイッチング素
子のゲ−ト側にして前記降圧部のコンデンサに並列接続
されたトランジスタと、そのベ−スに中点が接続された
抵抗，コンデンサの直列体からなりその両端に逆バイア
ス電圧を受けるタ−ンオフ時間設定タイマ−とからなる
回復回路とを備えてなるものとする。
【０００８】さらに、逆阻止用ダイオ−ドが、トランジ
スタのエミッタ側に順バイアス電流を阻止する向きに直
列接続されてなるものとする。
スタのエミッタ側に順バイアス電流を阻止する向きに直
列接続されてなるものとする。
【０００９】さらにまた、前記各項のように構成された
逆バイアス制御回路が１チップ化されてモジュ−ル化さ
れた電圧駆動形スイッチング素子の近傍に搭載され、相
互にワイヤ−ボンディングされた半導体装置として形成
されてなるものとする。
逆バイアス制御回路が１チップ化されてモジュ−ル化さ
れた電圧駆動形スイッチング素子の近傍に搭載され、相
互にワイヤ−ボンディングされた半導体装置として形成
されてなるものとする。
【００１０】
【作用】この発明の構成において、ドライブ回路からの
逆バイアス電圧を受けた時、電圧駆動形スイッチング素
子のタ−ンオフ遅れに相当する時間遅れて動作して通流
電流の立ち下がりに相当する時間中逆バイアス電圧を所
定のレベルに低減する降圧回路と、タ−ンオフ遅れ時間
と立ち下がり時間との和に相当する電圧駆動形スイッチ
ング素子のタ−ンオフ時間の終期に降圧回路の動作を停
止させる信号を発する回復回路とを備えるよう構成した
ことにより、逆バイアス電圧の降圧期間を電圧駆動形ス
イッチング素子の通流電流の立ち下がり期間に限定して
ｄｉ／ｄｔおよびこれに伴って生ずるサ−ジ電圧を低減
することが可能となり、サ−ジ電圧による電圧駆動形ス
イッチング素子の損傷を回避してタ−ンオフ動作を高速
化できるとともに、逆バイアス電圧の降圧に伴うタ−ン
オフ遅れ時間の延長および安全動作領域への悪影響を回
避できる機能が得られる。
逆バイアス電圧を受けた時、電圧駆動形スイッチング素
子のタ−ンオフ遅れに相当する時間遅れて動作して通流
電流の立ち下がりに相当する時間中逆バイアス電圧を所
定のレベルに低減する降圧回路と、タ−ンオフ遅れ時間
と立ち下がり時間との和に相当する電圧駆動形スイッチ
ング素子のタ−ンオフ時間の終期に降圧回路の動作を停
止させる信号を発する回復回路とを備えるよう構成した
ことにより、逆バイアス電圧の降圧期間を電圧駆動形ス
イッチング素子の通流電流の立ち下がり期間に限定して
ｄｉ／ｄｔおよびこれに伴って生ずるサ−ジ電圧を低減
することが可能となり、サ−ジ電圧による電圧駆動形ス
イッチング素子の損傷を回避してタ−ンオフ動作を高速
化できるとともに、逆バイアス電圧の降圧に伴うタ−ン
オフ遅れ時間の延長および安全動作領域への悪影響を回
避できる機能が得られる。
【００１１】また、逆バイアス制御回路を、トランジス
タ，ツェナ−ダイオ−ド，逆阻止用ダイオ−ドの直列回
路からなる降圧部、および抵抗，コンデンサの直列体か
らなるタ−ンオフ遅れ時間の設定タイマ−からなる降圧
回路と、降圧部のコンデンサに並列接続されたトランジ
スタと、そのベ−スに中点が接続された抵抗，コンデン
サの直列体からなるタ−ンオフ時間設定タイマ−とから
なる回復回路とで構成したことにより、逆バイアス制御
回路を１チップ化し、小型化できる機能が得られる。
タ，ツェナ−ダイオ−ド，逆阻止用ダイオ−ドの直列回
路からなる降圧部、および抵抗，コンデンサの直列体か
らなるタ−ンオフ遅れ時間の設定タイマ−からなる降圧
回路と、降圧部のコンデンサに並列接続されたトランジ
スタと、そのベ−スに中点が接続された抵抗，コンデン
サの直列体からなるタ−ンオフ時間設定タイマ−とから
なる回復回路とで構成したことにより、逆バイアス制御
回路を１チップ化し、小型化できる機能が得られる。
【００１２】さらに、逆阻止用ダイオ−ドを、トランジ
スタのエミッタ側に順バイアス電流を阻止する向きに直
列接続するよう構成すれば、トランジスタのベ−ス・エ
ミッタ間電圧をしきい値とするタ−ンオフ遅れ時間およ
びタ−ンオフ時間の設定タイマ−それぞれの動作電圧を
逆阻止用ダイオ−ドの順方向電圧降下に相当する電圧だ
け高めることが可能になり、トランジスタのベ−ス・エ
ミッタ間電圧が低いことによって生ずる逆バイアス制御
回路の誤動作を防止する機能が得られる。
スタのエミッタ側に順バイアス電流を阻止する向きに直
列接続するよう構成すれば、トランジスタのベ−ス・エ
ミッタ間電圧をしきい値とするタ−ンオフ遅れ時間およ
びタ−ンオフ時間の設定タイマ−それぞれの動作電圧を
逆阻止用ダイオ−ドの順方向電圧降下に相当する電圧だ
け高めることが可能になり、トランジスタのベ−ス・エ
ミッタ間電圧が低いことによって生ずる逆バイアス制御
回路の誤動作を防止する機能が得られる。
【００１３】さらにまた、前記各項のように構成された
逆バイアス制御回路を１チップ化してモジュ−ル化され
た電圧駆動形スイッチング素子の近傍に搭載し、相互に
ワイヤ−ボンディングした半導体装置とするよう構成す
れば、ドライブ回路の小型化を阻害することなく逆バイ
アス制御回路を電圧駆動形スイッチング素子と一体化で
きるとともに、配線のインダクタンスを低減してサ−ジ
電圧による逆バイアス制御回路の誤動作を回避する機能
が得られる。
逆バイアス制御回路を１チップ化してモジュ−ル化され
た電圧駆動形スイッチング素子の近傍に搭載し、相互に
ワイヤ−ボンディングした半導体装置とするよう構成す
れば、ドライブ回路の小型化を阻害することなく逆バイ
アス制御回路を電圧駆動形スイッチング素子と一体化で
きるとともに、配線のインダクタンスを低減してサ−ジ
電圧による逆バイアス制御回路の誤動作を回避する機能
が得られる。
【００１４】
【実施例】以下、この発明を実施例に基づいて説明す
る。図１はこの発明の実施例になる逆バイアス制御回路
をＩＧＢＴに適用した場合を例に示す接続図、図２は実
施例における逆バイアス制御回路の動作を示すタイムチ
ャ−トである。図において、ドライブ回路２からバイア
ス電圧ＶGEが印加される電圧駆動形スイッチング素子と
してのＩＧＢＴ１のゲ−トＧ・エミッタＥ間に並列に接
続された逆バイアス制御回路は、降圧回路１１および回
復回路２１で構成される。すなわち、降圧回路１１は、
ｎｐｎトランジスタ１３とそのコレクタ側に互いに通流
方向を逆向きにして直列接続されたツェナ−ダイオ−ド
１４および逆阻止ダイオ−ド１５との直列回路からな
り，トランジスタ１３のエミッタをＩＧＢＴ１のゲ−ト
Ｇ側にして接続された降圧部１２と、トランジスタ１３
のベ−ス・エミッタ間に接続されたコンデンサ１７、お
よびそのベ−ス側に直列接続された抵抗１８および逆阻
止ダイオ−ド１９の直列回路とからなり，降圧部１２に
並列接続されたタ−ンオフ遅れ時間の設定タイマ−１６
とで構成される。
る。図１はこの発明の実施例になる逆バイアス制御回路
をＩＧＢＴに適用した場合を例に示す接続図、図２は実
施例における逆バイアス制御回路の動作を示すタイムチ
ャ−トである。図において、ドライブ回路２からバイア
ス電圧ＶGEが印加される電圧駆動形スイッチング素子と
してのＩＧＢＴ１のゲ−トＧ・エミッタＥ間に並列に接
続された逆バイアス制御回路は、降圧回路１１および回
復回路２１で構成される。すなわち、降圧回路１１は、
ｎｐｎトランジスタ１３とそのコレクタ側に互いに通流
方向を逆向きにして直列接続されたツェナ−ダイオ−ド
１４および逆阻止ダイオ−ド１５との直列回路からな
り，トランジスタ１３のエミッタをＩＧＢＴ１のゲ−ト
Ｇ側にして接続された降圧部１２と、トランジスタ１３
のベ−ス・エミッタ間に接続されたコンデンサ１７、お
よびそのベ−ス側に直列接続された抵抗１８および逆阻
止ダイオ−ド１９の直列回路とからなり，降圧部１２に
並列接続されたタ−ンオフ遅れ時間の設定タイマ−１６
とで構成される。
【００１５】また回復回路２１は、トランジスタ１３の
エミッタ・ベ−ス間に並列接続されたｎｐｎトランジス
タ２２と、トランジスタ２２のベ−スにコンデンサ２４
および抵抗２５の直列体の中点が接続され，その両端に
バイアス電圧ＶGEを受けるタ−ンオフ遅れ時間の設定タ
イマ−２６とで構成される。なお、タ−ンオフ遅れ時間
の設定タイマ−１６における逆阻止ダイオ−ド１９およ
び抵抗１８は、回復回路２１側のトランジスタ２２にお
けるコレクタ電流の通路を兼ね、回路の構成が簡素化さ
れるとともに、逆バイアス制御回路がトランジスタ，ダ
イオ−ド，およびＣＲタイマ−で構成され、その１チッ
プ化と小型化を容易に達成することができる。
エミッタ・ベ−ス間に並列接続されたｎｐｎトランジス
タ２２と、トランジスタ２２のベ−スにコンデンサ２４
および抵抗２５の直列体の中点が接続され，その両端に
バイアス電圧ＶGEを受けるタ−ンオフ遅れ時間の設定タ
イマ−２６とで構成される。なお、タ−ンオフ遅れ時間
の設定タイマ−１６における逆阻止ダイオ−ド１９およ
び抵抗１８は、回復回路２１側のトランジスタ２２にお
けるコレクタ電流の通路を兼ね、回路の構成が簡素化さ
れるとともに、逆バイアス制御回路がトランジスタ，ダ
イオ−ド，およびＣＲタイマ−で構成され、その１チッ
プ化と小型化を容易に達成することができる。
【００１６】上述のように構成された逆バイアス制御回
路を有するＩＧＢＴにおいて、タ−ンオフ遅れ時間の設
定タイマ−１６は図２におけるＩＧＢＴのタ−ンオフ遅
れ時間ｔd だけ遅れてコンデンサ１７の充電電圧がトラ
ンジスタ１３のベ−ス・エミッタ間電圧ＶBD（しきい
値）に到達するようその時定数があらかじめ設定され、
タ−ンオフ時間の設定タイマ−２６はＩＧＢＴのタ−ン
オフ時間ｔOFF だけ遅れてコンデンサ２４の充電電圧が
トランジスタ２２のベ−ス・エミッタ間電圧ＶBF（しき
い値）に到達するようその時定数があらかじめ設定され
る。この状態で、図２に示すようにドライブ回路２から
のバイアス電圧ＶGEが順バイアス電圧＋Ｖ GEから逆バイ
アス電圧−ＶGEに変化すると、コンデンサ１７は逆阻止
ダイオ−ド１９および抵抗１８を介して逆バイアス電圧
により充電され、その充電電圧がトランジスタ１３のし
きい値ＶBDに到達する迄の時間，すなわちＩＧＢＴのタ
−ンオフ遅れ時間ｔd に相当する時間ＩＧＢＴのゲ−ト
・エミッタ間に逆バイアス電圧−ＶGEが印加され、その
直後にトランジスタ１３がオンして降圧部１２が動作
し、ＩＧＢＴのゲ−ト・エミッタ間に加わる逆バイアス
電圧はツェナ−ダイオ−ド１４のツェナ−電圧によって
決まる所定の電圧に降圧される。
路を有するＩＧＢＴにおいて、タ−ンオフ遅れ時間の設
定タイマ−１６は図２におけるＩＧＢＴのタ−ンオフ遅
れ時間ｔd だけ遅れてコンデンサ１７の充電電圧がトラ
ンジスタ１３のベ−ス・エミッタ間電圧ＶBD（しきい
値）に到達するようその時定数があらかじめ設定され、
タ−ンオフ時間の設定タイマ−２６はＩＧＢＴのタ−ン
オフ時間ｔOFF だけ遅れてコンデンサ２４の充電電圧が
トランジスタ２２のベ−ス・エミッタ間電圧ＶBF（しき
い値）に到達するようその時定数があらかじめ設定され
る。この状態で、図２に示すようにドライブ回路２から
のバイアス電圧ＶGEが順バイアス電圧＋Ｖ GEから逆バイ
アス電圧−ＶGEに変化すると、コンデンサ１７は逆阻止
ダイオ−ド１９および抵抗１８を介して逆バイアス電圧
により充電され、その充電電圧がトランジスタ１３のし
きい値ＶBDに到達する迄の時間，すなわちＩＧＢＴのタ
−ンオフ遅れ時間ｔd に相当する時間ＩＧＢＴのゲ−ト
・エミッタ間に逆バイアス電圧−ＶGEが印加され、その
直後にトランジスタ１３がオンして降圧部１２が動作
し、ＩＧＢＴのゲ−ト・エミッタ間に加わる逆バイアス
電圧はツェナ−ダイオ−ド１４のツェナ−電圧によって
決まる所定の電圧に降圧される。
【００１７】一方、バイアス電圧ＶGEが順バイアス電圧
から逆バイアス電圧へと変化すると、タ−ンオフ時間の
設定タイマ−２６が動作を開始し、コンデンサ２４の充
電電圧がトランジスタのしきい値ＶBFに到達するに要す
る時間，即ちＩＧＢＴのタ−ンオフ時間ｔoff に相当す
る時間遅れてトランジスタ２２がオンし、コンデンサ１
７の蓄積電荷を放電する。したがって、トランジスタ１
３はオフ状態となって降圧回路１１はその降圧動作を停
止するので、ＩＧＢＴには再び逆バイアス電圧−ＶGEが
印加され、そのゲ−ト・エミッタ間に再び順バイアス電
圧が印加されてタ−ンオンするまでＩＧＢＴはオフ状態
を維持する。
から逆バイアス電圧へと変化すると、タ−ンオフ時間の
設定タイマ−２６が動作を開始し、コンデンサ２４の充
電電圧がトランジスタのしきい値ＶBFに到達するに要す
る時間，即ちＩＧＢＴのタ−ンオフ時間ｔoff に相当す
る時間遅れてトランジスタ２２がオンし、コンデンサ１
７の蓄積電荷を放電する。したがって、トランジスタ１
３はオフ状態となって降圧回路１１はその降圧動作を停
止するので、ＩＧＢＴには再び逆バイアス電圧−ＶGEが
印加され、そのゲ−ト・エミッタ間に再び順バイアス電
圧が印加されてタ−ンオンするまでＩＧＢＴはオフ状態
を維持する。
【００１８】上述のように、この発明の実施例になる逆
バイアス制御回路においては、その降圧動作が図２に示
すようにＩＧＢＴのコレクタ電流ＩC の立ち下がり時間
ｔf に相当する期間に限定されるので、タ−ンオフ遅れ
時間ｔd に影響を与えることなくコレクタ電流の変化速
度ｄｉ／ｄｔを抑制し、ＩＧＢＴのコレクタ・エミッタ
間電圧ＶCEに重畳して発生するサ−ジ電圧ＶSGを低減す
ることができる。なお、実施例になる逆バイアス制御回
路は、パワ−ＭＯＳＦＥＴに適用しても同様の作用効果
が得られることは、前述の実施例についての説明から容
易に類推することができる。
バイアス制御回路においては、その降圧動作が図２に示
すようにＩＧＢＴのコレクタ電流ＩC の立ち下がり時間
ｔf に相当する期間に限定されるので、タ−ンオフ遅れ
時間ｔd に影響を与えることなくコレクタ電流の変化速
度ｄｉ／ｄｔを抑制し、ＩＧＢＴのコレクタ・エミッタ
間電圧ＶCEに重畳して発生するサ−ジ電圧ＶSGを低減す
ることができる。なお、実施例になる逆バイアス制御回
路は、パワ−ＭＯＳＦＥＴに適用しても同様の作用効果
が得られることは、前述の実施例についての説明から容
易に類推することができる。
【００１９】図３はこの発明の異なる実施例を示す逆バ
イアス制御回路の接続図であり、降圧回路３１の降圧部
３２において、逆阻止ダイオ−ド１５がトランジスタ１
３のエミッタ側に接続され、タ−ンオフ遅れ時間の設定
タイマ−３６が抵抗１８とコンデンサ１７で構成される
とともに、回復回路４１のトランジスタ２２のエミッタ
側に逆阻止ダイオ−ド１９を接続するよう構成した点が
前述の実施例と異なっている。トランジスタ１３および
２２の動作のしきい値となるベ−ス・エミッタ間電圧は
通常０．８Ｖ程度と低く、いわゆる（シングルトランジ
スタ）ノイズ誤動作の可能性があるが、両トランジスタ
のエミッタ側に逆阻止ダイオ−ド１５および１９を接続
することにより、逆阻止ダイオ−ドの順方向ドロップに
相当する電圧だけしきい値ＶBD, およびＶBFを高めて誤
動作を防止できるので、逆素子ダイオ−ドの接続位置を
移すだけの簡単な変更により、動作信頼性の高い逆バイ
アス制御回路を備えた電圧駆動形スイッチング素子を得
ることができる。また、逆素子ダイオ−ドは、ＩＧＢＴ
のゲ−ト・エミッタ間が順バイアスされた時に逆バイア
ス制御回路に流れる電流を阻止する働きをする。
イアス制御回路の接続図であり、降圧回路３１の降圧部
３２において、逆阻止ダイオ−ド１５がトランジスタ１
３のエミッタ側に接続され、タ−ンオフ遅れ時間の設定
タイマ−３６が抵抗１８とコンデンサ１７で構成される
とともに、回復回路４１のトランジスタ２２のエミッタ
側に逆阻止ダイオ−ド１９を接続するよう構成した点が
前述の実施例と異なっている。トランジスタ１３および
２２の動作のしきい値となるベ−ス・エミッタ間電圧は
通常０．８Ｖ程度と低く、いわゆる（シングルトランジ
スタ）ノイズ誤動作の可能性があるが、両トランジスタ
のエミッタ側に逆阻止ダイオ−ド１５および１９を接続
することにより、逆阻止ダイオ−ドの順方向ドロップに
相当する電圧だけしきい値ＶBD, およびＶBFを高めて誤
動作を防止できるので、逆素子ダイオ−ドの接続位置を
移すだけの簡単な変更により、動作信頼性の高い逆バイ
アス制御回路を備えた電圧駆動形スイッチング素子を得
ることができる。また、逆素子ダイオ−ドは、ＩＧＢＴ
のゲ−ト・エミッタ間が順バイアスされた時に逆バイア
ス制御回路に流れる電流を阻止する働きをする。
【００２０】図４はこの発明の他の実施例になる逆バイ
アス制御回路を備えた半導体装置を簡略化して示す平面
図であり、基板５２上に電圧駆動形スイッチング素子チ
ップ５３，コレクタ端子５４，エミッタ端子５５，ゲ−
ト端子５６等が搭載された電圧駆動形スイッチング素子
モジュ−ルには、１チップ化された逆バイアス制御回路
チップ５８が取りつけられ、ボンディングワイヤ−５９
で相互に導電接続されることにより、逆バイアス制御回
路付半導体装置５１が形成される。このように構成され
た半導体装置５１においては、逆バイアス制御回路を電
圧駆動形スイッチング素子と一体化することによりドラ
イブ回路の小型化を阻害することなく配線のインダクタ
ンスを低減し、サ−ジ電圧による逆バイアス制御回路の
誤動作を回避できる利点が得られる。
アス制御回路を備えた半導体装置を簡略化して示す平面
図であり、基板５２上に電圧駆動形スイッチング素子チ
ップ５３，コレクタ端子５４，エミッタ端子５５，ゲ−
ト端子５６等が搭載された電圧駆動形スイッチング素子
モジュ−ルには、１チップ化された逆バイアス制御回路
チップ５８が取りつけられ、ボンディングワイヤ−５９
で相互に導電接続されることにより、逆バイアス制御回
路付半導体装置５１が形成される。このように構成され
た半導体装置５１においては、逆バイアス制御回路を電
圧駆動形スイッチング素子と一体化することによりドラ
イブ回路の小型化を阻害することなく配線のインダクタ
ンスを低減し、サ−ジ電圧による逆バイアス制御回路の
誤動作を回避できる利点が得られる。
【００２１】
【発明の効果】この発明は前述のように、ドライブ回路
からの逆バイアス電圧を受けた時、電圧駆動形スイッチ
ング素子のタ−ンオフ遅れに相当する時間遅れて動作し
て通流電流の立ち下がりに相当する時間中逆バイアス電
圧を所定のレベルに低減する降圧回路と、タ−ンオフ遅
れ時間と立ち下がり時間との和に相当する電圧駆動形ス
イッチング素子のタ−ンオフ時間の終期に降圧回路の動
作を停止させる信号を発する回復回路とを備えるよう逆
バイアス制御回路を構成した。その結果、逆バイアス電
圧の降圧期間を電圧駆動形スイッチング素子の通流電流
の立ち下がり期間に限定してｄｉ／ｄｔおよびこれに伴
って生ずるサ−ジ電圧を低減することが可能となり、従
来の技術で問題になった、サ−ジ電圧が電圧駆動形スイ
ッチング素子の耐圧を越えることによって生ずる素子の
破壊事故を防止できるとともに、逆バイアス電圧を小さ
くすることにより生ずるタ−ンオフ遅れ時間の長期化、
およびこれに伴い発生損失が増大して逆バイアス安全動
作領域が狭くなるという問題を回避できる。したがっ
て、素子耐圧に対する信頼性および安全動作領域を保持
してタ−ンオフ速度を高速化できる逆バイアス制御回路
を備えた電圧駆動形スイッチング素子を提供することが
できる。
からの逆バイアス電圧を受けた時、電圧駆動形スイッチ
ング素子のタ−ンオフ遅れに相当する時間遅れて動作し
て通流電流の立ち下がりに相当する時間中逆バイアス電
圧を所定のレベルに低減する降圧回路と、タ−ンオフ遅
れ時間と立ち下がり時間との和に相当する電圧駆動形ス
イッチング素子のタ−ンオフ時間の終期に降圧回路の動
作を停止させる信号を発する回復回路とを備えるよう逆
バイアス制御回路を構成した。その結果、逆バイアス電
圧の降圧期間を電圧駆動形スイッチング素子の通流電流
の立ち下がり期間に限定してｄｉ／ｄｔおよびこれに伴
って生ずるサ−ジ電圧を低減することが可能となり、従
来の技術で問題になった、サ−ジ電圧が電圧駆動形スイ
ッチング素子の耐圧を越えることによって生ずる素子の
破壊事故を防止できるとともに、逆バイアス電圧を小さ
くすることにより生ずるタ−ンオフ遅れ時間の長期化、
およびこれに伴い発生損失が増大して逆バイアス安全動
作領域が狭くなるという問題を回避できる。したがっ
て、素子耐圧に対する信頼性および安全動作領域を保持
してタ−ンオフ速度を高速化できる逆バイアス制御回路
を備えた電圧駆動形スイッチング素子を提供することが
できる。
【００２２】また、逆バイアス制御回路を、トランジス
タ，ツェナ−ダイオ−ド，逆阻止用ダイオ−ドの直列回
路からなる降圧部、および抵抗，コンデンサの直列体か
らなるタ−ンオフ遅れ時間の設定タイマ−とからなる降
圧回路と、降圧部のコンデンサに並列接続されたトラン
ジスタと、そのベ−スに中点が接続された抵抗，コンデ
ンサの直列体からなるタ−ンオフ時間設定タイマ−とか
らなる回復回路とで構成すれば、逆バイアス制御回路の
１チップ化が容易化され、したがって、小型化された逆
バイアス制御回路を提供することができる。
タ，ツェナ−ダイオ−ド，逆阻止用ダイオ−ドの直列回
路からなる降圧部、および抵抗，コンデンサの直列体か
らなるタ−ンオフ遅れ時間の設定タイマ−とからなる降
圧回路と、降圧部のコンデンサに並列接続されたトラン
ジスタと、そのベ−スに中点が接続された抵抗，コンデ
ンサの直列体からなるタ−ンオフ時間設定タイマ−とか
らなる回復回路とで構成すれば、逆バイアス制御回路の
１チップ化が容易化され、したがって、小型化された逆
バイアス制御回路を提供することができる。
【００２３】さらに、逆阻止用ダイオ−ドを、トランジ
スタのエミッタ側に順バイアス電流を阻止する向きに直
列接続するよう構成すれば、トランジスタのベ−ス・エ
ミッタ間電圧をしきい値とするタ−ンオフ遅れ時間およ
びタ−ンオフ時間の設定タイマ−それぞれの動作電圧を
逆阻止用ダイオ−ドの順方向電圧降下に相当する電圧だ
け高めることが可能になり、トランジスタのベ−ス・エ
ミッタ間電圧が低いことによって生ずる逆バイアス制御
回路の誤動作を防止できるので、誤動作が少なく信頼性
に優れた逆バイアス制御回路を備えた電圧駆動形スイッ
チング素子を提供することができる。
スタのエミッタ側に順バイアス電流を阻止する向きに直
列接続するよう構成すれば、トランジスタのベ−ス・エ
ミッタ間電圧をしきい値とするタ−ンオフ遅れ時間およ
びタ−ンオフ時間の設定タイマ−それぞれの動作電圧を
逆阻止用ダイオ−ドの順方向電圧降下に相当する電圧だ
け高めることが可能になり、トランジスタのベ−ス・エ
ミッタ間電圧が低いことによって生ずる逆バイアス制御
回路の誤動作を防止できるので、誤動作が少なく信頼性
に優れた逆バイアス制御回路を備えた電圧駆動形スイッ
チング素子を提供することができる。
【００２４】さらにまた、実施例になる逆バイアス制御
回路を１チップ化してモジュ−ル化された電圧駆動形ス
イッチング素子の近傍に搭載し、相互にワイヤ−ボンデ
ィングした半導体装置とするよう構成すれば、ドライブ
回路の小型化を阻害することなく逆バイアス制御回路を
電圧駆動形スイッチング素子と一体化できるとともに、
配線のインダクタンスを低減してサ−ジ電圧による逆バ
イアス制御回路の誤動作を回避できる利点が得られる。
回路を１チップ化してモジュ−ル化された電圧駆動形ス
イッチング素子の近傍に搭載し、相互にワイヤ−ボンデ
ィングした半導体装置とするよう構成すれば、ドライブ
回路の小型化を阻害することなく逆バイアス制御回路を
電圧駆動形スイッチング素子と一体化できるとともに、
配線のインダクタンスを低減してサ−ジ電圧による逆バ
イアス制御回路の誤動作を回避できる利点が得られる。
【図１】この発明の実施例になる逆バイアス制御回路を
ＩＧＢＴに適用した場合を例に示す接続図
ＩＧＢＴに適用した場合を例に示す接続図
【図２】実施例における逆バイアス制御回路の動作を示
すタイムチャ−ト
すタイムチャ−ト
【図３】この発明の異なる実施例を示す逆バイアス制御
回路の接続図
回路の接続図
【図４】この発明の他の実施例をになる逆バイアス制御
回路を備えた半導体装置を簡略化して示す平面図
回路を備えた半導体装置を簡略化して示す平面図
【図５】電圧駆動形スイッチング素子をＩＧＢＴを例に
模式化して示す従来のスイッチング回路の接続図
模式化して示す従来のスイッチング回路の接続図
【図６】従来のスイッチング回路のタ−ンオフ動作を示
すタイムチャ−ト
すタイムチャ−ト
１ 電圧駆動形スイッチング素子（ＩＧＢＴ） ２ ドライブ回路 １１ 降圧回路 １２ 降圧部 １３ トランジスタ １４ ツェナ−ダイオ−ド １５ 逆阻止ダイオ−ド １６ タ−ンオフ遅れ時間の設定タイマ− １７ コンデンサ １８ 抵抗 １９ 逆阻止ダイオ−ド ２１ 回復回路 ２２ トランジスタ ２４ コンデンサ ２５ 抵抗 ２６ タ−ンオフ時間の設定タイマ− ３１ 降圧回路 ３２ 降圧部 ３６ タ−ンオフ遅れ時間の設定タイマ− ４１ 回復回路 ５１ 逆バイアス制御回路付半導体装置 ５２ 基板 ５３ 電圧駆動形スイッチング素子チップ ５８ 逆バイアス制御回路チップ ５９ ボンディングワイヤ− ＶGE ゲ−ト・エミッタ間電圧（ＩＧＢＴ） ＶCE コレクタ・エミッタ間電圧（ＩＧＢＴ） ＩC 通流電流（ＩＧＢＴのコレクタ電流） ＶBD しきい値電圧（トランジスタ１３のベ−ス・エ
ミッタ間電圧） ＶBF しきい値電圧（トランジスタ２２のベ−ス・エ
ミッタ間電圧）
ミッタ間電圧） ＶBF しきい値電圧（トランジスタ２２のベ−ス・エ
ミッタ間電圧）
Claims (4)
- 【請求項１】ゲ−ト・エミッタ間またはゲ−ト・ソ−ス
間にドライブ回路からの順バイアス電圧を受けてタ−ン
オンし，逆バイアス電圧によりタ−ンオフするスイッチ
ング動作を行う電圧駆動形スイッチング素子において、
逆バイアス電圧を受けたとき前記電圧駆動形スイッチン
グ素子のタ−ンオフ遅れに相当する時間遅れて動作し，
通流電流の立ち下がりに相当する時間中逆バイアス電圧
を所定のレベルに低減する降圧回路と、前記タ−ンオフ
遅れ時間と立ち下がり時間との和に相当する前記電圧駆
動形スイッチング素子のタ−ンオフ時間の終期に前記降
圧回路の動作を停止させる信号を発する回復回路とを備
えてなることを特徴とする電圧駆動形スイッチング素子
の逆バイアス制御回路。 - 【請求項２】エミッタが電圧駆動形スイッチング素子の
ゲ−トに接続されたトランジスタとツェナ−ダイオ−
ド，逆阻止用ダイオ−ドの直列回路からなりその両端に
逆バイアス電圧を受ける降圧部と、この降圧部に逆阻止
用ダイオ−ドを介して並列接続された抵抗，コンデンサ
の直列体からなり中点が前記トランジスタのベ−スに接
続されたタ−ンオフ遅れ時間の設定タイマ−とからなる
降圧回路と、エミッタを電圧駆動形スイッチング素子の
ゲ−ト側にして前記降圧部のコンデンサに並列接続され
たトランジスタと、そのベ−スに中点が接続された抵
抗，コンデンサの直列体からなりその両端に逆バイアス
電圧を受けるタ−ンオフ時間設定タイマ−とからなる回
復回路とを備えてなることを特徴とする請求項１記載の
電圧駆動形スイッチング素子の逆バイアス制御回路。 - 【請求項３】逆阻止用ダイオ−ドがトランジスタのエミ
ッタ側に順バイアス電流を阻止する向きに直列接続され
てなることを特徴とする請求項２記載の電圧駆動形スイ
ッチング素子の逆バイアス制御回路。 - 【請求項４】逆バイアス制御回路が１チップ化されてモ
ジュ−ル化された電圧駆動形スイッチング素子の近傍に
搭載され、相互にワイヤ−ボンディングされた半導体装
置として形成されてなることを特徴とする請求項１，請
求項２，請求項３のいずれかに記載の電圧駆動形スイッ
チング素子の逆バイアス制御回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3290266A JP2956319B2 (ja) | 1991-11-07 | 1991-11-07 | 電圧駆動形スイッチング素子の逆バイアス制御回路 |
| EP92310050A EP0542460B1 (en) | 1991-11-07 | 1992-11-03 | Reverse-bias control circuit for a voltage-drive switching element |
| DE69220649T DE69220649T2 (de) | 1991-11-07 | 1992-11-03 | Steuerschaltung mit inverser Vorspannung für ein spannungsgesteuertes Schaltelement |
| US07/973,575 US5287023A (en) | 1991-11-07 | 1992-11-09 | Reverse-bias control circuit for a voltage-driven switching element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3290266A JP2956319B2 (ja) | 1991-11-07 | 1991-11-07 | 電圧駆動形スイッチング素子の逆バイアス制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05129917A JPH05129917A (ja) | 1993-05-25 |
| JP2956319B2 true JP2956319B2 (ja) | 1999-10-04 |
Family
ID=17753918
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3290266A Expired - Fee Related JP2956319B2 (ja) | 1991-11-07 | 1991-11-07 | 電圧駆動形スイッチング素子の逆バイアス制御回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5287023A (ja) |
| EP (1) | EP0542460B1 (ja) |
| JP (1) | JP2956319B2 (ja) |
| DE (1) | DE69220649T2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3222330B2 (ja) * | 1994-09-20 | 2001-10-29 | 株式会社日立製作所 | 半導体回路及び半導体集積回路 |
| CA2172890C (en) * | 1995-06-06 | 2005-02-22 | Harold R. Schnetzka | Switch driver circuit |
| JP3228093B2 (ja) * | 1995-06-28 | 2001-11-12 | 富士電機株式会社 | 高耐圧ｉｃ |
| JP3373704B2 (ja) * | 1995-08-25 | 2003-02-04 | 三菱電機株式会社 | 絶縁ゲートトランジスタ駆動回路 |
| FR2777137B1 (fr) * | 1998-04-06 | 2002-11-08 | Centre Nat Rech Scient | Procede et dispositif de commande de la commutation de transistor de puissance a grille isolee |
| JP2002290224A (ja) * | 2001-03-23 | 2002-10-04 | Tdk Corp | 半導体素子 |
| JP4477952B2 (ja) * | 2004-07-09 | 2010-06-09 | 株式会社ルネサステクノロジ | 半導体装置、ｄｃ／ｄｃコンバータおよび電源システム |
| US6987471B1 (en) * | 2004-08-20 | 2006-01-17 | Analog Devices, Inc. | Bias controllers and methods for enhanced system efficiency |
| JP4770304B2 (ja) * | 2005-07-12 | 2011-09-14 | 富士電機株式会社 | 半導体素子のゲート駆動回路 |
| DE102022212925B4 (de) * | 2022-12-01 | 2024-10-10 | Vitesco Technologies GmbH | Steuerschaltung zur Steuerung eines Entladevorgangs einer Gate-Kapazität, Verfahren zum Betreiben eines Hochvolt-Gleichspannungsnetzes |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0053709B1 (de) * | 1980-12-04 | 1985-03-06 | Siemens Aktiengesellschaft | Schaltungsanordnung zum Ansteuern mindestens eines Leistungs-FET |
| US4581542A (en) * | 1983-11-14 | 1986-04-08 | General Electric Company | Driver circuits for emitter switch gate turn-off SCR devices |
| JPS63187724A (ja) * | 1987-01-29 | 1988-08-03 | Fanuc Ltd | プリドライブ回路 |
| GB8828342D0 (en) * | 1988-12-05 | 1989-01-05 | Rediffusion Simulation Ltd | Image generator |
| US4903182A (en) * | 1989-03-20 | 1990-02-20 | American Telephone And Telegraph Company, At&T Bell Laboratories | Self-oscillating converter with light load stabilizer |
| US4970420A (en) * | 1989-07-13 | 1990-11-13 | Westinghouse Electric Corp. | Power field effect transistor drive circuit |
| JP2910859B2 (ja) * | 1989-09-29 | 1999-06-23 | 株式会社東芝 | 半導体素子の駆動回路 |
| US5055722A (en) * | 1989-12-20 | 1991-10-08 | Sundstrand Corporation | Gate drive for insulated gate device |
-
1991
- 1991-11-07 JP JP3290266A patent/JP2956319B2/ja not_active Expired - Fee Related
-
1992
- 1992-11-03 EP EP92310050A patent/EP0542460B1/en not_active Expired - Lifetime
- 1992-11-03 DE DE69220649T patent/DE69220649T2/de not_active Expired - Lifetime
- 1992-11-09 US US07/973,575 patent/US5287023A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE69220649T2 (de) | 1997-12-11 |
| EP0542460B1 (en) | 1997-07-02 |
| DE69220649D1 (de) | 1997-08-07 |
| US5287023A (en) | 1994-02-15 |
| EP0542460A1 (en) | 1993-05-19 |
| JPH05129917A (ja) | 1993-05-25 |
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