JP5991435B2 - 半導体装置 - Google Patents

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Description

この発明は、半導体装置に関する。
従来、産業用インバータにおいて電力変換用ブリッジ回路を構成するＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）等のスイッチング素子のゲート駆動に用いる半導体素子として、入力側と出力側とを電気的に絶縁するトランスやフォトカプラが公知である。また、近年、主に低容量のインバータ用途において、低コスト化のために、入力側と出力側とを電気的に絶縁しない高耐圧ＩＣ（ＨＶＩＣ）が用いられている（例えば、下記非特許文献１および特許文献１参照）。
例えば下記非特許文献１には、安価なバルク基板を用いることができ、かつ特別な素子分離プロセスを必要としない自己分離技術を用いたＩＣプロセスによって作製された高耐圧ＩＣについて開示されている。自己分離型ＩＣプロセスによって作製された高耐圧ＩＣの構造について説明する。図６は、従来の高耐圧ＩＣの平面構造を模式的に示す平面図である。図７は、図６の切断線ＡＡ−ＡＡ'における断面構造を示す断面図である。図８は、図７の高耐圧ＩＣの等価回路を示す回路図である。
図６，７に示すように、一般的に、高耐圧ＩＣ２００は、ハイサイド駆動回路２１０、レベルシフタ２１４、制御回路２１５を備える。ハイサイド駆動回路２１０は、ゲート駆動回路、レベルシフト抵抗などを備える。ハイサイド駆動回路２１０は、ハイサイド駆動回路領域２２０に配置される。ハイサイド駆動回路領域２２０の周囲は、高耐圧分離領域２２４に囲まれている。ハイサイド駆動回路領域２２０は、高耐圧分離領域２２４によって、ローサイド駆動回路（不図示）が配置されたローサイド領域２２５と電気的に分離されている。レベルシフタ２１４は、高耐圧分離領域２２４に配置される。
高耐圧分離領域２２４の周囲は、ローサイド領域２２５に囲まれている。ローサイド領域２２５には、ハイサイド駆動回路２１０を制御する制御回路２１５が配置される。ローサイド領域２２５は、ハイサイド駆動回路領域２２０と、高耐圧分離領域２２４とを除いた部分である。ハイサイド駆動回路２１０を構成するゲート駆動回路２１１は、ハイサイド側のｐチャネルＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ、以下、ＰＭＯＳとする）２１２と、ローサイド側のｎチャネルＭＯＳＦＥＴ（以下、ＮＭＯＳとする）２１３とが相補うように接続されたＣＭＯＳ（相補型ＭＯＳ）回路よりなる。
自己分離型ＩＣプロセスによる高耐圧ＩＣでは、ｐ型バルク基板２０１の表面層に選択的に設けられたｎ-拡散領域２０２に、ハイサイド駆動回路２１０の横型のＰＭＯＳ２１２が形成される。ｎ-拡散領域２０２の内部には比較的浅い深さでｐ-拡散領域２０３が設けられており、このｐ-拡散領域２０３に横型のＮＭＯＳ２１３が形成される。ｎ-拡散領域２０２は、ハイサイド駆動回路２１０の最高電位となるＶＢ端子に接続される。ｐ-拡散領域２０３はハイサイド駆動回路２１０の最低電位となるＶＳ端子に接続される。ＶＢ端子−ＶＳ端子間の電位差は、ハイサイド駆動回路２１０の電源電圧である例えば９Ｖ〜２４Ｖ程度である。
ｐ型バルク基板２０１の表面層の、ｎ-拡散領域２０２の外側には、ローサイド領域２２５内にｐ-領域２０４が設けられている。ｐ型バルク基板２０１およびｐ-領域２０４はグランド電位（例えば０Ｖ）のＧＮＤ端子に接続される。ｎ-拡散領域２０２とｐ-領域２０４との間には、高耐圧分離領域２２４を構成するｎ-低濃度拡散領域２０５が設けられている。ハイサイド駆動回路領域２２０の電位がローサイド領域２２５よりも６００Ｖ以上の高電圧に持ち上がったときに、ｎ-低濃度拡散領域２０５とｐ-領域２０４との間のｐｎ接合が逆バイアスされることによりｎ-低濃度拡散領域２０５が空乏化され、横方向（基板主面に平行な方向）の耐圧が保持される。
図８に示すように、高耐圧ＩＣ２００は、例えば、電力変換用ブリッジ回路に接続され、電力変換用ブリッジ回路の一相分を構成する第１，２ＭＯＳＦＥＴ１０１，１０２を駆動する。第１，２ＭＯＳＦＥＴ１０１，１０２は、高圧の主電源（正極側）Ｖｄｃと、この主電源の負極側であるグランド電位ＧＮＤとの間に直列に接続される。ＶＳ端子は、第１ＭＯＳＦＥＴ１０１と第２ＭＯＳＦＥＴ１０２との接続点１０５に接続される。接続点１０５は、第１，２ＭＯＳＦＥＴ１０１，１０２で構成されるブリッジ回路の出力点である。符号１０３，１０４はＦＷＤ（還流ダイオード）である。
高耐圧ＩＣ２００の動作について、電力変換用ブリッジ回路のハイサイド側の第１ＭＯＳＦＥＴ１０１を駆動する場合を例に説明する。ハイサイド駆動回路２１０は、ＶＳ端子が接続された接続点１０５の電位を基準電位ＶＳとして、基準電位ＶＳと、ハイサイド駆動回路２１０の最高電位である電源電位ＶＢとの間の電位で動作する。制御回路２１５は、グランド電位ＧＮＤを基準として動作し、第１ＭＯＳＦＥＴ１０１をオン・オフするためのローサイドレベルのオン・オフ信号を生成する。このローサイドレベルのオン・オフ信号は、レベルシフタ２１４によってハイサイドレベルのオン・オフ信号に変換され、ハイサイド駆動回路２１０へと伝達される。ハイサイド駆動回路２１０に入力されたオン・オフ信号は、ＮＯＴ回路およびその後段のゲート駆動回路２１１を介して第１ＭＯＳＦＥＴ１０１のゲートに入力される。このオン・オフ信号に基づいて第１ＭＯＳＦＥＴ１０１がオン・オフされる。
このようにレベルシフタ２１４を介して伝達された制御回路２１５からのオン・オフ信号に基づいて第１ＭＯＳＦＥＴ１０１がオン・オフされる。高耐圧ＩＣ２００の動作中、ＶＳ端子の電位は０Ｖ（ＧＮＤ）から数百Ｖ（Ｖｄｃ）までの間で変動する。レベルシフタ２１４による信号伝達は、レベルシフタ２１４のドレインとＶＢ端子との間に接続されたレベルシフト抵抗２１７に電流を流し、レベルシフト抵抗２１７での電圧降下を検出することにより行われる。このため、レベルシフタ２１４のドレインと、ハイサイド駆動回路２１０の電源電位ＶＢの構成部とは電気的に分離しなければならない。下記特許文献１には、高耐圧分離領域とレベルシフタとを一体化した構造を有し、レベルシフタ２１４のドレインと、ハイサイド駆動回路２１０の電源電位ＶＢの構成部とを電気的に分離した構成の高耐圧ＩＣについて開示されている。
特許第３２１４８１８号公報
ティー・ヤマザキ（Ｔ．Ｙａｍａｚａｋｉ）、外６名、ニュー ハイ ボルテージ インテグレーテッド サーキッツ ユージング セルフ−シールディング テクニック（Ｎｅｗ ｈｉｇｈ ｖｏｌｔａｇｅ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔｓ ｕｓｉｎｇ ｓｅｌｆ−ｓｈｉｅｌｄｉｎｇ ｔｅｃｈｎｉｑｕｅ）、プロシーディングス オブ ザ １１ｔｈ インターナショナル シンポジウム オン パワー セミコンダクター デバイシズ ａｎｄ ＩＣｓ，１９９９：ＩＳＰＳＤ '９９（Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ Ｔｈｅ １１ｔｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｐｏｗｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ ａｎｄ ＩＣｓ，１９９９：ＩＳＰＳＤ '９９）、（トロント）、１９９９年５月、ｐ．３３３−３３６
しかしながら、一般的に、集積回路におけるドライブ回路は、保証耐圧５Ｖ程度の低耐圧ＭＯＳＦＥＴと、保証耐圧２４Ｖ程度の中耐圧ＭＯＳＦＥＴとを組み合わせて構成されるが、従来の高耐圧ＩＣ２００では、ハイサイド駆動回路２１０に低耐圧ＭＯＳＦＥＴを用いることは難しい。その理由は、次のとおりである。ハイサイド駆動回路２１０が形成されたハイサイド駆動回路領域２２０には、低耐圧ＭＯＳＦＥＴの保証耐圧を超える９Ｖ〜２４Ｖ程度の電圧（ハイサイド駆動回路２１０の電源電圧ＶＢ）が印加される。このため、ハイサイド駆動回路２１０に低耐圧ＭＯＳＦＥＴを用いるためには、低耐圧ＭＯＳＦＥＴに保証耐圧を超える電圧が印加されないように特殊な回路構成が必要になる。
このような問題が生じることから、従来の高耐圧ＩＣでは、低耐圧ＭＯＳＦＥＴで構成可能な回路部が存在する場合であっても中耐圧ＭＯＳＦＥＴのみでハイサイド駆動回路を構成し、低耐圧ＭＯＳＦＥＴを用いないのが一般的である。上記非特許文献１や特許文献１においても、ハイサイド駆動回路に低耐圧ＭＯＳＦＥＴを用いる方法について記載されていない。しかしながら、ＭＯＳＦＥＴは、耐圧が高くなるほどハイサイド駆動回路を構成するＭＯＳＦＥＴのドレイン−ソース間の距離が長くなるため、単位面積当たりのオン抵抗が高くなる。これによって、デバイスが流すことができる電流が小さくなり動作が遅くなったり、電流を大きくするためにデバイスサイズが大きくなるなどの問題が生じる。このため、中耐圧ＭＯＳＦＥＴのみで構成したゲート駆動回路は、低耐圧ＭＯＳＦＥＴと中耐圧ＭＯＳＦＥＴとで構成されたゲート駆動回路よりも性能およびサイズの面で劣る。
この発明は、上述した従来技術による問題点を解消するため、小型化および高性能化を実現することができる半導体装置を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１導電型の半導体層の表面層に、第１電位と接続される第２導電型の第１半導体領域が選択的に設けられている。前記半導体層の表面層に、前記第１電位よりも低い第２電位と接続される第２導電型の第２半導体領域が選択的に設けられている。前記第１半導体領域の内部に、前記第２電位よりも低い第３電位と接続される第１導電型の第３半導体領域が選択的に設けられている。前記第２半導体領域の内部に、前記第３電位と接続される第１導電型の第４半導体領域が選択的に設けられている。前記第１半導体領域、前記第２半導体領域、前記第３半導体領域および前記第４半導体領域に、それぞれ、前記第３電位を基準電位として動作する複数の第１素子が設けられている。前記第１半導体領域と前記第２半導体領域との間には、前記第１半導体領域および前記第２半導体領域に接して、第１導電型の第１分離領域が設けられている。前記第１導電型の第１分離領域は、前記第１電位および前記第２電位よりも低い第４電位と接続される前記半導体層に電気的に接続される。前記第１半導体領域および前記第２半導体領域の周囲を囲み、前記第１半導体領域および前記第２半導体領域の耐圧を保持し、前記第１半導体領域および前記第２半導体領域よりも低い不純物濃度の第２導電型の第２分離領域が設けられている。そして、前記第１分離領域は、前記第２分離領域の内側に配置され、少なくとも前記第２半導体領域の周囲を囲む。
また、この発明にかかる半導体装置は、上述した発明において、前記第１分離領域は、前記第２分離領域の内側に配置され、前記第１半導体領域および前記第２半導体領域の周囲を囲むことを特徴とする。また、この発明にかかる半導体装置は、上述した発明において、前記第１分離領域は、少なくとも、前記第１半導体領域および前記第３半導体領域の前記第１素子が設けられた部分と、前記第２半導体領域および前記第４半導体領域の前記第１素子が設けられた部分との間に設けられていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１半導体領域は、前記第１素子が形成される第１領域と、前記第１領域と前記第１分離領域との間に設けられた前記第１領域より低い不純物濃度の第２領域を備えることを特徴とする。
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１導電型の半導体層の表面層に、第１電位と接続される第２導電型の第１半導体領域が選択的に設けられている。前記半導体層の表面層に、前記第１電位よりも低い第２電位と接続される第２導電型の第２半導体領域が選択的に設けられている。前記第１半導体領域の内部に、前記第２電位よりも低い第３電位と接続される第１導電型の第３半導体領域が選択的に設けられている。前記第２半導体領域の内部に、前記第３電位と接続される第１導電型の第４半導体領域が選択的に設けられている。前記第１半導体領域、前記第２半導体領域、前記第３半導体領域および前記第４半導体領域に、それぞれ、前記第３電位を基準電位として動作する複数の第１素子が設けられている。前記第１半導体領域と前記第２半導体領域との間には、前記第１半導体領域および前記第２半導体領域に接して、第１導電型の第１分離領域が設けられている。前記第１導電型の第１分離領域は、前記第１電位および前記第２電位よりも低い第４電位と接続される前記半導体層に電気的に接続される。前記第１半導体領域および前記第２半導体領域の周囲を囲み、前記第１半導体領域および前記第２半導体領域の耐圧を保持し、前記第１半導体領域および前記第２半導体領域よりも低い不純物濃度の第２導電型の第２分離領域が設けられている。前記第２分離領域に第２素子が設けられている。そして、前記第１分離領域は、少なくとも、前記第１半導体領域と、前記第２分離領域の前記第２素子が設けられた部分との間に設けられている。
また、この発明にかかる半導体装置は、上述した発明において、前記第２半導体領域および前記第４半導体領域に設けられた前記第１素子は、前記第１電位と前記第３電位との電位差よりも低い耐圧を有することを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１分離領域の表面上に酸化膜を介して設けられた、前記第３電位と接続される導電体をさらに備えることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、さらに、前記第２半導体領域に一方の端子が接続され、前記第４半導体領域に他方の端子が接続された２端子の第３素子を備える。そして、前記第３素子の端子間の耐圧は、前記第２電位と前記第３電位との電位差よりも大きく、かつ、前記第１電位と前記第３電位との電位差よりも小さいことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、複数の前記第１素子によって、外部のトランジスタを駆動するゲート駆動回路が構成されていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、外部の前記トランジスタは、電源の正極側と負極側との間に接続され、前記トランジスタの低電位側端子の電位が前記第３電位であり、前記第３電位は、前記電源の正極側と負極側との間で変動することを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第３電位が前記第４電位より高いときに前記第１分離領域と前記第１半導体領域および前記第２半導体領域との間のｐｎ接合から空乏層が広がることを特徴とする。
上述した発明によれば、第１電位の第１半導体領域と、第１電位よりも低い第２電位の第２半導体領域との間に、第４電位（基板電位）の第１分離領域を設けることにより、高電圧ＩＣがオン状態のときに、第１半導体領域と第２半導体領域とを電気的に分離することができる。このため、第１半導体領域に第１電位以上の保証耐圧を有する中耐圧素子を配置し、第２半導体領域に中耐圧素子よりもオン抵抗の小さい低耐圧素子を配置することができる。これにより、中耐圧素子のみで構成された従来のハイサイド駆動回路よりも電気的特性を向上させることができる。また、上述した発明によれば、中耐圧素子と低耐圧素子とでハイサイド駆動回路を構成することにより、中耐圧素子のみで構成された従来のハイサイド駆動回路よりもチップ面積を小さくすることができる。
本発明にかかる半導体装置によれば、小型化および高性能化を実現することができるという効果を奏する。
図１は、実施の形態１にかかる高耐圧ＩＣの等価回路を示す回路図である。 図２は、実施の形態１にかかる高耐圧ＩＣの平面構造を模式的に示す平面図である。 図３は、図２の切断線Ａ−Ａ'における断面構造を示す断面図である。 図４は、実施の形態２にかかる半導体装置の平面構造を模式的に示す平面図である。 図５は、実施の形態２にかかる半導体装置の平面構造の別の一例を模式的に示す平面図である。 図６は、従来の高耐圧ＩＣの平面構造を模式的に示す平面図である。 図７は、図６の切断線ＡＡ−ＡＡ'における断面構造を示す断面図である。 図８は、図７の高耐圧ＩＣの等価回路を示す回路図である。
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
実施の形態１にかかる半導体装置の構造について、電力変換用ブリッジ回路を駆動する高耐圧ＩＣを例に説明する。図１は、実施の形態１にかかる高耐圧ＩＣの等価回路を示す回路図である。図１に示すように、電力変換用ブリッジ回路（主回路）を構成する第１，２ＭＯＳＦＥＴ１０１，１０２は、高圧の主電源（正極側）Ｖｄｃと、この主電源の負極側であるグランド電位ＧＮＤとの間に直列に接続されている。ＶＳ端子は、第１ＭＯＳＦＥＴ１０１と第２ＭＯＳＦＥＴ１０２との接続点１０５に接続される。接続点１０５は、電力変換用ブリッジ回路の出力点であり、例えば負荷であるモータなどが接続される。符号１０３，１０４はＦＷＤ（還流ダイオード）である。
高耐圧ＩＣ１００は、ハイサイド駆動回路１１０、レベルシフタ（第２素子）１１４、制御回路１１５を備え、電力変換用ブリッジ回路の一相分を構成する第１，２ＭＯＳＦＥＴ１０１，１０２のうちハイサイド側の第１ＭＯＳＦＥＴ１０１を駆動する。ハイサイド駆動回路１１０は、例えば９Ｖ〜２４Ｖを電源電圧ＶＢＳとし、ＶＳ端子の電位を基準電位（第３電位）ＶＳとして、基準電位ＶＳよりも電源電圧ＶＢＳだけ高い電源電位（第１電位）ＶＢとの間の電位で動作する（ＶＢＳ＝ＶＢ−ＶＳ）。具体的には、ハイサイド駆動回路１１０は、例えば、中電圧回路部１１１、低電圧回路部１１２、レベルシフト抵抗１１３などを備える。
中電圧回路部１１１は、ハイサイド駆動回路１１０の電源電圧ＶＢＳ以上の保証耐圧（例えば２４Ｖ程度：以下、中耐圧とする）を有する複数の素子（第１素子）で構成され、ＶＢＳを電源電圧として動作する。具体的には、中電圧回路部１１１は、例えばゲート駆動回路からなり、ハイサイド側のｐチャネルＭＯＳＦＥＴ（ＰＭＯＳ）２０と、ローサイド側のｎチャネルＭＯＳＦＥＴ（ＮＭＯＳ）３０とが相補うように接続されたＣＭＯＳ回路を備える。ＰＭＯＳ２０のソースはＶＢ端子に接続され、ＰＭＯＳ２０のドレインはＮＭＯＳ３０のドレインに接続される。ＮＭＯＳ３０のソースはＶＳ端子に接続される。ＰＭＯＳ２０とＮＭＯＳ３０との接続点は、第１ＭＯＳＦＥＴ１０１のゲートに接続される。
低電圧回路部１１２は、ハイサイド駆動回路１１０の電源電圧ＶＢＳよりも低く、かつＶＬ端子−ＶＳ端子間の電位差ＶＬＳよりも高い保証耐圧（例えば１０Ｖ以下：以下、低耐圧とする）を有する複数の素子（第１素子）で構成され、電位差ＶＬＳを電源電圧（例えば５Ｖ以下）として動作する。具体的には、低電圧回路部１１２は、例えばコンパレータ１１８やシャント抵抗１１９で構成された過電流検出回路である。低電圧回路部１１２と第１ＭＯＳＦＥＴ１０１との間には、電流検出用の電流センスＭＯＳＦＥＴ１２０が接続される。ＶＢ端子の電位は、ハイサイド駆動回路１１０の最高電位である電源電位ＶＢ（中電圧回路部１１１の最高電位）である。ＶＬ端子の電位（第２電位）は、低電圧回路部１１２の最高電位である。ＶＳ端子の電位は、ハイサイド駆動回路１１０の最低電位である基準電位ＶＳ（中電圧回路部１１１および低電圧回路部１１２の基準電位）である。
制御回路１１５は、ハイサイド駆動回路１１０を制御する。具体的には、制御回路１１５は、グランド電位ＧＮＤを基準として動作し、第１ＭＯＳＦＥＴ１０１をオン・オフするためのローサイドレベルのオン・オフ信号、および第２ＭＯＳＦＥＴ１０２をオン・オフするためのローサイドレベルのオン・オフ信号を生成する。レベルシフタ１１４は、例えばＭＯＳＦＥＴで構成され、制御回路１１５によって生成されたローサイドレベルのオン・オフ信号を、第１ＭＯＳＦＥＴ１０１のゲートに入力されるハイサイドレベルのオン・オフ信号に変換する。ＶＢ端子とレベルシフタ１１４との間には、レベルシフト抵抗１１３が接続される。ＶＬ端子とＶＳ端子との間には、ＶＬ端子とＶＳ端子との間の電位差ＶＬＳよりも大きく、かつＶＢ端子とＶＳ端子との間の電位差ＶＢＳよりも小さい例えば耐圧５．５Ｖ程度のツェナーダイオード（第３素子）１１７が接続される。図示省略するが、ツェナーダイオード１１７は、例えば中電圧回路部１１１の構成部である。
次に、実施の形態１にかかる高耐圧ＩＣ１００の平面構造について説明する。図２は、実施の形態１にかかる高耐圧ＩＣの平面構造を模式的に示す平面図である。図２に示すように、ｐ−−型基板１には、ハイサイド駆動回路領域１０、高耐圧分離領域１４、ローサイド領域１５が設けられている。ハイサイド駆動回路領域１０には、ハイサイド駆動回路１１０が配置される。具体的には、ハイサイド駆動回路領域１０には、中電圧回路領域１１と低電圧回路領域１２とが設けられている。中電圧回路領域１１には中電圧回路部１１１が配置され、低電圧回路領域１２には低電圧回路部１１２が配置される。中電圧回路部１１１の電源電圧は、外部から配線１６を介して供給される。また、中電圧回路領域１１の電源電圧を低電圧回路部１１２の電源電圧にクランプした電圧が、配線１７およびバッファ（不図示）を介して低電圧回路部１１２に供給される。
中電圧回路領域１１と低電圧回路領域１２とは、電位分離領域１３によって電気的に分離されている。具体的には、電位分離領域１３は、例えば、中電圧回路領域１１の周囲を囲み、かつ低電圧回路領域１２の周囲を囲む例えば格子状に配置される。中電圧回路領域１１と低電圧回路領域１２との間に配置された電位分離領域１３によって、中電圧回路領域１１と低電圧回路領域１２とが電気的に分離される。また、中電圧回路領域１１と高耐圧分離領域１４との間に配置された電位分離領域１３によって、中電圧回路領域１１と、高耐圧分離領域１４に配置されたレベルシフタ１１４のドレイン１１４ａとが電気的に分離される。
電位分離領域１３によって中電圧回路領域１１と低電圧回路領域１２とを分離することにより、低電圧回路領域１２にかかる電位を中電圧回路領域１１にかかる電位よりも低く設定することができる。これにより、ハイサイド駆動回路領域１０に配置した低電圧回路部１１２に保証耐圧を超える電圧が印加されることを防止することができる。また、電位分離領域１３によって中電圧回路領域１１とレベルシフタ１１４とを分離することにより、中電圧回路領域１１のリーク電流（漏れ電流）がレベルシフタ１１４のドレイン１１４ａに流れ込むことを防止することができる。
電位分離領域１３は、中電圧回路部１１１と低電圧回路部１１２を電気的に分離することができ、かつ、ハイサイド駆動回路１１０とレベルシフタ１１４とを電気的に分離することができる程度に配置されていればよく、その配置位置は種々変更可能である。例えば、中電圧回路領域１１（後述する第１ｎ拡散領域）と低電圧回路領域１２（後述する第２ｎ拡散領域）との間の抵抗が十分に大きく、中電圧回路領域１１と低電圧回路領域１２との間のリーク電流が素子特性に悪影響を与えない程度に小さい場合には、低電圧回路領域１２の周囲を囲む環状の電位分離領域１３は、環状の一部が開口した平面パターンとなってもよい。この場合、低電圧回路領域１２の周囲を囲む電位分離領域１３は、少なくとも、中電圧回路領域１１の、中電圧回路部１１１が配置された部分と、低電圧回路領域１２の、低電圧回路部１１２が配置された部分との間に配置されるのが好ましい（符号１３ａで示す部分）。また、例えば、中電圧回路領域１１（後述する第１ｎ拡散領域）と、高耐圧分離領域１４との間の分離抵抗が十分に高く（例えば１０ｋΩ以上）、中電圧回路領域１１とレベルシフタ１１４との間のリーク電流が素子特性に悪影響を与えない程度に小さい場合には、中電圧回路領域１１の周囲を囲む環状の電位分離領域１３は、環状の一部が開口した平面パターンとなってもよい。この場合、中電圧回路領域１１の周囲を囲む電位分離領域１３は、少なくとも、ハイサイド駆動回路領域１０の、ハイサイド駆動回路１１０が配置された部分と、高耐圧分離領域１４の、レベルシフタ１１４が配置された部分との間に配置されるのが好ましい（符号１３ｂで示す部分）。
ハイサイド駆動回路領域１０の周囲は、高耐圧分離領域１４に囲まれている。すなわち、高耐圧分離領域１４は、ハイサイド駆動回路領域１０の周囲を囲む電位分離領域１３よりも外側において、ハイサイド駆動回路領域１０の周囲を囲む。ハイサイド駆動回路領域１０は、高耐圧分離領域１４によってローサイド領域１５と電気的に分離されており、ローサイド領域１５よりも６００Ｖ以上の高電圧を印加可能な構成となっている。高耐圧分離領域１４の周囲は、ローサイド領域１５に囲まれている。ローサイド領域１５には、制御回路１１５や、ローサイド駆動回路（不図示）が配置される。ローサイド領域１５は、ハイサイド駆動回路領域１０と、高耐圧分離領域１４とを除いた部分である。
次に、実施の形態１にかかる高耐圧ＩＣ１００の断面構造について説明する。図３は、図２の切断線Ａ−Ａ'における断面構造を示す断面図である。図３に示すように、高耐圧ＩＣ１００は、ｐ−−型基板（半導体層）１に自己分離型ＩＣプロセスによって作製された素子分離構造を有する。ｐ−−型基板１は、ハイサイド駆動回路１１０の最低電位である基準電位ＶＳよりも低い例えばグランド電位（第４電位）ＧＮＤとなっている。ハイサイド駆動回路領域１０の中電圧回路領域１１において、ｐ−−型基板１のおもて面の表面層には、第１ｎ拡散領域（第１半導体領域）２が設けられている。第１ｎ拡散領域２は、第１ｎ拡散領域２の内部に設けられたｎ+高濃度領域２ａを介してコンタクト電極２ｂに接続されている。
コンタクト電極２ｂは、ハイサイド駆動回路１１０の電源電位ＶＢ（中電圧回路部１１１の最高電位）のＶＢ端子に接続されている。ｎ+高濃度領域２ａおよびコンタクト電極２ｂは、中電圧回路領域１１の外周に設けられ、中電圧回路部１１１（後述する中耐圧ＰＭＯＳ２０および中耐圧ＮＭＯＳ３０）を囲む。第１ｎ拡散領域２には、中電圧回路部１１１を構成する横型の中耐圧ＰＭＯＳ２０が形成されている。中耐圧ＰＭＯＳ２０は、ｐ+ソース領域２１、ｐ+ドレイン領域２２、ゲート絶縁膜２３、ゲート電極２４、ソース電極２５およびドレイン電極２６など、ＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造からなる一般的な素子構造を備える。中耐圧ＰＭＯＳ２０のソース電極２５は、ＶＢ端子に接続される。
また、第１ｎ拡散領域２の内部には、比較的浅い深さで第１ｐ拡散領域（第３半導体領域）３が設けられている。第１ｐ拡散領域３は、第１ｐ拡散領域３の内部に設けられたｐ+高濃度領域３ａを介してコンタクト電極３ｂに接続されている。コンタクト電極３ｂは、ハイサイド駆動回路１１０の基準電位ＶＳのＶＳ端子に接続されている。第１ｐ拡散領域３には、中電圧回路部１１１を構成する横型の中耐圧ＮＭＯＳ３０が形成されている。中耐圧ＮＭＯＳ３０は、ｎ+ソース領域３１、ｎ+ドレイン領域３２、ゲート絶縁膜３３、ゲート電極３４、ソース電極３５およびドレイン電極３６など、ＭＯＳゲート構造からなる一般的な素子構造を備える。中耐圧ＮＭＯＳ３０のソース電極３５は、ＶＳ端子に接続される。
ハイサイド駆動回路領域１０の低電圧回路領域１２において、ｐ−−型基板１のおもて面の表面層には、第１ｎ拡散領域２と離れて、第２ｎ拡散領域（第２半導体領域）４が設けられている。第２ｎ拡散領域４は、第２ｎ拡散領域４の内部に設けられたｎ+高濃度領域４ａを介してコンタクト電極４ｂに接続されている。コンタクト電極４ｂは、低電圧回路部１１２の最高電位のＶＬ端子に接続されている。第２ｎ拡散領域４には、低電圧回路部１１２の例えばコンパレータ１１８を構成する横型の低耐圧ＰＭＯＳ４０が形成されている。低耐圧ＰＭＯＳ４０は、ｐ+ソース領域４１、ｐ+ドレイン領域４２、ゲート絶縁膜４３、ゲート電極４４、ソース電極４５およびドレイン電極４６など、ＭＯＳゲート構造からなる一般的な素子構造を備える。低耐圧ＰＭＯＳ４０のソース電極４５は、ＶＬ端子に接続される。
また、第２ｎ拡散領域４の内部には、比較的浅い深さで第２ｐ拡散領域（第４半導体領域）５が設けられている。第２ｐ拡散領域５は、第２ｐ拡散領域５の内部に設けられたｐ+高濃度領域５ａを介してコンタクト電極５ｂに接続されている。コンタクト電極５ｂは、ＶＳ端子に接続されている。第２ｐ拡散領域５には、低電圧回路部１１２の例えばコンパレータ１１８を構成する横型の低耐圧ＮＭＯＳ５０が形成されている。低耐圧ＮＭＯＳ５０は、ｎ+ソース領域５１、ｎ+ドレイン領域５２、ゲート絶縁膜５３、ゲート電極５４、ソース電極５５およびドレイン電極５６など、ＭＯＳゲート構造からなる一般的な素子構造を備える。低耐圧ＮＭＯＳ５０のソース電極５５は、ＶＳ端子に接続される。
電位分離領域１３は、ｐ-低濃度拡散領域（第１分離領域）６−１，６−４、ｎ-低濃度拡散領域６−２ａ，６−２ｂ、ｎ-低濃度拡散領域７およびフィールドプレート６−３により構成される。ｐ-低濃度拡散領域６−１は、ｐ−−型基板１の、第１ｎ拡散領域２と第２ｎ拡散領域４とに挟まれた部分に設けられている。ｐ-低濃度拡散領域６−４は、第１，２ｎ拡散領域２，４を囲むように設けられている。ｐ-低濃度拡散領域６−１，６−４は、ｐ−−型基板１に接してグランド電位ＧＮＤとなっている。ｐ-低濃度拡散領域６−１，６−４の不純物濃度は、ｐ−−型基板１の不純物濃度よりも高いのが好ましい。その理由は、ｐ-低濃度拡散領域６−１の幅（第１ｎ拡散領域２と第２ｎ拡散領域４との距離）およびｐ-低濃度拡散領域６−４の幅を短くすることができ、高耐圧ＩＣ１００の小型化を図ることができるからである。
例えば、ｐ-低濃度拡散領域６−１の不純物濃度がｐ−−型基板１の不純物濃度と等しい場合またはｐ-低濃度拡散領域６−１を形成せずｐ−−型基板１が表面に露出する場合、ｐ-低濃度拡散領域６−１の幅を狭くしたときに、第１ｎ拡散領域２（ｎ-低濃度拡散領域６−２ａを含む）、ｐ-低濃度拡散領域６−１および第２ｎ拡散領域４（ｎ-低濃度拡散領域６−２ｂを含む）からなるｎｐｎ寄生バイポーラトランジスタがパンチスルーし、ｐ-低濃度拡散領域６−１とｐ−−型基板１との間の耐圧を保持することができない虞がある。また、第１ｎ拡散領域２（ｎ-低濃度拡散領域６−２ａを含む）、ｐ-低濃度拡散領域６−１および第２ｎ拡散領域４（ｎ-低濃度拡散領域６−２ｂを含む）からなるｎｐｎ寄生バイポーラトランジスタがパンチスルーしないように、ｐ-低濃度拡散領域６−１の幅を広くする必要があり、高耐圧ＩＣ１００のサイズが大きくなってしまう。このため、ｐ-低濃度拡散領域６−１の不純物濃度をｐ−−型基板１の不純物濃度よりも高くするのが好ましい。
ｎ-低濃度拡散領域６−２ａは、第１ｎ拡散領域２とｐ-低濃度拡散領域６−１およびｐ-低濃度拡散領域６−４との間に設けられている。ｎ-低濃度拡散領域６−２ａは、第１ｎ拡散領域２を囲むように形成され第１ｎ拡散領域２に接しており、第１ｎ拡散領域２を介してＶＢ端子に接続される。ｎ-低濃度拡散領域６−２ｂは、第２ｎ拡散領域４とｐ-低濃度拡散領域６−１およびｐ-低濃度拡散領域６−４との間に設けられている。ｎ-低濃度拡散領域６−２ｂは、第２ｎ拡散領域４を囲むように形成され第２ｎ拡散領域４に接しており、第２ｎ拡散領域４を介してＶＬ端子に接続される。ｎ-低濃度拡散領域６−２ａ，６−２ｂは、ＶＢ端子またはＶＬ端子の電位が数百Ｖ程度にまで上昇したときに、中電圧回路領域１１との界面付近、および、低電圧回路領域１２との界面付近で電界集中してアバランシェ降伏が起きることを防止する機能を有する。
また、ｐ-低濃度拡散領域６−１は、ＶＳ端子の電位が数百Ｖ程度にまで上昇したときに、ｐ-低濃度拡散領域６−１とｎ-低濃度拡散領域６−２ａ，６−２ｂとの間のｐｎ接合から広がる空乏層同士がつながりｐ-低濃度拡散領域６−１が空乏化されるように不純物濃度や幅などが設定されている。ｐ-低濃度拡散領域６−１の表面領域は少なくとも空乏化される必要がある。また、ｐ-低濃度拡散領域６−１の全体が空乏化されることが望ましい。ｐ-低濃度拡散領域６−１の表面領域と、ｎ-低濃度拡散領域６−２ａ，６−２ｂの一部とが空乏化されることにより電界集中が抑制され、第１，２ｎ拡散領域２，４とｐ−−型基板１との間の耐圧が保持される。これにより、中電圧回路部１１１および低電圧回路部１１２の耐圧を保持することができる。ｎ-低濃度拡散領域６−２ａ，６−２ｂは、ｐ-低濃度拡散領域６−１全体を空乏化しやすくするという機能を有する。ｐ-低濃度拡散領域６−１全体が空乏化されたときに、例えばｎ-低濃度拡散領域６−２ａ，６−２ｂの一部が空乏化される。なお、ｐ-低濃度拡散領域６−１が空乏化され第１，２ｎ拡散領域２，４とｐ−−型基板１との間の耐圧が保持される条件でｐ-低濃度拡散領域６−１が設けられていればよく、ｎ-低濃度拡散領域６−２ａ，６−２ｂは設けられていなくてもよい。ｐ-低濃度拡散領域６−１と同様に、ｐ-低濃度拡散領域６−４は、ＶＳ端子の電位が数百Ｖ程度にまで上昇したときに、ｐ-低濃度拡散領域６−４とｎ-低濃度拡散領域６−２ａ，６−２ｂ，ｎ-低濃度拡散領域７との間のｐｎ接合から広がる空乏層同士がつながりｐ-低濃度拡散領域６−４が空乏化されるように不純物濃度や幅などが設定されている。
フィールドプレート６−３は、層間絶縁膜を介して、中電圧回路領域１１と低電圧回路領域１２との間のｐ-低濃度拡散領域６−１およびｎ-低濃度拡散領域６−２ａ，６−２ｂを覆うように設けられている。また、フィールドプレート６−３は、層間絶縁膜を介して、中電圧回路領域１１および低電圧回路領域１２と高耐圧分離領域１４との間のｎ-低濃度拡散領域６−２ａ、ｐ-低濃度拡散領域６−４およびｎ-低濃度拡散領域７を覆うように設けられていてもよい。また、フィールドプレート６−３は、図示省略する配線によってＶＳ端子に接続されている。フィールドプレート６−３は、サージ電流（過渡的な異常電圧によって生じる電流）が流れた場合に、ｎ-低濃度拡散領域６−２ａとｎ-低濃度拡散領域６−２ｂとの間の電位差が正常動作時よりも上昇して第１ｎ拡散領域２（ｎ-低濃度拡散領域６−２ａを含む）、ｐ-低濃度拡散領域６−１および第２ｎ拡散領域４（ｎ-低濃度拡散領域６−２ｂを含む）からなるｎｐｎ寄生バイポーラトランジスタが動作することを抑制する機能を有する。ツェナーダイオード（図１に示すツェナーダイオード１１７）は、第２ｎ拡散領域４に一方の端子が接続され、第２ｐ拡散領域５に他方の端子が接続されている。ツェナーダイオード１１７は、ＶＳ端子に負電圧サージが入り、ｐ−−型基板１から第２ｎ拡散領域４にサージ電流が流れた場合に、ＶＬ端子−ＶＳ端子間の電位が上昇するのを抑制する。
特に限定しないが、中電圧回路領域１１、低電圧回路領域１２および電位分離領域１３の各拡散領域の表面不純物濃度および拡散深さは次の値をとる。第１ｎ拡散領域２および第２ｎ拡散領域４は、表面不純物濃度を４×１０16／ｃｍ3とし、拡散深さを１２μｍとしてもよい。第１ｐ拡散領域３および第２ｐ拡散領域５は、表面不純物濃度を２×１０17／ｃｍ3とし、拡散深さを３μｍとしてもよい。ｐ-低濃度拡散領域６−１，６−４は、表面不純物濃度を４×１０15／ｃｍ3とし、拡散深さを１０μｍとしてもよい。ｎ-低濃度拡散領域６−２ａ，６−２ｂは、表面不純物濃度を７×１０15／ｃｍ3とし、拡散深さを１０μｍとしてもよい。
ｐ−−型基板１のおもて面の表面層には、ｐ-低濃度拡散領域６−４の周囲を囲み、かつｐ-低濃度拡散領域６−４に接するｎ-低濃度拡散領域７が設けられている。また、ｐ−−型基板１のおもて面の表面層には、ｎ-低濃度拡散領域７の周囲を囲み、かつｎ-低濃度拡散領域７に接するｎ-低濃度拡散領域８が設けられている。さらに、ｐ−−型基板１のおもて面の表面層には、ｎ-低濃度拡散領域８の周囲を囲み、かつｎ-低濃度拡散領域８に接するｐ-低濃度拡散領域９が設けられている。ｎ-低濃度拡散領域８によって高耐圧分離領域１４が構成される。ｎ-低濃度拡散領域８には、レベルシフタ（不図示）用のＭＯＳＦＥＴが設けられている。
ｐ-低濃度拡散領域９は、コンタクト電極９ｂを介してグランド電位ＧＮＤのＧＮＤ端子に接続されている。ｐ-低濃度拡散領域９は、ｐ−−型基板１をグランド電位ＧＮＤに固定する機能を有する。そして、ハイサイド駆動回路領域１０の電位がローサイド領域１５よりも６００Ｖ以上の高電圧に持ち上がったときに、ｎ-低濃度拡散領域８とｐ-低濃度拡散領域９との間のｐｎ接合が逆バイアスされることによりｎ-低濃度拡散領域８が空乏化され、横方向（基板主面に平行な方向）の耐圧が保持される。
次に、実施の形態１にかかる高耐圧ＩＣ１００の動作について、電力変換用ブリッジ回路のハイサイド側の第１ＭＯＳＦＥＴ１０１を駆動する場合を例に説明する。高耐圧ＩＣ１００の基本動作は、従来の高耐圧ＩＣと同様である。具体的には、ハイサイド駆動回路１１０は、ＶＳ端子が接続された接続点１０５の電位を基準電位ＶＳとして、基準電位ＶＳと、ハイサイド駆動回路１１０の最高電位である電源電位ＶＢとの間の電位で動作する。制御回路１１５は、グランド電位ＧＮＤを基準として動作し、ゲート制御信号の入力を受けて、第１ＭＯＳＦＥＴ１０１をオン・オフするためのローサイドレベルのオン・オフ信号を生成する。このローサイドレベルのオン・オフ信号は、レベルシフタ１１４によってハイサイドレベルのオン・オフ信号に変換され、ハイサイド駆動回路１１０へと伝達される。
ハイサイド駆動回路１１０に入力されたオン・オフ信号は、ＮＯＴ回路およびその後段のゲート駆動回路（中電圧回路部１１１）を介して第１ＭＯＳＦＥＴ１０１のゲートに入力される。このオン・オフ信号に基づいて第１ＭＯＳＦＥＴ１０１がオン・オフされる。高耐圧ＩＣ１００の動作中、ＶＳ端子の電位（基準電位ＶＳ）は０Ｖ（ＧＮＤ）から数百Ｖ（Ｖｄｃ）までの間で変動する。このとき、第１ＭＯＳＦＥＴ１０１に過剰な電流が流れた場合、過電流検出回路（低電圧回路部１１２）によって過電流を検出し、第１ＭＯＳＦＥＴ１０１へのゲート入力を停止する。過電流検出回路による過電流の検出は、例えば、高耐圧ＩＣ１００の外部に配置された電流センスＭＯＳＦＥＴ１２０によって、第１ＭＯＳＦＥＴ１０１に流れる電流を過電流検出回路のシャント抵抗１１９に流し、シャント抵抗１１９の両端の電位差をコンパレータ１１８によって基準電位ＶＳを比較することにより行われる。
また、高耐圧ＩＣ１００がオン状態のとき、上述したようにｎ-低濃度拡散領域６−２ａは第１ｎ拡散領域２に接しており、ｎ-低濃度拡散領域６−２ｂは第２ｎ拡散領域４に接しているため、中電圧回路領域１１と低電圧回路領域１２との間の電位分離領域１３には、ＶＢ端子−ＶＬ端子間の電位差の電圧がかかる。一方、ｐ-低濃度拡散領域６−１は、ｐ−−型基板１に接しているため、グランド電位ＧＮＤとなっている。これによって、ｐ-低濃度拡散領域６−１とｎ-低濃度拡散領域６−２ａとの間のｐｎ接合、および、ｐ-低濃度拡散領域６−１とｎ-低濃度拡散領域６−２ｂとの間のｐｎ接合は逆バイアスとなり、ｐ-低濃度拡散領域６−１に電流は流れない。このため、低電圧回路領域１２の電位を中電圧回路領域１１よりも低電位に設定することができる。
また、例えば、ｐ-低濃度拡散領域６−４を挟んで第１ｎ拡散領域２とレベルシフタのドレイン領域とが対向する場合、中電圧回路領域１１と高耐圧分離領域１４との間の電位分離領域１３には、ＶＢ端子とレベルシフタのドレインとの間の電位差の電圧がかかる。一方、ｐ-低濃度拡散領域６−４は、ｐ−−型基板１に接しているため、グランド電位ＧＮＤとなっている。これによって、ｐ-低濃度拡散領域６−４と第１ｎ拡散領域２との間のｐｎ接合、および、ｐ-低濃度拡散領域６−４とｎ-低濃度拡散領域７との間のｐｎ接合は逆バイアスとなり、ｐ-低濃度拡散領域６−４に電流は流れない。このため、高耐圧分離領域１４に設けられたレベルシフタに、ハイサイド駆動回路１１０から漏れ電流が流れ込むことを防止することができる。
（実施の形態２）
次に、実施の形態２にかかる半導体装置の構造について説明する。図４は、実施の形態２にかかる半導体装置の平面構造を模式的に示す平面図である。図５は、実施の形態２にかかる半導体装置の平面構造の別の一例を模式的に示す平面図である。実施の形態２にかかる半導体装置は、実施の形態１にかかる半導体装置と電位分離領域の配置が異なる。具体的には、図４に示すように、低電圧回路領域１２を囲む環状の電位分離領域６３−１が設けられ、さらにこの電位分離領域６３−１と中電圧回路領域１１とを囲む環状の電位分離領域６３−２が設けられている。図４の切断線Ａ−Ａ'における断面構造は、図３に示す実施の形態１にかかる半導体装置の断面構造と同様である。また、図５に示すように、環状の電位分離領域７３によって低電圧回路領域１２のみを囲む構成としてもよい。実施の形態２にかかる半導体装置の電位分離領域以外の構成は、実施の形態１にかかる半導体装置と同様である。
このように、図４，５に示す実施の形態２にかかる半導体装置においては、中電圧回路領域１１と低電圧回路領域１２との間に配置された電位分離領域６３−１，７３によって、中電圧回路領域１１と低電圧回路領域１２とが電気的に分離される。これにより、実施の形態１と同様に、低電圧回路領域１２にかかる電位を中電圧回路領域１１にかかる電位よりも低く設定することができる。また、図４に示す実施の形態２にかかる半導体装置においては、中電圧回路領域１１と高耐圧分離領域１４との間に配置された電位分離領域６３−２によって、中電圧回路領域１１と、高耐圧分離領域１４に配置されたレベルシフタ１１４のドレイン１１４ａとが電気的に分離される。これにより、実施の形態１と同様に、中電圧回路領域１１のリーク電流がレベルシフタ１１４のドレイン１１４ａに流れ込むことを防止することができる。
以上、説明したように、各実施の形態によれば、ＶＢ端子に接続された第１ｎ拡散領域と、ＶＢ端子の電位よりも低電位のＶＬ端子に接続された第２ｎ拡散領域との間にグランド電位のｐ-低濃度拡散領域を設けることにより、高電圧ＩＣがオン状態のときに第１ｎ拡散領域と第２ｎ拡散領域とを電気的に分離することができる。このため、第１ｎ拡散領域に中耐圧ＭＯＳＦＥＴを配置し、第２ｎ拡散領域に中耐圧ＭＯＳＦＥＴよりもオン抵抗の小さい低耐圧ＭＯＳＦＥＴを配置することができる。これにより、中耐圧ＭＯＳＦＥＴのみで構成された従来のハイサイド駆動回路よりも電気的特性を向上させることができ、高性能化を図ることができる。また、各実施の形態によれば、中耐圧ＭＯＳＦＥＴと低耐圧ＭＯＳＦＥＴとでハイサイド駆動回路を構成することにより、中耐圧ＭＯＳＦＥＴのみで構成された従来のハイサイド駆動回路よりもチップ面積を小さくすることができ、小型化を図ることができる。
以上において本発明では、ブリッジ回路のハイサイドの第１ＭＯＳＦＥＴを駆動するハイサイド駆動回路を例に説明しているが、上述した実施の形態に限らず、同一基板内に電源電位の異なる複数の素子を設けたさまざまな構成の回路に適用することが可能である。また、上述した実施の形態では、第１，２ｎ拡散領域内にゲート駆動回路を構成するＰＭＯＳおよびＮＭＯＳのみを設けた構成としているが、第１，２ｎ拡散領域内にはハイサイド駆動回路を構成する他の構成部や、ハイサイド駆動回路以外の回路の構成部が設けられていてもよい。また、上述した実施の形態は、半導体層または半導体領域の導電型（ｎ型、ｐ型）を反転させても同様に成り立つ。
以上のように、本発明にかかる半導体装置は、インバータなどの電力変換装置や種々の産業用機械などの電源装置などに使用されるパワー半導体装置に有用である。
１ ｐ−−型基板
２ 第１ｎ拡散領域
２ａ，４ａ ｎ+高濃度領域
２ｂ，３ｂ，４ｂ，５ｂ，９ｂ コンタクト電極
３ 第１ｐ拡散領域
３ａ，５ａ ｐ+高濃度領域
４ 第２ｎ拡散領域
５ 第２ｐ拡散領域
７，８ ｎ-低濃度拡散領域
９ ｐ-低濃度拡散領域
１０ ハイサイド駆動回路領域
１１ 中電圧回路領域
１２ 低電圧回路領域
１３ 電位分離領域
１４ 高耐圧分離領域
１５ ローサイド領域
２０ 中耐圧ＰＭＯＳ
２１，４１ ｐ+ソース領域
２２，４２ ｐ+ドレイン領域
２３，３３，４３，５３ ゲート絶縁膜
２４，３４，４４，５４ ゲート電極
２５，３５，４５，５５ ソース電極
２６，３６，４６，５６ ドレイン電極
３０ 中耐圧ＮＭＯＳ
３１，５１ ｎ+ソース領域
３２，５２ ｎ+ドレイン領域
４０ 低耐圧ＰＭＯＳ
５０ 低耐圧ＮＭＯＳ
１００ 高耐圧ＩＣ
１０１ 第１ＭＯＳＦＥＴ
１０２ 第２ＭＯＳＦＥＴ
１０３，１０４ ＦＷＤ
１０５ 第１ＭＯＳＦＥＴと第２ＭＯＳＦＥＴとの接続点
１１０ ハイサイド駆動回路
１１１ 中電圧回路部
１１２ 低電圧回路部
１１３ レベルシフト抵抗
１１４ レベルシフタ
１１４ａ レベルシフタのドレイン
１１５ 制御回路
１１７ ツェナーダイオード
１１８ コンパレータ
１１９ シャント抵抗
１２０ 電流センスＭＯＳＦＥＴ
ＧＮＤ グランド電位
ＶＢ ハイサイド駆動回路の電源電位
ＶＳ ハイサイド駆動回路の基準電位

Claims (11)

  1. 第１導電型の半導体層の表面層に選択的に設けられた、第１電位と接続される第２導電型の第１半導体領域と、
    前記半導体層の表面層に選択的に設けられた、前記第１電位よりも低い第２電位と接続される第２導電型の第２半導体領域と、
    前記第１半導体領域の内部に選択的に設けられた、前記第２電位よりも低い第３電位と接続される第１導電型の第３半導体領域と、
    前記第２半導体領域の内部に選択的に設けられた、前記第３電位と接続される第１導電型の第４半導体領域と、
    前記第１半導体領域、前記第２半導体領域、前記第３半導体領域および前記第４半導体領域にそれぞれ設けられ、前記第３電位を基準電位として動作する複数の第１素子と、
    前記第１半導体領域と前記第２半導体領域との間に、前記第１半導体領域および前記第２半導体領域に接して設けられ、前記第１電位および前記第２電位よりも低い第４電位と接続される前記半導体層に電気的に接続された第１導電型の第１分離領域と、
    前記第１半導体領域および前記第２半導体領域の周囲を囲み、前記第１半導体領域および前記第２半導体領域の耐圧を保持し、前記第１半導体領域および前記第２半導体領域よりも低い不純物濃度の第２導電型の第２分離領域と、
    を備え、
    前記第１分離領域は、前記第２分離領域の内側に配置され、少なくとも前記第２半導体領域の周囲を囲むことを特徴とする半導体装置。
  2. 前記第１分離領域は、前記第２分離領域の内側に配置され、前記第１半導体領域および前記第２半導体領域の周囲を囲むことを特徴とする請求項１に記載の半導体装置。
  3. 前記第１分離領域は、少なくとも、前記第１半導体領域および前記第３半導体領域の前記第１素子が設けられた部分と、前記第２半導体領域および前記第４半導体領域の前記第１素子が設けられた部分との間に設けられていることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記第１半導体領域は、前記第１素子が形成される第１領域と、前記第１領域と前記第１分離領域との間に設けられた前記第１領域より低い不純物濃度の第２領域を備えることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
  5. 第１導電型の半導体層の表面層に選択的に設けられた、第１電位と接続される第２導電型の第１半導体領域と、
    前記半導体層の表面層に選択的に設けられた、前記第１電位よりも低い第２電位と接続される第２導電型の第２半導体領域と、
    前記第１半導体領域の内部に選択的に設けられた、前記第２電位よりも低い第３電位と接続される第１導電型の第３半導体領域と、
    前記第２半導体領域の内部に選択的に設けられた、前記第３電位と接続される第１導電型の第４半導体領域と、
    前記第１半導体領域、前記第２半導体領域、前記第３半導体領域および前記第４半導体領域にそれぞれ設けられ、前記第３電位を基準電位として動作する複数の第１素子と、
    前記第１半導体領域と前記第２半導体領域との間に、前記第１半導体領域および前記第２半導体領域に接して設けられ、前記第１電位および前記第２電位よりも低い第４電位と接続される前記半導体層に電気的に接続された第１導電型の第１分離領域と、
    前記第１半導体領域および前記第２半導体領域の周囲を囲み、前記第１半導体領域および前記第２半導体領域の耐圧を保持し、前記第１半導体領域および前記第２半導体領域よりも低い不純物濃度の第２導電型の第２分離領域と、
    前記第２分離領域に設けられた第２素子と、
    を備え、
    前記第１分離領域は、少なくとも、前記第１半導体領域と、前記第２分離領域の前記第２素子が設けられた部分との間に設けられていることを特徴とする半導体装置。
  6. 前記第２半導体領域および前記第４半導体領域に設けられた前記第１素子は、前記第１電位と前記第３電位との電位差よりも低い耐圧を有することを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。
  7. 前記第１分離領域の表面上に酸化膜を介して設けられた、前記第３電位と接続される導電体をさらに備えることを特徴とする請求項１〜６のいずれか一つに記載の半導体装置。
  8. 前記第２半導体領域に一方の端子が接続され、前記第４半導体領域に他方の端子が接続された２端子の第３素子をさらに備え、
    前記第３素子の端子間の耐圧は、前記第２電位と前記第３電位との電位差よりも大きく、かつ、前記第１電位と前記第３電位との電位差よりも小さいことを特徴とする請求項１〜７のいずれか一つに記載の半導体装置。
  9. 複数の前記第１素子によって、外部のトランジスタを駆動するゲート駆動回路が構成されていることを特徴とする請求項１〜８のいずれか一つに記載の半導体装置。
  10. 外部の前記トランジスタは、電源の正極側と負極側との間に接続され、前記トランジスタの低電位側端子の電位が前記第３電位であり、前記第３電位は、前記電源の正極側と負極側との間で変動することを特徴とする請求項９に記載の半導体装置。
  11. 前記第３電位が前記第４電位より所定の電位以上高いときに前記第１分離領域と前記第１半導体領域および前記第２半導体領域との間のｐｎ接合からそれぞれ広がる空乏層同士がつながるように、少なくとも前記第１分離領域の不純物濃度または幅が設定されていることを特徴とする請求項１〜１０のいずれか一つに記載の半導体装置。
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