JP2006156963A - 様々な動作電圧の集積回路を隔離する半導体構造 - Google Patents

様々な動作電圧の集積回路を隔離する半導体構造 Download PDF

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Abstract

【課題】様々な動作電圧の集積回路を隔離する半導体構造を提供する。
【解決手段】半導体基板上に位置して第１の回路領域２０４および第２の回路領域２０８を囲む隔離リング２３４を含む。埋め込み隔離層は連続的に延伸して、半導体基板の第１の回路領域２０４および第２の回路領域２０８を通る。埋め込み隔離層と隔離リングとを交接することにより、第１の回路領域２０４および第２の回路領域２０８は、半導体基板のバックサイドバイアスから隔離される。そしてイオン強化された隔離層により、第１の回路領域２０４にある第１のウェルおよび第２の回路領域２０８にある第２のウェルを隔離リングおよび埋め込み隔離層から隔離することにより、第１の回路領域２０４および第２の回路領域２０８の第１のウェルおよび第２のウェルと埋め込み隔離層との間にパンチスルーが発生することを防ぐ。
【選択図】図２

Description

本発明は半導体設計に関し、特に異なる動作電圧のデバイスを隔離する半導体構造に関する。
ＳｏＣ（System On Chip）は、複数の異なる電圧レベルで動作する回路領域を含む。例えば、液晶表示装置の駆動装置は、それぞれ低電圧（１．８Ｖまたは２．５Ｖ）、中電圧（３．３Ｖまたは５Ｖ）および高電圧（３０Ｖまたは４０Ｖ）で動作する様々な回路領域を含む。デバイスの動作電圧は、隣接して異なる電圧で動作するデバイスに影響を与える可能性がある。例えば、ＭＯＳ（Metal Oxide Semiconductor）トランジスタのしきい値電圧ＶTは、ボディ上の電圧の影響を受けることがよくあった。そして、ボディ効果は二つのデバイスのボディ端子間に電圧差を生み、この二つのデバイスは異なる電圧レベルで動作する。ボディ上の電圧変化に伴い、ゲート下方にある反転層（Inversion Layer）の電子濃度は変化し、しきい値電圧ＶTをさらに変化させる。
ボディ上の電圧は主に半導体チップの後面に印加される。しかし、これは同時にその他の慢性的な影響を与えた。そのうちの一つはチップ内の横向き電流効果である。電流は、チップの残り部分と完全に隔離されていない回路要素から流れ出て、この電流は横方向でチップの下部基板へ入る。抵抗を横切る電流は電圧降下を引き起こすため、チップの後面がメタライズされるときに、能動回路素子の下方にある下部基板中の全ての横向点の電圧が異なるようになる。そのため、同じように設計された回路素子であっても、異なるボディ電圧となった。よって一種類の回路形態では、ボディ効果のため隔離の必要があった。その上、異なる電圧で動作するように設計されている回路は、異なるボディ電圧で動作するように通常設計されている。そのため、これらの回路が基板のバイアス電圧の影響から適当に隔離されない限り、異なる動作電圧を有する回路は同じ半導体チップ上に形成することはできなかった。そして隔離されない場合には、異なる電圧で動作するデバイスの空乏領域が互いに拡張するときに、異なるデバイス間をパンチスルーすることがあった。そのため複数の動作電圧を有する集積回路は隔離設計を適当に行うことが重要であった。
図１は、従来の半導体デバイス１００を示す断面図であり、この半導体デバイス１００は、同一の半導体基板１１０上にある様々な動作電圧のデバイスを隔離する隔離構造を含む。これらのデバイスがバックサイドバイアスから適当に隔離されない場合、デバイスの動作電圧は異なる電圧で動作する隣接デバイスに影響を与えるため、隔離構造が必要であった。そして、その影響の一つはＭＯＳトランジスタのしきい値電圧ＶTに発生する好ましくないシフトであった。
隔離構造は、Ｐ型半導体基板１１０中にあるＮ型埋め込み層１０２、１０６を含む。隔離構造は、分離された二つのＮ型隔離リング１１２、１２４をさらに含み、Ｎ型隔離リング１１２、１２４はそれぞれ分離されたＮ型埋め込み層１０２、１０６と交接し、それぞれ低電圧回路領域１０４および中電圧回路領域１０８を定義する。ＮチャンネルＭＯＳトランジスタのＰ＋型ウェルコンタクト１１４はＰ型ウェル１１６上に形成される。また、ＰチャンネルＭＯＳトランジスタのＮ＋型ウェルコンタクト１１８はＮ型ウェル１２０上に形成される。Ｐ型ウェル１１６およびＮ型ウェル１２０は、Ｐ型エピタキシャル層１２１上に形成される。Ｎ型隔離リング１１２は正電圧電源に接続し、Ｎ型埋め込み層１０２まで垂直に延伸し、低電圧回路領域１０４中にデバイスの隔離Ｎチャンネルカップが形成される。ＮチャンネルＭＯＳトランジスタのＰ＋型ウェルコンタクト１２６はＰ型ウェル１２８上に形成され、ＰチャンネルＭＯＳトランジスタのＮ＋型ウェルコンタクト１３０はＮ型ウェル１３２上に形成される。低電圧回路領域１０４の方式と同様、中電圧回路領域１０８はＰ型エピタキシャル層１２２上に形成される。Ｎ型隔離リング１２４を正電圧電源に接続し、Ｎ型埋め込み層１０６へ垂直に延伸し、中電圧回路領域１０８中にデバイスの隔離Ｎチャンネルカップが形成される。低電圧回路領域１０４および中電圧回路領域１０８はさらにＰ型隔離リング１３４により隔離されて囲まれ、Ｐ型隔離リング１３４はＩＣチップ全体が共有するＰ型半導体基板１１０まで垂直に延伸される。低電圧回路領域１０４と中電圧回路領域１０８との間は、Ｐ型隔離リング１３４、Ｎ型隔離リング１１２、１２４およびＮ型埋め込み層１０２、１０６により適当に隔離される。
Ｎ型隔離リング１１２は２．５Ｖの電源に接続され、Ｐ型半導体基板１１０は接地される。そのため２．５Ｖのバイアスが、Ｎ型埋め込み層１０２とＰ型半導体基板１１０との間の接合と、Ｎ型隔離リング１１２とＰ型隔離リング１３４との間の接合とを横切るように現れる。同様にＮ型隔離リング１２４は５Ｖの電源に接続され、Ｐ型半導体基板１１０は接地される。そのため、５Ｖのバイアスが、Ｎ型埋め込み層１０６とＰ型半導体基板１１０との間の接合と、Ｎ型隔離リング１２４とＰ型隔離リング１３４との間の接合とを横切るように現れる。これらバイアスされた接合は、低電圧回路領域１０４のＰ型ウェル１１６およびＮ型ウェル１２０からと、中電圧回路領域１０８のＰ型ウェル１２８およびＮ型ウェル１３２からの距離が同じである。そのため、低電圧回路領域１０４および中電圧回路領域１０８のデバイスは、バックサイドバイアスから適当に隔離される。そして、これらデバイスのしきい値電圧がシフトすることを防ぐことができる。
従来の隔離構造は低電圧回路領域１０４と中電圧回路領域１０８とを適当に隔離することができたが、この従来の隔離構造は占有するレイアウト面積が大きすぎた。上述したように従来の隔離構造は、Ｎ型隔離リング１１２、Ｐ型隔離リング１３４およびＮ型隔離リング１２４の三つの構造ユニットを使用して低電圧回路領域１０４と中電圧回路領域１０８とを横方向で隔離していた。そのため、隔離構造はさらに小型化されたものが求められていた。
しかし、低電圧回路領域１０４と中電圧回路領域１０８との間に形成されている隔離構造の一部を除去するだけの方法では、半導体デバイスを小型化することができなかった。従来、Ｎ型埋め込み層１０２、１０６の形成には、熱処理工程でＰ型半導体基板１１０中へイオンの注入を行っていた。そして、初期エピタキシャル層を半導体基板１１０上のＮ型埋め込み層１０２、１０６上方に堆積する。そして、この堆積工程の高温期間に、半導体基板１１０中のＰ型不純物を初期エピタキシャル層へ注入する。これはオートドーピング（Auto-doping）工程と呼ばれている。イオン注入および熱処理工程によりＮ型隔離リング１１２、１２４およびＰ型隔離リング１３４を形成し、熱処理工程によりイオンを初期エピタキシャル層中へ深く注入してＰ型エピタキシャル層１２１、１２２を形成する。Ｐ型不純物はＰ型エピタキシャル層１２１、１２２中へ自動的にドーピングされるため、その不純物濃度は比較的低かった。また、低電圧回路領域１０４と中電圧回路領域１０８との間の隔離構造が一部除去された場合、Ｐ型エピタキシャル層１２１、１２２の低い不純物濃度によりＰ型ウェル１１６、Ｎ型ウェル１２０、Ｐ型ウェル１２８、Ｎ型ウェル１３２およびＮ型埋め込み層１０２、１０６の間にパンチスルーが発生した。
従来の典型的な隔離構造は、集積回路のチップ上で非常に大きなレイアウト領域を占めた。様々な動作電圧を有する領域の回路において、隔離構造にする領域は大幅に増大した。集積回路は常に小型化が求められているが、従来の隔離構造ではそのニーズに応えることができなかった。
そのため、様々な動作電圧のデバイスを隔離する小型構造が半導体設計技術に求められていた。
本発明の目的は、様々な動作電圧の集積回路を隔離する半導体構造を提供することにある。
上述の目的を達成するため、本発明が提供する半導体構造は、少なくとも一つの第１のウェルを有する第１の回路領域と少なくとも一つの第２のウェルを有する第２の回路領域とを隔離する。第１の回路領域および第２の回路領域は、異なる電圧レベルで動作する。本発明の半導体構造は、半導体基板上に形成されて第１の回路領域および第２の回路領域を囲む隔離リングを含む。埋め込み隔離層は、連続的に延伸して半導体基板中の第１の回路領域および第２の回路領域を通って、この埋め込み隔離層と隔離リングとが交接し、第１の回路領域および第２の回路領域が半導体基板のバックサイドバイアスから隔離される。イオン強化隔離層は、第１の回路領域中の第１のウェルおよび第２の回路領域中の第２のウェルを、隔離リングおよび埋め込み隔離層から分けることにより第１のウェルおよび第２のウェルと埋め込み隔離層との間にパンチスルーが発生することを防ぐ。
以下、本発明の実施形態を図面に基づいて説明する。
図２は、本発明の好適な一実施形態による半導体デバイス構造２００を示す断面図である。この半導体デバイス構造２００は、同じＰ型半導体基板２１０上にある様々な動作電圧のデバイスを隔離する隔離構造を備えているが、それが占有するレイアウト面積は小さい。異なる電圧下で動作する第１の電圧回路領域２０４および第２の電圧回路領域２０８は、図１の電圧回路領域に類似する。隔離構造は、第１の電圧回路領域２０４に位置するＮ型埋め込み層２０２および第２の電圧回路領域２０８に位置するＮ型埋め込み層２０６を含む。Ｎ型埋め込み層２０６およびＮ型埋め込み層２０２は連続して延伸し、第１の電圧回路領域２０４および第２の電圧回路領域２０８を通る。Ｎ型隔離リング２１２はＮ型埋め込み層２０２、２０６へ垂直に延伸して交接する。Ｎ型ウェルなどの隔離壁２１１は、第１の電圧回路領域２０４と第２の電圧回路領域２０８との間に形成され、Ｎ型埋め込み層２０２、２０６まで垂直に延伸して交接する。Ｎ型隔離リング２１２の左翼および隔離壁２１１は、第１の電圧回路領域２０４の隔離Ｎ型カップを提供する。第１の電圧回路領域２０４中において、ＮチャンネルＭＯＳトランジスタのＰ＋型ウェルコンタクト２１４はＰ型ウェル２１６上に形成される。ＰチャンネルＭＯＳトランジスタのＮ＋型ウェルコンタクト２１８はＮ型ウェル２２０上に形成される。Ｎ型隔離リング２１２の右翼および隔離壁２１１は、第２の電圧回路領域２０８の隔離Ｎ型カップを提供する。Ｎ型隔離リング２１２の右翼および隔離壁２１１は、第２の電圧回路領域２０８の隔離Ｎ型カップを提供する。第２の電圧回路領域２０８中において、ＮチャンネルＭＯＳトランジスタのＰ＋型ウェルコンタクト２２６はＰ型ウェル２２８上に形成される。ＰチャンネルＭＯＳトランジスタのＮ＋型ウェルコンタクト２３０はＮ型ウェル２３２上に形成される。このように第１の電圧回路領域２０４と第２の電圧回路領域２０８との間を介するＮ型隔離壁２１１の一本のラインは、図１の三本のラインを代替することができるため、レイアウト面積を大幅に節減することができる。
第１の電圧回路領域２０４と第２の電圧回路領域２０８とは、Ｐ型隔離リングなどの防護リング２３４により隔離されずに囲まれる。防護リング２３４は、全体のＩＣチップが共有するＰ型半導体基板２１０まで垂直に延伸して交接する。防護リング２３４、Ｎ型隔離リング２１２、隔離壁２１１およびＮ型埋め込み層２０２、２０６により、各回路領域を相互に隔離してバックサイドバイアスからの隔離を確保する。Ｎ型隔離リング２１２を正電源に接続することにより、その近隣構造の反対側にバイアスを発生させる。例えば、Ｎ型隔離リング２１２とＰ型半導体基板２１０との間を介するように２．５ＶバイアスがＮ型埋め込み層２０２とＰ型半導体基板２１０との間の接合を横切り、Ｎ型隔離リング２１２と防護リング２３４との間の接合を横切る。同様に、Ｎ型隔離リング２１２とＰ型半導体基板２１０との間の２．５Ｖバイアスは、Ｎ型埋め込み層２０６とＰ型半導体基板２１０との間の接合を横切る。ここで注意しなければならないことは、Ｎ型埋め込み層２０２、２０６の連続性が維持されている点である。これにより、第１の電圧回路領域２０４および第２の電圧回路領域２０８はバックサイドバイアスから適当に隔離される。従って、二つの回路領域のＭＯＳトランジスタのしきい値電圧のシフトは、バックサイドバイアスにより発生する好ましくない電性作用の影響を全く受けない。
Ｐ型ウェル２１６およびＮ型ウェル２２０と、Ｎ型隔離リング２１２およびＮ型埋め込み層２０２とを分ける隔離層２２１は、イオン強化により図１のＰ型エピタキシャル層１２１の不純物イオン濃度よりも高い不純物濃度を有する。同様に、Ｐ型ウェル２２８およびＮ型ウェル２３２と、Ｎ型隔離リング２１２およびＮ型埋め込み層２０６とを分ける隔離層２２２は、イオン強化により図１のＰ型エピタキシャル層１２２の不純物イオン濃度よりも高い不純物濃度を有する。イオン強化された隔離層２２１、２２２の不純物濃度の範囲は、１×１０12〜５×１０14原子／ｃｍ2であることが望ましい。これらイオン強化の隔離層２２１、２２２は、第１の電圧回路領域２０４および第２の電圧回路領域２０８のＮ型埋め込み層２０２、２０６と、Ｐ型ウェル２１６、Ｎ型ウェル２２０、Ｐ型ウェル２２８およびＮ型ウェル２３２との間にパンチスルーが発生することを防ぐ。
イオン強化隔離層２２１、２２２の不純物濃度の好適な範囲を知るには多くの方法がある。本実施形態において、イオン強化隔離層２２１、２２２は、先ず堆積方式により、Ｐ型半導体基板２１０上のＮ型埋め込み層２０２、２０６上方にエピタキシャル層を堆積する。そして、メガ級（高エネルギー）のイオン注入工程を行い、イオン強化隔離層２２１、２２２の不純物濃度を適当なレベルに調整する。例えば、１．０〜３．０ＭｅＶのエネルギーでイオン強化された隔離層２２１、２２２中にＰ型イオンを注入する。この代替例では、初期イオン注入および熱処理を含む一連の工程を利用して、イオン強化された隔離層２２１、２２２の不純物濃度を得る。この代替例は、ドライブイン（Drive-in）ウェル工程に類似するが、このドライブインは、例えばＮ型隔離リング２１２、隔離壁２１１および防護リング２３４を有する。
本発明のもう一つの実施形態では、隔離壁２１１を省略して、イオン強化された隔離層２２１、２２２を連続した層にする。これにより、この実施形態の第１の電圧回路領域２０４および第２の電圧回路領域２０８のレイアウトをさらに小さくすることができる。
図３は半導体デバイス構造３００を示す断面図である。この半導体デバイス構造３００は、同じＰ型半導体基板３１０上にある様々な動作電圧のデバイスを隔離する隔離構造を含んでいるが、それが占有するレイアウト面積は小さい。異なる電圧で動作する第１の電圧回路領域３０４および第２の電圧回路領域３０８は、図１の電圧回路領域に類似する。隔離構造は、第１の電圧回路領域３０４および第２の電圧回路領域３０８を横切るＮ型埋め込み層３０２を含む。Ｎ型隔離リング３１２はＮ型埋め込み層３０２へ垂直に延伸して交接する。そして、第１の電圧回路領域３０４および第２の電圧回路領域３０８の隔離Ｎ型カップが提供される。第１の電圧回路領域３０４において、ＮチャンネルＭＯＳトランジスタのＰ＋型ウェルコンタクト３１４はＰ型ウェル３１６上に形成される。ＰチャンネルＭＯＳトランジスタのＮ＋型ウェルコンタクト３１８はＮ型ウェル３２０上に形成される。第２の電圧回路領域３０８において、ＮチャンネルＭＯＳトランジスタのＰ＋型ウェルコンタクト３２６はＰ型ウェル３２８上に形成される。ＰチャンネルＭＯＳトランジスタのＮ＋型ウェルコンタクト３３０はＮ型ウェル３３２上に形成される。これにより半導体デバイス構造３００をさらに小型化することができる。
第１の電圧回路領域３０４および第２の電圧回路領域３０８は、Ｐ型隔離リングなどの防護リング３３４により囲まれる。防護リング３３４は、全体のＩＣチップが共有するＰ型半導体基板３１０まで垂直に延伸して交接する。防護リング３３４、Ｎ型隔離リング３１２およびＮ型埋め込み層３０２は、それぞれ回路領域およびバックサイドバイアスからの隔離を確保する。Ｎ型隔離リング３１２は正電源に接続されているため、その近隣構造の反対側にバイアスが発生する。例えば、Ｎ型隔離リング３１２とＰ型半導体基板３１０との間の２．５Ｖバイアスは、Ｎ型埋め込み層３０２とＰ型半導体基板３１０との間の接合を横切り、Ｎ型隔離リング３１２と防護リング３３４との間の接合を横切るように現れる。そのため、第１の電圧回路領域３０４および第２の電圧回路領域３０８は、バックサイドバイアスから適当に隔離される。従って、二つの回路領域のＭＯＳトランジスタのしきい値電圧のシフトは、バックサイドバイアスにより発生する好ましくない電性作用の影響を全く受けることがない。
隔離層３２１と隔離層３２２とを連続した層にする。Ｐ型ウェル３１６およびＮ型ウェル３２０と、Ｎ型隔離リング３１２およびＮ型埋め込み層３０２とを分ける隔離層３２１はイオン強化により、図１のＰ型エピタキシャル層１２１の不純物イオン濃度よりも高い不純物濃度を有する。Ｐ型ウェル３２８およびＮ型ウェル３３２と、Ｎ型隔離リング３１２およびＮ型埋め込み層３０６とを分ける隔離層３２２はイオン強化され、図１のＰ型エピタキシャル層１２２の不純物イオン濃度よりも高い不純物濃度を有する。イオン強化された隔離層３２１または隔離層３２２の不純物濃度範囲は、１×１０12〜５×１０14原子／ｃｍ2であることが望ましい。これらイオン強化された隔離層３２１または隔離層３２２は、第１の電圧回路領域３０４および第２の電圧回路領域３０８のＮ型埋め込み層３０２と、Ｐ型ウェル３１６、Ｎ型ウェル３２０、Ｐ型ウェル３２８およびＮ型ウェル３３２との間にパンチスルーが発生することを防ぐ。
イオン強化された隔離層３２１の不純物濃度の好適な範囲を知るには多くの方法がある。本実施形態のイオン強化された隔離層３２１は、先ず堆積方式によりＰ型半導体基板３１０上のＮ型埋め込み層３０２上方にエピタキシャル層を堆積する。そして、メガ級（高エネルギー）のイオン注入工程を行い、イオン強化された隔離層３２１の不純物濃度を適当なレベルに調整する。例えば、１．０〜３．０ＭｅＶのエネルギーでイオン強化された隔離層３２１中にＰ型イオンを注入する。この代替例では、初期イオン注入および熱処理を含む一連の工程を利用して、イオン強化された隔離層３２１の不純物濃度を得る。この代替例はドライブイン（Drive-in）ウェル工程に類似し、このドライブインは、例えばＮ型隔離リング３１２および防護リング３３４を有する。
上述の実施形態はＰ型基板上に適用するが、上述の実施形態はＮ型基板上に適用してもよい。例えば、半導体デバイス構造２００の各部を反対にして、隔離リングおよびイオン強化された隔離層に反対の電性を持たせてもよい。同様に、隔離リング／埋め込み層および半導体基板の電性を反対にすることもできる。ここで注意しなければならないことは、当該技術に習熟した者であるなら、この実施形態を実施することができる点である。
本発明では好適な実施形態を前述の通り開示したが、これらは決して本発明を限定するものではなく、当該技術を熟知するものなら誰でも、本発明の主旨と領域を脱しない範囲内で各種の変更や修正を加えることができる。従って本発明の保護の範囲は、特許請求の範囲で指定した内容を基準とする。
従来の様々な動作電圧の回路領域を隔離する隔離構造を示す断面図である。 本発明の一実施形態による様々な動作電圧の回路領域を隔離する隔離構造を示す断面図である。 本発明のもう一つの実施形態による様々な動作電圧の回路領域を隔離する隔離構造を示す断面図である。
符号の説明
２００、３００ 半導体デバイス構造、２０２、２０６、３０２、３０６ Ｎ型埋め込み層、２０４、３０４ 第１の電圧回路領域、２０８、３０８ 第２の電圧回路領域、２１０、３１０ Ｐ型半導体基板、２１１ 隔離壁、２１２、３１２ Ｎ型隔離リング、２１４、２２６、３１４、３２６ Ｐ＋型ウェルコンタクト、２１６、２２８、３１６、３２８ Ｐ型ウェル、２１８、２３０、３１８、３３０ Ｎ＋型ウェルコンタクト、２２０、２３２、３２０、３３２ Ｎ型ウェル、２２１、２２２、３２１、３２２ 隔離層、２３４、３３４ 防護リング

Claims (9)

  1. 異なる電圧で動作する第１の回路領域と第２の回路領域とを隔離し、隔離リングおよび埋め込み隔離層を備えた半導体構造であって、
    前記隔離リングは、半導体基板上に形成されて前記第１の回路領域および前記第２の回路領域を囲み、
    前記埋め込み隔離層は、連続的に延伸して前記半導体基板中の前記第１の回路領域および前記第２の回路領域を通って、前記埋め込み隔離層と前記隔離リングとが交接し、前記第１の回路領域および前記第２の回路領域が前記半導体基板のバックサイドバイアスから隔離されることを特徴とする半導体構造。
  2. 前記第１の回路領域および前記第２の回路領域の複数のデバイスを、前記隔離リングおよび前記埋め込み隔離層から隔離するイオン強化隔離層をさらに備えることを特徴とする請求項１記載の半導体構造。
  3. 前記イオン強化隔離層は、複数のイオンが１．０〜３．０ＭｅＶの注入エネルギーで注入されることを特徴とする請求項２記載の半導体構造。
  4. 前記イオン強化隔離層のイオン濃度は、１×１０12原子／ｃｍ2〜５×１０14原子／ｃｍ2の間であることを特徴とする請求項２記載の半導体構造。
  5. 前記イオン強化隔離層は、前記隔離リングおよび前記埋め込み隔離層と反対の極性を有することを特徴とする請求項２記載の半導体構造。
  6. 前記半導体基板は、前記隔離リングおよび前記埋め込み隔離層と反対の極性を有することを特徴とする請求項１記載の半導体構造。
  7. 前記隔離リングは、正電源に接続することを特徴とする請求項１記載の半導体構造。
  8. 前記第１の回路領域と前記第２の回路領域との間に形成され、前記埋め込み隔離層と交接する隔離壁をさらに備えることを特徴とする請求項１記載の半導体構造。
  9. 前記隔離リングを囲む防護リングをさらに備えることを特徴とする請求項１記載の半導体構造。
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