JP2006156963A - 様々な動作電圧の集積回路を隔離する半導体構造 - Google Patents

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Abstract

【課題】様々な動作電圧の集積回路を隔離する半導体構造を提供する。
【解決手段】半導体基板上に位置して第1の回路領域204および第2の回路領域208を囲む隔離リング234を含む。埋め込み隔離層は連続的に延伸して、半導体基板の第1の回路領域204および第2の回路領域208を通る。埋め込み隔離層と隔離リングとを交接することにより、第1の回路領域204および第2の回路領域208は、半導体基板のバックサイドバイアスから隔離される。そしてイオン強化された隔離層により、第1の回路領域204にある第1のウェルおよび第2の回路領域208にある第2のウェルを隔離リングおよび埋め込み隔離層から隔離することにより、第1の回路領域204および第2の回路領域208の第1のウェルおよび第2のウェルと埋め込み隔離層との間にパンチスルーが発生することを防ぐ。
【選択図】図2

Description

本発明は半導体設計に関し、特に異なる動作電圧のデバイスを隔離する半導体構造に関する。
SoC(System On Chip)は、複数の異なる電圧レベルで動作する回路領域を含む。例えば、液晶表示装置の駆動装置は、それぞれ低電圧(1.8Vまたは2.5V)、中電圧(3.3Vまたは5V)および高電圧(30Vまたは40V)で動作する様々な回路領域を含む。デバイスの動作電圧は、隣接して異なる電圧で動作するデバイスに影響を与える可能性がある。例えば、MOS(Metal Oxide Semiconductor)トランジスタのしきい値電圧VTは、ボディ上の電圧の影響を受けることがよくあった。そして、ボディ効果は二つのデバイスのボディ端子間に電圧差を生み、この二つのデバイスは異なる電圧レベルで動作する。ボディ上の電圧変化に伴い、ゲート下方にある反転層(Inversion Layer)の電子濃度は変化し、しきい値電圧VTをさらに変化させる。
ボディ上の電圧は主に半導体チップの後面に印加される。しかし、これは同時にその他の慢性的な影響を与えた。そのうちの一つはチップ内の横向き電流効果である。電流は、チップの残り部分と完全に隔離されていない回路要素から流れ出て、この電流は横方向でチップの下部基板へ入る。抵抗を横切る電流は電圧降下を引き起こすため、チップの後面がメタライズされるときに、能動回路素子の下方にある下部基板中の全ての横向点の電圧が異なるようになる。そのため、同じように設計された回路素子であっても、異なるボディ電圧となった。よって一種類の回路形態では、ボディ効果のため隔離の必要があった。その上、異なる電圧で動作するように設計されている回路は、異なるボディ電圧で動作するように通常設計されている。そのため、これらの回路が基板のバイアス電圧の影響から適当に隔離されない限り、異なる動作電圧を有する回路は同じ半導体チップ上に形成することはできなかった。そして隔離されない場合には、異なる電圧で動作するデバイスの空乏領域が互いに拡張するときに、異なるデバイス間をパンチスルーすることがあった。そのため複数の動作電圧を有する集積回路は隔離設計を適当に行うことが重要であった。
図1は、従来の半導体デバイス100を示す断面図であり、この半導体デバイス100は、同一の半導体基板110上にある様々な動作電圧のデバイスを隔離する隔離構造を含む。これらのデバイスがバックサイドバイアスから適当に隔離されない場合、デバイスの動作電圧は異なる電圧で動作する隣接デバイスに影響を与えるため、隔離構造が必要であった。そして、その影響の一つはMOSトランジスタのしきい値電圧VTに発生する好ましくないシフトであった。
隔離構造は、P型半導体基板110中にあるN型埋め込み層102、106を含む。隔離構造は、分離された二つのN型隔離リング112、124をさらに含み、N型隔離リング112、124はそれぞれ分離されたN型埋め込み層102、106と交接し、それぞれ低電圧回路領域104および中電圧回路領域108を定義する。NチャンネルMOSトランジスタのP+型ウェルコンタクト114はP型ウェル116上に形成される。また、PチャンネルMOSトランジスタのN+型ウェルコンタクト118はN型ウェル120上に形成される。P型ウェル116およびN型ウェル120は、P型エピタキシャル層121上に形成される。N型隔離リング112は正電圧電源に接続し、N型埋め込み層102まで垂直に延伸し、低電圧回路領域104中にデバイスの隔離Nチャンネルカップが形成される。NチャンネルMOSトランジスタのP+型ウェルコンタクト126はP型ウェル128上に形成され、PチャンネルMOSトランジスタのN+型ウェルコンタクト130はN型ウェル132上に形成される。低電圧回路領域104の方式と同様、中電圧回路領域108はP型エピタキシャル層122上に形成される。N型隔離リング124を正電圧電源に接続し、N型埋め込み層106へ垂直に延伸し、中電圧回路領域108中にデバイスの隔離Nチャンネルカップが形成される。低電圧回路領域104および中電圧回路領域108はさらにP型隔離リング134により隔離されて囲まれ、P型隔離リング134はICチップ全体が共有するP型半導体基板110まで垂直に延伸される。低電圧回路領域104と中電圧回路領域108との間は、P型隔離リング134、N型隔離リング112、124およびN型埋め込み層102、106により適当に隔離される。
N型隔離リング112は2.5Vの電源に接続され、P型半導体基板110は接地される。そのため2.5Vのバイアスが、N型埋め込み層102とP型半導体基板110との間の接合と、N型隔離リング112とP型隔離リング134との間の接合とを横切るように現れる。同様にN型隔離リング124は5Vの電源に接続され、P型半導体基板110は接地される。そのため、5Vのバイアスが、N型埋め込み層106とP型半導体基板110との間の接合と、N型隔離リング124とP型隔離リング134との間の接合とを横切るように現れる。これらバイアスされた接合は、低電圧回路領域104のP型ウェル116およびN型ウェル120からと、中電圧回路領域108のP型ウェル128およびN型ウェル132からの距離が同じである。そのため、低電圧回路領域104および中電圧回路領域108のデバイスは、バックサイドバイアスから適当に隔離される。そして、これらデバイスのしきい値電圧がシフトすることを防ぐことができる。
従来の隔離構造は低電圧回路領域104と中電圧回路領域108とを適当に隔離することができたが、この従来の隔離構造は占有するレイアウト面積が大きすぎた。上述したように従来の隔離構造は、N型隔離リング112、P型隔離リング134およびN型隔離リング124の三つの構造ユニットを使用して低電圧回路領域104と中電圧回路領域108とを横方向で隔離していた。そのため、隔離構造はさらに小型化されたものが求められていた。
しかし、低電圧回路領域104と中電圧回路領域108との間に形成されている隔離構造の一部を除去するだけの方法では、半導体デバイスを小型化することができなかった。従来、N型埋め込み層102、106の形成には、熱処理工程でP型半導体基板110中へイオンの注入を行っていた。そして、初期エピタキシャル層を半導体基板110上のN型埋め込み層102、106上方に堆積する。そして、この堆積工程の高温期間に、半導体基板110中のP型不純物を初期エピタキシャル層へ注入する。これはオートドーピング(Auto-doping)工程と呼ばれている。イオン注入および熱処理工程によりN型隔離リング112、124およびP型隔離リング134を形成し、熱処理工程によりイオンを初期エピタキシャル層中へ深く注入してP型エピタキシャル層121、122を形成する。P型不純物はP型エピタキシャル層121、122中へ自動的にドーピングされるため、その不純物濃度は比較的低かった。また、低電圧回路領域104と中電圧回路領域108との間の隔離構造が一部除去された場合、P型エピタキシャル層121、122の低い不純物濃度によりP型ウェル116、N型ウェル120、P型ウェル128、N型ウェル132およびN型埋め込み層102、106の間にパンチスルーが発生した。
従来の典型的な隔離構造は、集積回路のチップ上で非常に大きなレイアウト領域を占めた。様々な動作電圧を有する領域の回路において、隔離構造にする領域は大幅に増大した。集積回路は常に小型化が求められているが、従来の隔離構造ではそのニーズに応えることができなかった。
そのため、様々な動作電圧のデバイスを隔離する小型構造が半導体設計技術に求められていた。
本発明の目的は、様々な動作電圧の集積回路を隔離する半導体構造を提供することにある。
上述の目的を達成するため、本発明が提供する半導体構造は、少なくとも一つの第1のウェルを有する第1の回路領域と少なくとも一つの第2のウェルを有する第2の回路領域とを隔離する。第1の回路領域および第2の回路領域は、異なる電圧レベルで動作する。本発明の半導体構造は、半導体基板上に形成されて第1の回路領域および第2の回路領域を囲む隔離リングを含む。埋め込み隔離層は、連続的に延伸して半導体基板中の第1の回路領域および第2の回路領域を通って、この埋め込み隔離層と隔離リングとが交接し、第1の回路領域および第2の回路領域が半導体基板のバックサイドバイアスから隔離される。イオン強化隔離層は、第1の回路領域中の第1のウェルおよび第2の回路領域中の第2のウェルを、隔離リングおよび埋め込み隔離層から分けることにより第1のウェルおよび第2のウェルと埋め込み隔離層との間にパンチスルーが発生することを防ぐ。
以下、本発明の実施形態を図面に基づいて説明する。
図2は、本発明の好適な一実施形態による半導体デバイス構造200を示す断面図である。この半導体デバイス構造200は、同じP型半導体基板210上にある様々な動作電圧のデバイスを隔離する隔離構造を備えているが、それが占有するレイアウト面積は小さい。異なる電圧下で動作する第1の電圧回路領域204および第2の電圧回路領域208は、図1の電圧回路領域に類似する。隔離構造は、第1の電圧回路領域204に位置するN型埋め込み層202および第2の電圧回路領域208に位置するN型埋め込み層206を含む。N型埋め込み層206およびN型埋め込み層202は連続して延伸し、第1の電圧回路領域204および第2の電圧回路領域208を通る。N型隔離リング212はN型埋め込み層202、206へ垂直に延伸して交接する。N型ウェルなどの隔離壁211は、第1の電圧回路領域204と第2の電圧回路領域208との間に形成され、N型埋め込み層202、206まで垂直に延伸して交接する。N型隔離リング212の左翼および隔離壁211は、第1の電圧回路領域204の隔離N型カップを提供する。第1の電圧回路領域204中において、NチャンネルMOSトランジスタのP+型ウェルコンタクト214はP型ウェル216上に形成される。PチャンネルMOSトランジスタのN+型ウェルコンタクト218はN型ウェル220上に形成される。N型隔離リング212の右翼および隔離壁211は、第2の電圧回路領域208の隔離N型カップを提供する。N型隔離リング212の右翼および隔離壁211は、第2の電圧回路領域208の隔離N型カップを提供する。第2の電圧回路領域208中において、NチャンネルMOSトランジスタのP+型ウェルコンタクト226はP型ウェル228上に形成される。PチャンネルMOSトランジスタのN+型ウェルコンタクト230はN型ウェル232上に形成される。このように第1の電圧回路領域204と第2の電圧回路領域208との間を介するN型隔離壁211の一本のラインは、図1の三本のラインを代替することができるため、レイアウト面積を大幅に節減することができる。
第1の電圧回路領域204と第2の電圧回路領域208とは、P型隔離リングなどの防護リング234により隔離されずに囲まれる。防護リング234は、全体のICチップが共有するP型半導体基板210まで垂直に延伸して交接する。防護リング234、N型隔離リング212、隔離壁211およびN型埋め込み層202、206により、各回路領域を相互に隔離してバックサイドバイアスからの隔離を確保する。N型隔離リング212を正電源に接続することにより、その近隣構造の反対側にバイアスを発生させる。例えば、N型隔離リング212とP型半導体基板210との間を介するように2.5VバイアスがN型埋め込み層202とP型半導体基板210との間の接合を横切り、N型隔離リング212と防護リング234との間の接合を横切る。同様に、N型隔離リング212とP型半導体基板210との間の2.5Vバイアスは、N型埋め込み層206とP型半導体基板210との間の接合を横切る。ここで注意しなければならないことは、N型埋め込み層202、206の連続性が維持されている点である。これにより、第1の電圧回路領域204および第2の電圧回路領域208はバックサイドバイアスから適当に隔離される。従って、二つの回路領域のMOSトランジスタのしきい値電圧のシフトは、バックサイドバイアスにより発生する好ましくない電性作用の影響を全く受けない。
P型ウェル216およびN型ウェル220と、N型隔離リング212およびN型埋め込み層202とを分ける隔離層221は、イオン強化により図1のP型エピタキシャル層121の不純物イオン濃度よりも高い不純物濃度を有する。同様に、P型ウェル228およびN型ウェル232と、N型隔離リング212およびN型埋め込み層206とを分ける隔離層222は、イオン強化により図1のP型エピタキシャル層122の不純物イオン濃度よりも高い不純物濃度を有する。イオン強化された隔離層221、222の不純物濃度の範囲は、1×1012〜5×1014原子/cm2であることが望ましい。これらイオン強化の隔離層221、222は、第1の電圧回路領域204および第2の電圧回路領域208のN型埋め込み層202、206と、P型ウェル216、N型ウェル220、P型ウェル228およびN型ウェル232との間にパンチスルーが発生することを防ぐ。
イオン強化隔離層221、222の不純物濃度の好適な範囲を知るには多くの方法がある。本実施形態において、イオン強化隔離層221、222は、先ず堆積方式により、P型半導体基板210上のN型埋め込み層202、206上方にエピタキシャル層を堆積する。そして、メガ級(高エネルギー)のイオン注入工程を行い、イオン強化隔離層221、222の不純物濃度を適当なレベルに調整する。例えば、1.0〜3.0MeVのエネルギーでイオン強化された隔離層221、222中にP型イオンを注入する。この代替例では、初期イオン注入および熱処理を含む一連の工程を利用して、イオン強化された隔離層221、222の不純物濃度を得る。この代替例は、ドライブイン(Drive-in)ウェル工程に類似するが、このドライブインは、例えばN型隔離リング212、隔離壁211および防護リング234を有する。
本発明のもう一つの実施形態では、隔離壁211を省略して、イオン強化された隔離層221、222を連続した層にする。これにより、この実施形態の第1の電圧回路領域204および第2の電圧回路領域208のレイアウトをさらに小さくすることができる。
図3は半導体デバイス構造300を示す断面図である。この半導体デバイス構造300は、同じP型半導体基板310上にある様々な動作電圧のデバイスを隔離する隔離構造を含んでいるが、それが占有するレイアウト面積は小さい。異なる電圧で動作する第1の電圧回路領域304および第2の電圧回路領域308は、図1の電圧回路領域に類似する。隔離構造は、第1の電圧回路領域304および第2の電圧回路領域308を横切るN型埋め込み層302を含む。N型隔離リング312はN型埋め込み層302へ垂直に延伸して交接する。そして、第1の電圧回路領域304および第2の電圧回路領域308の隔離N型カップが提供される。第1の電圧回路領域304において、NチャンネルMOSトランジスタのP+型ウェルコンタクト314はP型ウェル316上に形成される。PチャンネルMOSトランジスタのN+型ウェルコンタクト318はN型ウェル320上に形成される。第2の電圧回路領域308において、NチャンネルMOSトランジスタのP+型ウェルコンタクト326はP型ウェル328上に形成される。PチャンネルMOSトランジスタのN+型ウェルコンタクト330はN型ウェル332上に形成される。これにより半導体デバイス構造300をさらに小型化することができる。
第1の電圧回路領域304および第2の電圧回路領域308は、P型隔離リングなどの防護リング334により囲まれる。防護リング334は、全体のICチップが共有するP型半導体基板310まで垂直に延伸して交接する。防護リング334、N型隔離リング312およびN型埋め込み層302は、それぞれ回路領域およびバックサイドバイアスからの隔離を確保する。N型隔離リング312は正電源に接続されているため、その近隣構造の反対側にバイアスが発生する。例えば、N型隔離リング312とP型半導体基板310との間の2.5Vバイアスは、N型埋め込み層302とP型半導体基板310との間の接合を横切り、N型隔離リング312と防護リング334との間の接合を横切るように現れる。そのため、第1の電圧回路領域304および第2の電圧回路領域308は、バックサイドバイアスから適当に隔離される。従って、二つの回路領域のMOSトランジスタのしきい値電圧のシフトは、バックサイドバイアスにより発生する好ましくない電性作用の影響を全く受けることがない。
隔離層321と隔離層322とを連続した層にする。P型ウェル316およびN型ウェル320と、N型隔離リング312およびN型埋め込み層302とを分ける隔離層321はイオン強化により、図1のP型エピタキシャル層121の不純物イオン濃度よりも高い不純物濃度を有する。P型ウェル328およびN型ウェル332と、N型隔離リング312およびN型埋め込み層306とを分ける隔離層322はイオン強化され、図1のP型エピタキシャル層122の不純物イオン濃度よりも高い不純物濃度を有する。イオン強化された隔離層321または隔離層322の不純物濃度範囲は、1×1012〜5×1014原子/cm2であることが望ましい。これらイオン強化された隔離層321または隔離層322は、第1の電圧回路領域304および第2の電圧回路領域308のN型埋め込み層302と、P型ウェル316、N型ウェル320、P型ウェル328およびN型ウェル332との間にパンチスルーが発生することを防ぐ。
イオン強化された隔離層321の不純物濃度の好適な範囲を知るには多くの方法がある。本実施形態のイオン強化された隔離層321は、先ず堆積方式によりP型半導体基板310上のN型埋め込み層302上方にエピタキシャル層を堆積する。そして、メガ級(高エネルギー)のイオン注入工程を行い、イオン強化された隔離層321の不純物濃度を適当なレベルに調整する。例えば、1.0〜3.0MeVのエネルギーでイオン強化された隔離層321中にP型イオンを注入する。この代替例では、初期イオン注入および熱処理を含む一連の工程を利用して、イオン強化された隔離層321の不純物濃度を得る。この代替例はドライブイン(Drive-in)ウェル工程に類似し、このドライブインは、例えばN型隔離リング312および防護リング334を有する。
上述の実施形態はP型基板上に適用するが、上述の実施形態はN型基板上に適用してもよい。例えば、半導体デバイス構造200の各部を反対にして、隔離リングおよびイオン強化された隔離層に反対の電性を持たせてもよい。同様に、隔離リング/埋め込み層および半導体基板の電性を反対にすることもできる。ここで注意しなければならないことは、当該技術に習熟した者であるなら、この実施形態を実施することができる点である。
本発明では好適な実施形態を前述の通り開示したが、これらは決して本発明を限定するものではなく、当該技術を熟知するものなら誰でも、本発明の主旨と領域を脱しない範囲内で各種の変更や修正を加えることができる。従って本発明の保護の範囲は、特許請求の範囲で指定した内容を基準とする。
従来の様々な動作電圧の回路領域を隔離する隔離構造を示す断面図である。 本発明の一実施形態による様々な動作電圧の回路領域を隔離する隔離構造を示す断面図である。 本発明のもう一つの実施形態による様々な動作電圧の回路領域を隔離する隔離構造を示す断面図である。
符号の説明
200、300 半導体デバイス構造、202、206、302、306 N型埋め込み層、204、304 第1の電圧回路領域、208、308 第2の電圧回路領域、210、310 P型半導体基板、211 隔離壁、212、312 N型隔離リング、214、226、314、326 P+型ウェルコンタクト、216、228、316、328 P型ウェル、218、230、318、330 N+型ウェルコンタクト、220、232、320、332 N型ウェル、221、222、321、322 隔離層、234、334 防護リング

Claims (9)

  1. 異なる電圧で動作する第1の回路領域と第2の回路領域とを隔離し、隔離リングおよび埋め込み隔離層を備えた半導体構造であって、
    前記隔離リングは、半導体基板上に形成されて前記第1の回路領域および前記第2の回路領域を囲み、
    前記埋め込み隔離層は、連続的に延伸して前記半導体基板中の前記第1の回路領域および前記第2の回路領域を通って、前記埋め込み隔離層と前記隔離リングとが交接し、前記第1の回路領域および前記第2の回路領域が前記半導体基板のバックサイドバイアスから隔離されることを特徴とする半導体構造。
  2. 前記第1の回路領域および前記第2の回路領域の複数のデバイスを、前記隔離リングおよび前記埋め込み隔離層から隔離するイオン強化隔離層をさらに備えることを特徴とする請求項1記載の半導体構造。
  3. 前記イオン強化隔離層は、複数のイオンが1.0〜3.0MeVの注入エネルギーで注入されることを特徴とする請求項2記載の半導体構造。
  4. 前記イオン強化隔離層のイオン濃度は、1×1012原子/cm2〜5×1014原子/cm2の間であることを特徴とする請求項2記載の半導体構造。
  5. 前記イオン強化隔離層は、前記隔離リングおよび前記埋め込み隔離層と反対の極性を有することを特徴とする請求項2記載の半導体構造。
  6. 前記半導体基板は、前記隔離リングおよび前記埋め込み隔離層と反対の極性を有することを特徴とする請求項1記載の半導体構造。
  7. 前記隔離リングは、正電源に接続することを特徴とする請求項1記載の半導体構造。
  8. 前記第1の回路領域と前記第2の回路領域との間に形成され、前記埋め込み隔離層と交接する隔離壁をさらに備えることを特徴とする請求項1記載の半導体構造。
  9. 前記隔離リングを囲む防護リングをさらに備えることを特徴とする請求項1記載の半導体構造。
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