KR100671606B1 - 다양한 동작 전압의 집적 회로를 격리하는 반도체 구조 - Google Patents

다양한 동작 전압의 집적 회로를 격리하는 반도체 구조 Download PDF

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Abstract

본 발명은 다양한 동작 전압의 집적 회로를 격리하는 반도체 구조를 제공한다.
본 발명에 따른 반도체 구조는, 반도체 기판상에 위치하여 제 1 회로 영역(204) 및 제 2 회로 영역(208)을 둘러싸는 격리 링(234)을 포함한다．매립 격리층은 연속적으로 연신하여 반도체 기판의 제 1 회로 영역(204) 및 제 2 회로 영역(208)을 통과한다．매립 격리층과 격리 링을 서로 접하게 함으로써 제 1 회로 영역(204) 및 제 2 회로 영역(208)은 반도체 기판의 백 사이드 바이어스로부터 격리된다．그리고 이온 강화된 격리층에 의해 제 1 회로 영역(204)에 있는 제 1 웰 및 제 2 회로 영역(208)에 있는 제 2 웰을 격리 링 및 매립 격리층으로부터 격리함으로써, 제 1 회로 영역(204) 및 제 2 회로 영역(208)의 제 1 웰 및 제 2 웰과 매립 격리층 사이에 펀치쓰루가 발생하는 것을 방지한다.

Description

다양한 동작 전압의 집적 회로를 격리하는 반도체 구조{Semiconductor structure for isolating integrated circuit with various operation voltage}
도 1은 종래의 다양한 동작 전압의 회로 영역을 격리하는 격리 구조를 나타내는 단면도이다．
도 2는 본 발명의 일 실시 형태에 따른 다양한 동작 전압의 회로 영역을 격리하는 격리 구조를 나타내는 단면도이다.
도 3은 본 발명의 다른 실시 형태에 따른 다양한 동작 전압의 회로 영역을 격리하는 격리 구조를 나타내는 단면도이다.
[부호의 설명]
200, 300..반도체 디바이스 구조
202, 206, 302, 306..N형 매립층
204, 304..제 1 전압 회로 영역 208, 308..제 2 전압 회로 영역
210, 310..P형 반도체 기판 211..격리벽
212, 312..N형 격리 링 214, 226, 314, 326..P+형 웰 콘택트
216, 228, 316, 328..P형 웰 218, 230, 318, 330..N+형 웰 콘택트
220, 232, 320, 332..N형 웰 221, 222, 321, 322..격리층
234, 334..방호(防護) 링
본 발명은 반도체 설계에 관한 것으로, 특히 서로 다른 동작 전압의 디바이스를 격리하는 반도체 구조에 관한 것이다.
SoC(System On Chip)는 복수의 서로 다른 전압 레벨에서 동작하는 회로 영역을 포함한다．예를 들어, 액정 표시 장치의 구동 장치는 각각 저전압(1.8V 또는 2.5V), 중전압(3.3V 또는 5V) 및 고전압(30V 또는 40V)에서 동작하는 다양한 회로 영역을 포함한다．디바이스의 동작 전압은, 인접하여 서로 다른 전압에서 동작하는 디바이스에 영향을 줄 가능성이 있다．예를 들어, MOS(Metal Oxide Semiconductor)트랜지스터의 임계치 전압(VT)은 보디 상의 전압의 영향을 받는 일이 자주 있었다．그리고 보디 효과는 2개의 디바이스의 보디 단자 간에 전압 차이를 일으켜, 이 2개의 디바이스는 서로 다른 전압 레벨에서 동작한다．보디 상의 전압 변화에 수반하여 게이트 아래쪽에 있는 반전층(Inversion Layer)의 전자 농도는 변화하고 임계치 전압(VT)을 더 변화시킨다．
보디 상의 전압은 주로 반도체 칩의 후면으로 인가된다．그러나 이것은 동시에 그 밖의 만성적인 영향을 주었다．그 중 하나가 칩 내의 가로방향 전류 효과이다．전류는 칩의 나머지 부분과 완전히 격리되어 있지 않은 회로 요소로부터 흘러나오고, 이 전류는 가로방향으로 칩의 하부 기판으로 들어간다．저항을 가로지르는 전류는 전압 강하를 일으키기 때문에 칩의 후면이 금속화될 때에, 능동 회로 소자의 아래쪽에 있는 하부 기판 중의 모든 가로방향점의 전압이 달라진다．따라서, 동일하게 설계된 회로 소자라도 서로 다른 보디 전압이 되었다．따라서, 한 종류의 회로 형태에서는 보디 효과를 위해 격리할 필요가 있었다．또한, 다른 전압으로 동작하도록 설계되어 있는 회로는 서로 다른 보디 전압으로 동작하도록 통상적으로 설계되어 있다．이 때문에, 이들 회로가 기판의 바이어스 전압의 영향으로부터 적당히 격리되지 않는 한, 서로 다른 동작 전압을 가지는 회로는 동일한 반도체 칩 위에 형성할 수 없었다．그리고 격리되지 않는 경우에는 서로 다른 전압으로 동작하는 디바이스의 공핍(空乏) 영역이 서로 확장될 때에 서로 다른 디바이스 사이를 펀치쓰루하는 경우가 있었다．따라서, 복수의 동작 전압을 가지는 집적 회로는 격리 설계를 적당히 행하는 것이 중요하였다.
도 1은 종래의 반도체 디바이스(100)를 나타내는 단면도이며, 이 반도체 디바이스(100)는 동일한 반도체 기판(110) 상에 있는 다양한 동작 전압의 디바이스를 격리하는 격리 구조를 포함한다．이들 디바이스가 백 사이드 바이어스로부터 적당히 격리되지 않는 경우, 디바이스의 동작 전압은 서로 다른 전압으로 동작하는 인접 디바이스에 영향을 주기 때문에 격리 구조가 필요하였다．그리고 그 영향의 하나가 MOS 트랜지스터의 임계치 전압(VT)에 발생하는 바람직하지 않은 시프트였다．
격리 구조는 P형 반도체 기판(110) 내에 있는 N형 매립층(102, 106)을 포함한다．격리 구조는 분리된 두 개의 N형 격리 링(112, 124)을 더 포함하고, N형 격 리 링(112, 124)은 각각 분리된 N형 매립층(102, 106)과 서로 접하고, 각각 저전압 회로 영역(104) 및 중전압 회로 영역(108)을 정의한다．N채널 MOS 트랜지스터의 P+형 웰 콘택트(114)는 P형 웰(116) 위에 형성된다．또한, P채널 MOS 트랜지스터의 N+형 웰 콘택트(118)는 N형 웰(120) 위에 형성된다．P형 웰(116) 및 N형 웰(120)은 P형 에피택셜층(121) 위에 형성된다．N형 격리 링(112)은 정전압 전원에 접속하고 N형 매립층(102)까지 수직으로 연신하여 저전압 회로 영역(104) 내에 디바이스의 격리 N채널 컵이 형성된다．N채널 MOS 트랜지스터의 P+형 웰 콘택트(126)는 P형 웰(128) 위에 형성되고, P채널 MOS 트랜지스터의 N+형 웰 콘택트(130)는 N형 웰(132) 위에 형성된다．저전압 회로 영역(104)의 방식과 마찬가지로 중전압 회로 영역(108)은 P형 에피택셜층(122) 위에 형성된다．N형 격리 링(124)을 정전압 전원에 접속하고 N형 매립층(106)에 수직으로 연신하여 중전압 회로 영역(108) 내에 디바이스의 격리 N채널 컵이 형성된다．저전압 회로 영역(104) 및 중전압 회로 영역(108)은 또한 P형 격리 링(134)에 의해 격리되어 둘러싸이고, P형 격리 링(134)은 IC칩 전체가 공유하는 P형 반도체 기판(110)까지 수직으로 연신된다．저전압 회로 영역(104)과 중전압 회로 영역(108) 사이는 P형 격리 링(134), N형 격리 링(112, 124) 및 N형 매립층(102, 106)에 의해 적당히 격리된다.
N형 격리 링(112)은 2.5V의 전원에 접속되고 P형 반도체 기판(110)은 접지된다．따라서, 2.5V의 바이어스가 N형 매립층(102)과 P형 반도체 기판(110) 사이의 접합과 N형 격리 링(112)과 P형 격리 링(134) 사이의 접합을 가로지르듯이 나타난다．마찬가지로 N형 격리 링(124)은 5V의 전원에 접속되고 P형 반도체 기판(110)은 접지된다．따라서, 5V의 바이어스가 N형 매립층(106)과 P형 반도체 기판(110) 사이의 접합과 N형 격리 링(124)과 P형 격리 링(134) 사이의 접합을 가로지르듯이 나타난다．이들 바이어스된 접합은 저전압 회로 영역(104)의 P형 웰(116) 및 N형 웰(120)로부터와 중전압 회로 영역(108)의 P형 웰(128) 및 N형 웰(132)로부터의 거리가 동일하다．따라서, 저전압 회로 영역(104) 및 중전압 회로 영역(108)의 디바이스는 백 사이드 바이어스로부터 적당히 격리된다．그리고 이들 디바이스의 임계치 전압이 시프트되는 것을 방지할 수 있다．
종래의 격리 구조는 저전압 회로 영역(104)과 중전압 회로 영역(108)을 적당히 격리할 수 있었으나, 이 종래의 격리 구조는 점유하는 레이아웃 면적이 지나치게 컸다．상술한 바와 같이 종래의 격리 구조는 N형 격리 링(112), P형 격리 링(134) 및 N형 격리 링(124)의 3개의 구조 유닛을 사용하여 저전압 회로 영역(104)과 중전압 회로 영역(108)을 가로방향으로 격리하고 있었다．따라서, 격리 구조는 더 소형화된 것이 요구되고 있었다．
그러나 저전압 회로 영역(104)과 중전압 회로 영역(108) 사이에 형성되어 있는 격리 구조의 일부만 제거하는 방법으로는 반도체 디바이스를 소형화할 수 없었다．종래, N형 매립층(102, 106)의 형성에는 열처리 공정에서 P형 반도체 기판(110) 내에 이온 주입을 행하고 있었다．그리고 초기 에피택셜층을 반도체 기판(110) 위의 N형 매립층(102, 106) 상방에 퇴적한다．그리고 이 퇴적 공정의 고온 기간에 반도체 기판(110) 내의 P형 불순물을 초기 에피택셜층에 주입한다．이는 오토 도핑(Auto-doping) 공정으로 불리고 있다．이온 주입 및 열처리 공정에 의해 N 형 격리 링(112, 124) 및 P형 격리 링(134)을 형성하고, 열처리 공정에 의해 이온을 초기 에피택셜층 내에 깊이 주입하여 P형 에피택셜층(121, 122)을 형성한다．P형 불순물은 P형 에피택셜층(121, 122) 내에 자동으로 도핑되기 때문에 그 불순물 농도는 비교적 낮았다．또한, 저전압 회로 영역(104)과 중전압 회로 영역(108) 사이의 격리 구조가 일부 제거된 경우, P형 에피택셜층(121, 122)의 낮은 불순물 농도에 의하여 P형 웰(116), N형 웰(120), P형 웰(128), N형 웰(132) 및 N형 매립층(102, 106) 사이에 펀치쓰루가 발생하였다．
종래의 전형적인 격리 구조는 집적 회로의 칩 상에서 상당히 큰 레이아웃 영역을 차지하였다．다양한 동작 전압을 가지는 영역의 회로에 있어서, 격리 구조로 하는 영역은 대폭으로 증대되었다．집적 회로는 항상 소형화가 요구되고 있으나 종래의 격리 구조에서는 그 요구에 부응할 수 없었다．
따라서, 다양한 동작 전압의 디바이스를 격리하는 소형 구조가 반도체 설계 기술에서 요구되고 있었다．
본 발명의 목적은 다양한 동작 전압의 집적 회로를 격리하는 반도체 구조를 제공하는 데 있다．
상술한 목적을 달성하기 위해 본 발명이 제공하는 반도체 구조는 적어도 1개의 제 1 웰을 가지는 제 1 회로 영역과 적어도 1개의 제 2 웰을 가지는 제 2 회로 영역을 격리한다．제 1 회로 영역 및 제 2 회로 영역은 서로 다른 전압 레벨에서 동작한다．본 발명의 반도체 구조는 반도체 기판 위에 형성되어 제 1 회로 영역 및 제 2 회로 영역을 둘러싸는 격리 링을 포함한다．매립 격리층은 연속적으로 연신하여 반도체 기판 내의 제 1 회로 영역 및 제 2 회로 영역을 통과하여 이 매립 격리층과 격리 링이 서로 접하고 제 1 회로 영역 및 제 2 회로 영역이 반도체 기판의 백 사이드 바이어스로부터 격리된다．이온 강화 격리층은 제 1 회로 영역 중의 제 1 웰 및 제 2 회로 영역 중의 제 2 웰을 격리 링 및 매립 격리층으로부터 나눔으로써 제 1 웰 및 제 2 웰과 매립 격리층 사이에 펀치쓰루가 발생하는 것을 방지한다．
도 2는 본 발명이 바람직한 일 실시 형태에 따른 반도체 디바이스 구조(200)를 나타내는 단면도이다．이 반도체 디바이스 구조(200)는 동일한 P형 반도체 기판(210) 위에 있는 다양한 동작 전압의 디바이스를 격리하는 격리 구조를 구비하고 있으나 그것이 점유하는 레이아웃 면적은 작다．다른 전압 하에서 동작하는 제 1 전압 회로 영역(204) 및 제 2 전압 회로 영역(208)은 도 1의 전압 회로 영역과 유사하다．격리 구조는 제 1 전압 회로 영역(204)에 위치하는 N형 매립층(202) 및 제 2 전압 회로 영역(208)에 위치하는 N형 매립층(206)을 포함한다．N형 매립층(206) 및 N형 매립층(202)은 연속하여 연신하고, 제 1 전압 회로 영역(204) 및 제 2 전압 회로 영역(208)을 통과한다．N형 격리 링(212)은 N형 매립층(202, 206)에 수직으로 연신하여 서로 접한다．N형 웰 등의 격리벽(211)은 제 1 전압 회로 영역(204)과 제 2 전압 회로 영역(208) 사이에 형성되고, N형 매립층(202, 206)까지 수직으로 연신하여 서로 접한다．N형 격리 링(212)의 좌측 날개 및 격리벽(211)은 제 1 전압 회 로 영역(204)의 격리 N형 컵을 제공한다．제 1 전압 회로 영역(204) 내에 있어서, N채널 MOS 트랜지스터의 P+형 웰 콘택트(214)는 P형 웰(216) 위에 형성된다．P채널 MOS 트랜지스터의 N+형 웰 콘택트(218)는 N형 웰(220) 위에 형성된다．N형 격리 링(212)의 우측 날개 및 격리벽(211)은 제 2 전압 회로 영역(208)의 격리 N형 컵을 제공한다．N형 격리 링(212)의 우측 날개 및 격리벽(211)은 제 2 전압 회로 영역(208)의 격리 N형 컵을 제공한다．제 2 전압 회로 영역(208) 내에 있어서, N채널 MOS 트랜지스터의 P+형 웰 콘택트(226)는 P형 웰(228) 위에 형성된다．P채널 MOS 트랜지스터의 N+형 웰 콘택트(230)는 N형 웰(232) 위에 형성된다．이와 같이 제 1 전압 회로 영역(204)과 제 2 전압 회로 영역(208) 사이를 개재하는 N형 격리벽(211)의 1개의 라인은 도 1의 3개의 라인을 대체할 수 있으므로 레이아웃 면적을 대폭으로 절감할 수 있다．
제 1 전압 회로 영역(204)과 제 2 전압 회로 영역(208)은 P형 격리 링 등의 방호 링(234)에 의하여 격리되지 않고 둘러싸인다．방호 링(234)은 전체의 IC칩이 공유하는 P형 반도체 기판(210)까지 수직으로 연신하여 서로 접한다．방호 링(234), N형 격리 링(212), 격리벽(211) 및 N형 매립층(202, 206)에 의하여, 각 회로 영역을 서로 격리하여 백 사이드 바이어스로부터의 격리를 확보한다．N형 격리 링(212)을 정전원에 접속함으로써 그 근처 구조의 반대측에 바이어스를 발생시킨다．예를 들어, N형 격리 링(212)과 P형 반도체 기판(210) 사이를 개재하도록 2.5V 바이어스가 N형 매립층(202)과 P형 반도체 기판(210) 사이의 접합을 가로지르고, N형 격리 링(212)과 방호 링(234) 사이의 접합을 가로지른다．마찬가지로, N형 격리 링(212)과 P형 반도체 기판(210) 사이의 2.5V 바이어스는 N형 매립층(206)과 P형 반도체 기판(210) 사이의 접합을 가로지른다．여기에서 주의하지 않으면 안 되는 것은 N형 매립층(202, 206)의 연속성이 유지되고 있는 점이다．이에 의해 제 1 전압 회로 영역(204) 및 제 2 전압 회로 영역(208)은 백 사이드 바이어스로부터 적당히 격리된다. 따라서, 2개의 회로 영역의 MOS 트랜지스터의 임계치 전압의 시프트는 백 사이드 바이어스에 의해 발생하는 바람직하지 않은 전성(電性) 작용의 영향을 전혀 받지 않는다．
P형 웰(216) 및 N형 웰(220)과 N형 격리 링(212) 및 N형 매립층(202)을 나누는 격리층(221)은 이온 강화에 의하여 도 1의 P형 에피택셜층(121)의 불순물 이온 농도보다 높은 불순물 농도를 가진다．마찬가지로, P형 웰(228) 및 N형 웰(232)과 N형 격리 링(212) 및 N형 매립층(206)을 나누는 격리층(222)은 이온 강화에 의하여 도 1의 P형 에피택셜층(122)의 불순물 이온 농도보다 높은 불순물 농도를 가진다．이온 강화된 격리층(221, 222)의 불순물 농도의 범위는 1×1012 ~ 5×1014 원자/㎠인 것이 바람직하다．이들 이온 강화의 격리층(221, 222)은 제 1 전압 회로 영역(204) 및 제 2 전압 회로 영역(208)의 N형 매립층(202, 206)과 P형 웰(216), N형 웰(220), P형 웰(228) 및 N형 웰(232) 사이에 펀치쓰루가 발생하는 것을 방지한다．
이온 강화 격리층(221, 222)의 불순물 농도의 바람직한 범위를 아는데에는 여러 방법이 있다．본 실시 형태에 있어서, 이온 강화 격리층(221, 222)은 먼저 퇴적 방식으로 의해 P형 반도체 기판(210) 위의 N형 매립층(202, 206) 상방에 에피택 셜층을 퇴적한다．그리고 메가급(고에너지)의 이온 주입 공정을 행하여 이온 강화 격리층(221, 222)의 불순물 농도를 적당한 레벨로 조정한다．예를 들어, 1.0 ~ 3.0MeV의 에너지로 이온 강화된 격리층(221, 222) 내에 P형 이온을 주입한다．이 대체예에서는 초기 이온 주입 및 열처리를 포함하는 일련의 공정을 이용하여 이온 강화된 격리층(221, 222)의 불순물 농도를 얻는다．이 대체예는 드라이브 인(Drive-in) 웰 공정과 유사하나 이 드라이브 인은 예를 들어 N형 격리 링(212), 격리벽(211) 및 방호 링(234)을 가진다．
본 발명의 다른 실시 형태에서는, 격리벽(211)을 생략하여 이온 강화된 격리층(221, 222)을 연속한 층으로 한다．이에 의해 이 실시 형태의 제 1 전압 회로 영역(204) 및 제 2 전압 회로 영역(208)의 레이아웃을 더 작게 하는 것이 가능하다．
도 3은 반도체 디바이스 구조(300)를 나타내는 단면도이다．이 반도체 디바이스 구조(300)는 동일한 P형 반도체 기판(310) 위에 있는 다양한 동작 전압의 디바이스를 격리하는 격리 구조를 포함하고 있으나 그것이 점유하는 레이아웃 면적은 작다．서로 다른 전압으로 동작하는 제 1 전압 회로 영역(304) 및 제 2 전압 회로 영역(308)은 도 1의 전압 회로 영역과 유사하다．격리 구조는 제 1 전압 회로 영역(304) 및 제 2 전압 회로 영역(308)을 가로지르는 N형 매립층(302)을 포함한다．N형 격리 링(312)은 N형 매립층(302)에 수직으로 연신하여 서로 접한다．그리고 제 1 전압 회로 영역(304) 및 제 2 전압 회로 영역(308)의 격리 N형 컵이 제공된다．제 1 전압 회로 영역(304)에 있어서, N채널 MOS 트랜지스터의 P+형 웰 콘택트(314)는 P형 웰(316) 위에 형성된다．P채널 MOS 트랜지스터의 N+형 웰 콘택트(318)는 N 형 웰(320) 위에 형성된다．제 2 전압 회로 영역(308)에 있어서, N채널 MOS 트랜지스터의 P+형 웰 콘택트(326)는 P형 웰(328) 위에 형성된다．P채널 MOS 트랜지스터의 N+형 웰 콘택트(330)는 N형 웰(332) 위에 형성된다．이에 의해 반도체 디바이스 구조(300)를 더 소형화할 수 있다．
제 1 전압 회로 영역(304) 및 제 2 전압 회로 영역(308)은 P형 격리 링 등의 방호 링(334)에 의하여 둘러싸인다．방호 링(334)은 전체의 IC칩이 공유하는 P형 반도체 기판(310)까지 수직으로 연신하여 서로 접한다．방호 링(334), N형 격리 링(312) 및 N형 매립층(302)은 각각 회로 영역 및 백 사이드 바이어스로부터의 격리를 확보한다．N형 격리 링(312)은 정전원에 접속되어 있기 때문에, 그 근처 구조의 반대측에 바이어스가 발생한다．예를 들어, N형 격리 링(312)과 P형 반도체 기판(310) 사이의 2.5V 바이어스는 N형 매립층(302)과 P형 반도체 기판(310) 사이의 접합을 가로지르고 N형 격리 링(312)과 방호 링(334) 사이의 접합을 가로지르듯이 나타난다．따라서, 제 1 전압 회로 영역(304) 및 제 2 전압 회로 영역(308)은 백 사이드 바이어스로부터 적당히 격리된다. 따라서, 2개의 회로 영역의 MOS 트랜지스터의 임계치 전압의 시프트는 백 사이드 바이어스에 의해 발생하는 바람직하지 않은 전성 작용의 영향을 전혀 받는 일이 없다．
격리층(321)과 격리층(322)을 연속한 층으로 한다．P형 웰(316) 및 N형 웰(320)과 N형 격리 링(312) 및 N형 매립층(302)을 나누는 격리층(321)은 이온 강화에 의하여, 도 1의 P형 에피택셜층(121)의 불순물 이온 농도보다 높은 불순물 농도를 가진다．P형 웰(328) 및 N형 웰(332)과 N형 격리 링(312) 및 N형 매립층(306)을 나누는 격리층(322)은 이온 강화되어 도 1의 P형 에피택셜층(122)의 불순물 이온 농도보다 높은 불순물 농도를 가진다．이온 강화된 격리층(321) 또는 격리층(322)의 불순물 농도 범위는 1×1012 ~ 5×1014 원자/㎠인 것이 바람직하다．이들 이온 강화된 격리층(321) 또는 격리층(322)은 제 1 전압 회로 영역(304) 및 제 2 전압 회로 영역(308)의 N형 매립층(302)과 P형 웰(316), N형 웰(320), P형 웰(328) 및 N형 웰(332) 사이에 펀치쓰루가 발생하는 것을 방지한다．
이온 강화된 격리층(321)의 불순물 농도의 바람직한 범위를 아는데에는 여러 방법이 있다．본 실시 형태의 이온 강화된 격리층(321)은 먼저 퇴적 방식에 의해 P형 반도체 기판(310) 위의 N형 매립층(302) 상방에 에피택셜층을 퇴적한다．그리고 메가급(고에너지)의 이온 주입 공정을 행하여 이온 강화된 격리층(321)의 불순물 농도를 적당한 레벨로 조정한다．예를 들어, 1.0 ~ 3.0MeV의 에너지로 이온 강화된 격리층(321) 내에 P형 이온을 주입한다．이 대체예에서는 초기 이온 주입 및 열처리를 포함하는 일련의 공정을 이용하여 이온 강화된 격리층(321)의 불순물 농도를 얻는다．이 대체예는 드라이브 인(Drive-in) 웰 공정과 유사하며 이 드라이브 인은, 예를 들어 N형 격리 링(312) 및 방호 링(334)을 가진다．
상술한 실시 형태는 P형 기판상에 적용하나 N형 기판상에 적용해도 된다．예를 들어, 반도체 디바이스 구조(200)의 각 부분을 반대로 하여 격리 링 및 이온 강화된 격리층에 반대의 전성을 갖게 해도 된다．마찬가지로, 격리 링/매립층 및 반도체 기판의 전성을 반대로 할 수도 있다．여기에서 주의하지 않으면 안 되는 것은 당해 기술을 숙지한 자라면 이 실시 형태를 실시하는 것이 가능한 점이다．
본 발명에서는 바람직한 실시 형태를 전술한 바와 같이 개시하였으나, 이것들은 결코 본 발명을 한정하는 것은 아니며, 당해 기술을 숙지한 자라면 누구라도 본 발명의 주지와 영역을 벗어나지 않는 범위 내에서 각종 변경이나 수정을 가할 수 있다. 따라서, 본 발명의 보호 범위는 특허청구의 범위에서 지정한 내용을 기준으로 한다．
본 발명에 따르면, 서로 다른 동작 전압에 의해 동작하는 디바이스를 구비하는 반도체 소자에서, 디바이스 격리 구조를 소형화할 수 있다. 또한, 반도체 소자에 포함된 트랜지스터의 임계치 전압에 발생하는 바람직하지 않은 시프트와 불순물이 주입된 매립층과 웰 사이에서 발생하는 펀치쓰루 현상을 방지할 수 있다.

Claims (9)

  1. 서로 다른 전압으로 동작하는 제 1 회로 영역과 제 2 회로 영역을 격리하고 격리 링 및 매립 격리층을 구비한 반도체 구조로서,
    상기 격리 링은 반도체 기판상에 형성되어 상기 제 1 회로 영역 및 상기 제 2 회로 영역을 둘러싸고,
    상기 매립 격리층은 연속적으로 연신하여 상기 반도체 기판 중의 상기 제 1 회로 영역 및 상기 제 2 회로 영역을 통과하여 상기 매립 격리층과 상기 격리 링이 서로 접하고, 상기 제 1 회로 영역 및 상기 제 2 회로 영역이 상기 반도체 기판의 백 사이드 바이어스로부터 격리되는 것을 특징으로 하는 반도체 구조．
  2. 제 1항에 있어서,
    상기 제 1 회로 영역 및 상기 제 2 회로 영역의 복수의 디바이스를 상기 격리 링 및 상기 매립 격리층으로부터 격리하는 이온 강화 격리층을 더 포함하는 것을 특징으로 하는 반도체 구조．
  3. 제 2항에 있어서,
    상기 이온 강화 격리층은 복수의 이온이 1.0 ~ 3.0MeV의 주입 에너지로 주입되는 것을 특징으로 하는 반도체 구조．
  4. 제 2항에 있어서,
    상기 이온 강화 격리층의 이온 농도는 1×1012 원자/㎠ ~ 5×1014 원자/㎠ 사이인 것을 특징으로 하는 반도체 구조．
  5. 제 2항에 있어서,
    상기 이온 강화 격리층은 상기 격리 링 및 상기 매립 격리층과 반대의 극성을 가지는 것을 특징으로 하는 반도체 구조．
  6. 제 1항에 있어서,
    상기 반도체 기판은 상기 격리 링 및 상기 매립 격리층과 반대의 극성을 가지는 것을 특징으로 하는 반도체 구조．
  7. 제 1항에 있어서,
    상기 격리 링은 정전원에 접속하는 것을 특징으로 하는 반도체 구조．
  8. 제 1항에 있어서,
    상기 제 1 회로 영역과 상기 제 2 회로 영역 사이에 형성되고, 상기 매립 격리층과 서로 접하는 격리벽을 더 구비하는 것을 특징으로 하는 반도체 구조．
  9. 제 1항에 있어서,
    상기 격리 링을 둘러싸는 방호(防護) 링을 더 구비하는 것을 특징으로 하는 반도체 구조．
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