CN1783493A - 隔离各种操作电压的集成电路的半导体结构 - Google Patents

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Abstract

本发明是有关于一种隔离各种操作电压的集成电路的半导体结构，包括一隔离环位于半导体基材上，并环绕第一电路区与第二电路区。埋入隔离层连续地延伸穿过半导体基材中的第一电路区与第二电路区。埋入隔离层与隔离环交接，藉以将第一电路区及第二电路区与半导体基材的背面偏压隔离。经离子强化隔离层，将位于第一电路区的第一井及第二电路区的第二井与隔离环及埋入隔离层分开，藉以防止穿孔穿过第一与第二电路区的第一井及第二井与埋入隔离层之间。

Description

隔离各种操作电压的集成电路的半导体结构
技术领域
本申请案主张西元2004年11月29日申请的美国临时专利申请案编号第60/631,301号的权益，其题目为“隔离不同操作电压的集成电路的半导体结构(SEMICONDUCTOR STRUCTURE FOR ISOLATING INTEGRATED CIRCUITS OFVARIOUS OPERATION VOLTAGES)”。
本发明是有关于一种半导体设计，且特别是有关于一种隔离不同操作电压的元件的集成电路的半导体结构。
背景技术
系统芯片(System On Chip；SOC)可包括许多在不同电压程度下操作的电路区域。举例而言，液晶显示器的驱动装置可包括各种电路区域，分别在低电压(1.8V或2.5V)、中间电压(3.3V或5V)以及高电压(30V或40V)下操作。一元件的操作电压可影响其邻近且在不同电压下操作的元件。举例而言，金属氧化物半导体(MOS)晶体管的启始电压VT经常会受到主体上的电压的影响。主体效应可在二元件的主体终端之间产生电压差，其中此二元件在不同的电压程度下操作。随着主体上的电压的变化，闸极下方的反向层(InversionLayer)中的电子密度会随之改变，转而进一步改变启始电压VT。
主体上的电压主要是设在半导体芯片的背面。然而，亦会引发其他慢性影响。其中一个例子为芯片内的横向电流效应。电流可从未与芯片的其余部分完全隔离的电路构件脱逸。此电流可横向行进在芯片的下方基材中。跨越电阻的电流会引发电压降。因此，当芯片的背面可能受到金属化时，主动电路构件下面的下方基材中的所有横向点的电压将不相同。如此一来，纵使是具有相同设计科技的电路构件，仍可具有不同的主体电压。在单一电路型态中，由于主体效应的缘故，因此需要隔离。此外，设计在不同电压下操作的电路通常设计在不同主体电压下操作。因此，具有不同操作电压的电路不能放在相同半导体芯片上，除非这些电路已适当地与基材偏压电压的影响隔离。若无隔离，当在不同电压下操作的元件的空乏区朝彼此扩展时，亦可能会穿孔过不同元件之间。对多重操作电压的集成电路而言，适当的隔离设计是重要的。
一种典型且传统的隔离结构可能在集成电路芯片上占据相当大的布局区域。在具有各种操作电压的区域的电路中，用以作为隔离结构的区域大幅地增加。对更小巧的集成电路设计的常态需求而言，这样传统的隔离结构明显不能令人满意。
因此，在半导体设计的技艺中，需要一种更小巧的结构来隔离各种操作电压的元件。
由此可见，上述现有的半导体的隔离结构在结构与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决半导体的隔离结构存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品又没有适切的结构能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新型结构的半导体的隔离结构，便成了当前业界极需改进的目标。
有鉴于上述现有的半导体的隔离结构存在的缺陷，本发明人基于从事此类产品设计制造多年丰富的实务经验及专业知识，并配合学理的运用，积极加以研究创新，以期创设一种新型结构的隔离各种操作电压的集成电路的半导体结构，能够改进一般现有的半导体的隔离结构，使其更具有实用性。经过不断的研究、设计，并经反复试作样品及改进后，终于创设出确具实用价值的本发明。
发明内容
本发明的目的在于，克服现有的半导体的隔离结构存在的缺陷，而提供一种新型结构的隔离各种操作电压的集成电路的半导体结构，所要解决的技术问题是使其提供一种半导体结构，用以隔离具有至少一第一井的第一电路区以及具有至少一第二井的第二电路区，其中第一电路区与第二电路区在不同电压程度下操作。在本发明的一实施例中，此半导体结构包括一隔离环位于一半导体基材上，并环绕第一电路区与第二电路区。埋入式隔离层接连地扩展穿过半导体基材中的第一电路区与第二电路区，其中此埋入式隔离层与隔离环交接，因而将第一以及第二电路区与半导体基材的背面偏压予以隔离。离子增益隔离层将第一电路区中的第一井以及第二电路区中的第二井与隔离环以及埋入式隔离层分开，藉以防止穿孔通过第一井以及第二井与埋入式隔离层之间。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种半导体结构，用以隔离在不同电压下操作的一第一电路区与一第二电路区，半导体结构至少包括：一隔离环，位于一半导体基材上，并围绕该第一电路区与该第二电路区；以及一埋入隔离层，连续地延伸穿过该半导体基材中的该第一电路区与该第二电路区，其中该埋入隔离层与该隔离环交接，藉以将该第一电路区及该第二电路区与该半导体基材的一背面偏压隔离。
本发明的目的及解决其技术问题还采用以下技术措施来进一步实现。
前述的隔离各种操作电压的集成电路的半导体结构，更至少包括一经离子强化隔离层，将位于该第一电路区及该第二电路区中的复数个元件与该隔离环及该埋入隔离层分开。
前述的隔离各种操作电压的集成电路的半导体结构，其中所述的经离子强化隔离层在一植入能量介于1.0MeV至3.0MeV下，植入有复数个离子。
前述的隔离各种操作电压的集成电路的半导体结构，其中所述的经离子强化隔离层的一离子密度介于1×1012原子/平方公分至5×1014原子/平方公分之间。
前述的隔离各种操作电压的集成电路的半导体结构，其中所述的经离子强化隔离层的极性相反于该隔离环以及该埋入隔离层的极性。
前述的隔离各种操作电压的集成电路的半导体结构，其中所述的半导体基材的极性相反于该隔离环以及该埋入隔离层的极性。
前述的隔离各种操作电压的集成电路的半导体结构，其中所述的隔离环与一正电源连接。
前述的隔离各种操作电压的集成电路的半导体结构，更至少包括一隔离墙位于该第一电路区与该第二电路区之间，且与该埋入隔离层交接。
前述的隔离各种操作电压的集成电路的半导体结构，更至少包括一防护环围绕该隔离环。
借由上述技术方案，本发明隔离各种操作电压的集成电路的半导体结构至少具有下列优点：
1、本发明隔离结构在集成电路芯片上占据小范围的布局区域，可省下相当大的布局面积。
2、通过本发明的隔离结构，第一电压电路区和第二电压电路区与背面偏压适当隔离。因此，两电路区的金属氧化物半导体晶体管的偏移启始电压实质上可完全不受背面偏压所造成的电性作用的影响。
综上所述，本发明特殊结构的隔离各种操作电压的集成电路的半导体结构，其具有上述诸多的优点及实用价值，并在同类产品中未见有类似的结构设计公开发表或使用而确属创新，其不论在产品结构或功能上皆有较大的改进，在技术上有较大的进步，并产生了好用及实用的效果，且较现有的半导体的隔离结构具有增进的多项功效，从而更加适于实用，而具有产业的广泛利用价值，诚为一新颖、进步、实用的新设计。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
附图说明
图1是绘示传统用以隔离各种操作电压的电路区域的隔离结构。
图2是绘示依照本发明一较佳实施例的一种用以隔离各种操作电压的电路区域的隔离结构。
图3是绘示依照本发明另一较佳实施例的一种用以隔离各种操作电压的电路区域的隔离结构。
100：半导体元件                102：N型埋入层
104：低电压电路区              106：N型埋入层
108：中间电压电路区            110：半导体基材
112：N型隔离环                 114：P+型井接触
116：P型井                     118：N+型井接触
120：N型井                     121：P型磊晶层
122：P型磊晶层                 124：N型隔离环
126：P+型井接触                128：P型井
130：N+型井接触                132：N型井
134：P型隔离环                 200：半导体元件结构
202：N型埋入层                 204：第一电压电路区
206：N型埋入层                 208：第二电压电路区
210：P型半导体基材             211：隔离墙
212：N型隔离环                 214：P+型井接触
216：P型井                     218：N+型井接触
220：N型井                     221：隔离层
222：隔离层                    226：P+型井接触
228：P型井                     230：N+型井接触
232：N型井                     234：防护环
300：半导体元件结构            302：N型埋入层
304：第一电压电路区            306：N型埋入层
308：第二电压电路区            310：P型半导体基材
312：N型隔离环                 314：P+型井接触
316：P型井                     318：N+型井接触
320：N型井                     321：隔离层
322：隔离层                    326：P+型井接触
328：P型井                     330：N+型井接触
332：N型井                    334：防护环
具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的隔离各种操作电压的集成电路的半导体结构其具体实施方式、结构、特征及其功效，详细说明如后。
请参阅图1是绘示传统半导体元件100的剖面图，其中半导体元件100包括隔离结构，用以隔离位于同一半导体基材110上的各种操作电压的元件。若这些元件并未与背面偏压适当隔离，一元件的操作电压会影响在不同电压下操作的邻近元件，因此需要这样的隔离结构。其中一个影响包括使金属氧化物半导体晶体管的启始电压VT产生不受欢迎的偏移。
隔离结构包括位于P型半导体基材110中的N型埋入层102与106。隔离结构更包括两个分离的N型隔离环112与124，其中N型隔离环112与124分别与分离的N型埋入层102与106交接，而分别界定出低电压电路区104以及中间电压电路区108。可将N型通道金属氧化物半导体晶体管的P+型井接触114设置在P型井116上。可将P型通道金属氧化物半导体晶体管的N+型井接触118设置在N型井120上。P型井116与N型井120形成在P型磊晶层121上。N型隔离环112与正电压电源连接，并垂直延伸至N型埋入层102，因而产生低电压电路区104中的元件的隔离N型杯。可将N型通道金属氧化物半导体晶体管的P+型井接触126设置在P型井128上。可将P型通道金属氧化物半导体晶体管的N+型井接触130设置在N型井132上。以如同低电压电路区104的方式，将中间电压电路区108建构在P型磊晶层122上。N型隔离环124与正电压电源连接，并垂直延伸至N型埋入层106，因而产生中间电压电路区108中的元件的隔离N型杯。P型隔离环134更进一步分隔并环绕住低电压电路区104与中间电压电路区108，其中P型隔离环134垂直延伸至整个IC芯片所共有的P型半导体基材110。P型隔离环134、N型隔离环112与124、以及N型埋入层102与106确保了低电压电路区104与中间电压电路区108之间彼此受到适当隔离。
N型隔离环112连接于2.5V电源，且P型半导体基材110则接地。因此，2.5V的偏压出现在横跨N型埋入层102与P型半导体基材110之间的接面，以及横跨在N型隔离环112与P型隔离环134之间的接面。相似地，N型隔离环124连接于5V电源，P型半导体基材110接地。因此，5V的偏压出现在横跨N型埋入层106与P型半导体基材110之间的接面，以及横跨在N型隔离环124与P型隔离环134之间的接面。这些受到偏压的接面与低电压电路区104中的P型井116及N型井120，以及中间电压电路区108中的P型井128及N型井132之间的距离相同。而可将低电压电路区104以及中间电压电路区108中的元件与背面偏压适当隔离。因此，这些元件的启始电压偏移的问题可获得排除。
虽然传统隔离结构可适当地隔离低电压电路区104与中间电压电路区108，但此传统隔离结构占据了过大的布局面积。如同以上所述，传统隔离结构使用了三个结构单元，即N型隔离环112、P型隔离环134以及N型隔离环124来横向隔离低电压电路区104与中间电压电路区108。因此，迫切需要一种更小巧的隔离结构。
此外，无法仅藉由移除横向位于低电压电路区104与中间电压电路区108间的部分隔离结构的方式，轻易地使半导体元件变得更小巧。传统上，制作N型埋入层102与106时是利用热处理制程将植入的离子驱入P型半导体基材110中。沉积初始磊晶层在半导体基材110上的N型埋入层102与106上方。在沉积制程的高温期间，会将半导体基材110中的P型掺质驱入初始磊晶层中。这就是所谓的“自动掺杂(Auto-doping)”制程。利用离子植入与热处理制程来制作N型隔离环112与124以及P型隔离环134，其中热处理制程可驱动植入的离子使其深入初始磊晶层中，因而形成P型磊晶层121与122。因为P型掺质是“自动地”掺杂至P型磊晶层121与122中，因此其掺质密度相对较低。若移除低电压电路区104与中间电压电路区108间的部分隔离结构，由于P型磊晶层121与122的低掺质密度，将会造成穿孔通过P型井116、N型井120、P型井128、N型井132以及N型埋入层102与106之间。
请参阅图2是绘示依照本发明一较佳实施例的一种半导体元件结构200的剖面图，其中此半导体元件结构200包括隔离结构，用以隔离在相同P型半导体基材210上的各种操作电压的元件，但占据较少的布局面积。在不同电压下操作的第一电压电路区204以及第二电压电路区208相似于图1所示的电压电路区。隔离结构包括位于第一电压电路区204的N型埋入层202以及位于第二电压电路区208的N型埋入层206。N型埋入层206与N型埋入层202呈连续，并延伸穿过第一电压电路区204与第二电压电路区208。N型隔离环212垂直延伸至N型埋入层202与206并与之交接。隔离墙211，例如N型井，位于第一电压电路区204与第二电压电路区208之间，并垂直延伸至N型埋入层202与206且与之交接。N型隔离环212的左翼与隔离墙211提供了第一电压电路区204隔离N型杯。在第一电压电路区204中，可将N型通道金属氧化物半导体晶体管的P+型井接触214设在P型井216上。可将P型通道金属氧化物半导体晶体管的N+型井接触218设在N型井220上。N型隔离环212的右翼与隔离墙211提供了第二电压电路区208隔离N型杯。N型隔离环212的右翼与隔离墙211提供了第二电压电路区208隔离N型杯。在第二电压电路区208中，可将N型通道金属氧化物半导体晶体管的P+型井接触226设在P型井228上。可将P型通道金属氧化物半导体晶体管的N+型井接触230设在N型井232上。如此一来，仅有N型隔离墙211的一线介于第一电压电路区204与第二电压电路区208之间，取代图1所出现的三条界线。因此，可省下相当大的布局面积。
第一电压电路区204与第二电压电路区208为防护环234，例如P型隔离环，所围绕但并不为其所分隔。防护环234垂直延伸至整个IC芯片共有的P型半导体基材210，并与之交接。防护环234、N型隔离环212、隔离墙211以及N型埋入层202与206确保各电路区彼此隔离且与背面偏压隔离。N型隔离环212连接于正电源，因而使N型隔离环212相对于其邻近结构产生一偏压。举例而言，介于N型隔离环212与P型半导体基材210之间的2.5V偏压横跨在N型埋入层202与P型半导体基材210之间的接面，并横跨在N型隔离环212与防护环234之间的接面。相似地，介于N型隔离环212与P型半导体基材210之间的2.5V偏压横跨在N型埋入层206与P型半导体基材210之间的接面。值得注意的一点，N型埋入层202与N型埋入层206维持连续性。如此可将第一电压电路区204和第二电压电路区208与背面偏压适当隔离。因此，两电路区的金属氧化物半导体晶体管的偏移启始电压实质上可完全不受背面偏压所造成的不受欢迎的电性作用的影响。
将分开P型井216及N型井220与N型隔离环212及N型埋入层202的隔离层221以离子强化，藉以提供相对于图1的P型磊晶层121的掺质离子密度较高的掺质密度。同样地，将分开P型井228及N型井232与N型隔离环212及N型埋入层206的隔离层222以离子强化，藉以提供相对于图1的P型磊晶层122的掺质离子密度较高的掺质密度。经离子强化的隔离层221与222的掺质密度的范围建议介于1×1012原子/平方公分至5×1014原子/平方公分。这些经离子强化的隔离层221与222可防止穿孔通过第一电压电路区204与第二电压电路区208中N型埋入层202和206与P型井216、N型井220、P型井228以及N型井232之间。
有许多方式来了解经离子强化的隔离层221与222的掺质密度的建议范围。在本实施例中，经离子强化的隔离层221与222是先利用沉积方式形成磊晶层在P型半导体基材210上的N型埋入层202与206上方。进行百万赫级(高能量)的离子植入制程，以将经离子强化的隔离层221与222的掺质密度调整至所需的适当程度。举例而言，可在1.0MeV至3.0MeV的能量下，将P型离子植入经离子强化的隔离层221与222中。在一替代例子，可利用一连串的步骤，包括初始离子植入与热处理，来获得经离子强化的隔离层221与222的掺质密度。此一替代例子类似于形成“驱入(Drive-in)”井的制程，其中驱入井例如有N型隔离环212、隔离墙211以及防护环234。
在本发明的另一实施例中，可省略隔离墙211，而经离子强化的隔离层221与222则成为一连续层。此实施例可使第一电压电路区204与第二电压电路区208具有更小的布局。
请参阅图3是绘示一种半导体元件结构300的剖面图，其中此半导体元件结构300包括隔离结构，用以隔离在相同P型半导体基材310上的各种操作电压的元件，但占据较少的布局面积。在不同电压下操作的第一电压电路区304以及第二电压电路区308相似于图1所示的电压电路区。隔离结构包括N型埋入层302横跨第一电压电路区304与第二电压电路区308。N型隔离环312垂直延伸至N型埋入层302并与之交接。如此提供了第一电压电路区304与第二电压电路区308隔离N型杯。在第一电压电路区304中，可将N型通道金属氧化物半导体晶体管的P+型井接触314设在P型井316上。可将P型通道金属氧化物半导体晶体管的N+型井接触318设在N型井320上。在第二电压电路区308中，可将N型通道金属氧化物半导体晶体管的P+型井接触326设在P型井328上。可将P型通道金属氧化物半导体晶体管的N+型井接触330设在N型井332上。因此，半导体元件结构300可更小型化。
第一电压电路区304与第二电压电路区308为防护环334，例如P型隔离环，所围绕。防护环334垂直延伸至整个IC芯片共有的P型半导体基材310，并与之交接。防护环334、N型隔离环312以及N型埋入层302确保各电路区与背面偏压隔离。N型隔离环312连接于正电源，因而使N型隔离环312相对于其邻近结构产生一偏压。举例而言，介于N型隔离环312与P型半导体基材310之间的2.5V偏压横跨在N型埋入层302与P型半导体基材310之间的接面，并横跨在N型隔离环312与防护环334之间的接面。如此可将第一电压电路区304和第二电压电路区308与背面偏压适当隔离。因此，两电路区的金属氧化物半导体晶体管的偏移启始电压实质上可完全不受背面偏压所造成的不受欢迎的电性作用的影响。
隔离层321与隔离层322变成一连续层。将分开P型井316及N型井320与N型隔离环312及N型埋入层302的隔离层321以离子强化，藉以提供相对于图1的P型磊晶层121的掺质离子密度较高的掺质密度。将分开P型井328及N型井332与N型隔离隔离环312及N型埋入层306的隔离层322以离子强化，藉以提供相对于图1的P型磊晶层122的掺质离子密度较高的掺质密度。经离子强化的隔离层321或322的掺质密度的范围建议介于1×1012原子/平方公分至5×1014原子/平方公分。经离子强化的隔离层321或322可防止穿孔通过第一电压电路区304与第二电压电路区308中N型埋入层302与P型井316、N型井320、P型井328以及N型井332之间。
有许多方式来了解经离子强化的隔离层321的掺质密度的建议范围。在本实施例中，经离子强化的隔离层321是先利用沉积方式形成磊晶层在P型半导体基材310上的N型埋入层302上方。进行百万赫级(高能量)的离子植入制程，以将经离子强化的隔离层321的掺质密度调整至所需的适当程度。举例而言，可在1.0MeV至3.0MeV的能量下，将P型离子植入经离子强化的隔离层321中。在一替代例子，可利用一连串的步骤，包括初始离子植入与热处理，来获得经离子强化的隔离层321的掺质密度。此一替代例子类似于形成“驱入(Drive-in)”井的制程，其中驱入井例如有N型隔离环312以及防护环334。
上述所提出的实施例是建立在P型基材上。然而，亦可使用N型基材并利用相同于上述的方式来实施本发明。举例而言，可将半导体元件结构200的各部分予以倒转，而使隔离环与经离子强化的隔离层具有相反的电性。同样地，隔离环/埋入层与半导体基材也应该为相反电性。可了解到的一点是，熟习此项技艺者可轻易地执行此实施例。
上述提供了许多不同的实施例或实施本发明的不同特征的实施例。组成与制程的特殊实施例的描述有助于阐明本发明。当然，这些仅是实施例子，而非用以限制本发明，本发明的保护范围当视后附的申请专利范围所界定者为准。
虽然本发明已以一或多个特殊例子说明且描述如上，然其并非用以将本发明限定在所述的细节上，因为在不脱离后附申请专利范围的精神和等效范围内，当可作各种的润饰与结构的变更。因此，应可利用与本发明的范围相符的方式，如后附的申请专利范围所界定者，而广泛地推论后附的申请专利范围。

Claims (9)

1、一种半导体结构，用以隔离在不同电压下操作的一第一电路区与一第二电路区，其特征在于其中所述的半导体结构至少包括：
一隔离环，位于一半导体基材上，并围绕该第一电路区与该第二电路区；以及
一埋入隔离层，连续地延伸穿过该半导体基材中的该第一电路区与该第二电路区，其中该埋入隔离层与该隔离环交接，藉以将该第一电路区及该第二电路区与该半导体基材的一背面偏压隔离。
2、根据权利要求1所述的半导体结构，其特征在于其更至少包括一经离子强化隔离层，将位于该第一电路区及该第二电路区中的复数个元件与该隔离环及该埋入隔离层分开。
3、根据权利要求2所述的半导体结构，其特征在于其中所述的经离子强化隔离层在一植入能量介于1.0MeV至3.0MeV下，植入有复数个离子。
4、根据权利要求2所述的半导体结构，其特征在于其中所述的经离子强化隔离层的一离子密度介于1×1012原子/平方公分至5×1014原子/平方公分之间。
5、根据权利要求2所述的半导体结构，其特征在于其中所述的经离子强化隔离层的极性相反于该隔离环以及该埋入隔离层的极性。
6、根据权利要求1所述的半导体结构，其特征在于其中所述的半导体基材的极性相反于该隔离环以及该埋入隔离层的极性。
7、根据权利要求1所述的半导体结构，其特征在于其中所述的隔离环与一正电源连接。
8、根据权利要求1所述的半导体结构，其特征在于其更至少包括一隔离墙位于该第一电路区与该第二电路区之间，且与该埋入隔离层交接。
9、根据权利要求1所述的半导体结构，其特征在于其更至少包括一防护环围绕该隔离环。
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