CN1767196A - 半导体器件 - Google Patents

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Abstract

提供一种半导体器件，其中对于具有彼此不同的各自功能的区域来说，可以同时调整晶体管中的栅电极的阈值。该半导体器件具有：P型Si衬底(109)；位于P型Si衬底(109)的元件形成表面侧的P型环形阱(181)；和位于P型环形阱(181)之内的N型环形阱(183)。此外，SRAM－P型阱(185)和SRAM－N型阱(189)位于N型环形阱(183)之内。深N型阱(133)比SRAM－P型阱(185)和SRAM－N型阱(189)更靠近P型Si衬底(109)的底侧。多个P型阱(103)位于P型环形阱(181)之外，并且以阱(101)封闭P型阱(103)的外侧面的方式提供N型阱(101)。

Description

半导体器件
本申请基于日本专利申请NO.2004-299245，在此引入其内容以作参考。
技术领域
本发明涉及半导体器件。
背景技术
为了诸如处理器等半导体器件的节电，有效的是根据施加到处理器的处理负载等以多步来改变电压。也就是说，有效的是通过控制施加到以如下状态提供的晶体管所在的区域的电压来改变晶体管的栅电极的阈值，在该状态中电压(反向偏压)被施加到半导体器件中提供晶体管的区域。
此外，当在一些情况下在诸如处理器的半导体器件中提供具有不同功能的多个区域时，对于上述区域的每一个来说需要控制晶体管栅电极的阈值。即使在上述情况下，通过控制施加到以如下状态提供的晶体管所在的特定区域的电压来改变晶体管的栅电极的阈值也是有效的，在该状态中电压(反向偏压)被施加到半导体器件中的区域中的每一个中。
例如，日本特开专利公开No.2-283062中公开了可以施加反向偏压的现有半导体器件。根据该文献，在一种导电类型的半导体衬底中提供相反导电类型的阱区，在相反导电类型的上述阱区中形成一种导电类型的场效应晶体管，并且在衬底上形成相反导电类型的场效应晶体管。此外，描述了以环绕如下区域的方式提供相反导电类型的阱区的结构，在该区域中在被封闭的衬底表面上形成相反导电类型的场效应晶体管。也就是说，在P型衬底中形成海洋状(sea-shaped)的N型阱，并在上述海洋状的N型阱中形成岛状的P型区域。
日本特开专利公开No.2-283062中公开了可以在上述结构中消除阱之间的互连，以实现具有更小尺寸和更高密度的C-MOS IC。
此外，日本特开专利公开No.7-58289中还公开了另一种现有半导体器件。图8是示出该半导体器件的结构的截面图。在半导体衬底3中形成两个深N型阱5a和5b，在其中深扩散N型杂质。在深N型阱5a中还形成P阱6a和N阱7a，以形成CMOS数字电路(未示出)。通过高浓度的杂质层N+将数字电源VDD连接到N阱7a。在深N型阱5b中还形成P阱6b和N阱7b，以形成CMOS模拟电路(未示出)。通过高浓度的杂质层N+将模拟电源VDD连接到N阱7b。
在数字电路区和模拟电路区之间的P型衬底3表面中形成的P阱4中形成两个N型高浓度杂质区N+和一个P型高浓度杂质区P+。将两个杂质区N+中的一个连接到数字电源VDD，并将另一个连接到模拟电源VDD。通过用于衬底的专有接地端GND将杂质区P+连接到地电源(未示出)，且P阱4成为接地区。
根据上述结构，日本特开专利公开No.7-58289公开了如下内容：形成数字电路的区域和形成模拟电路的区域分别是包括深N型阱的三阱结构，并且两个电路通过上述结构被电隔离，以控制数字电路和模拟电路之间的电互扰。
然而，上述专利文献中公开的现有技术具有以下问题有待解决。
首先，对于根据日本特开专利公开No.2-283062的半导体器件，当提供单独具有各自功能的多个区域(核心区域、SRAM区域、输入—输出区域等等)时，难以同时控制每个区域的晶体管中的栅电极的阈值。例如，当需要对具有不同功能的每个区域同时控制用于P型阱或N型阱的反偏电位时，由于需要在具有不同功能的多个半导体芯片当中进行互连，将引起元件尺寸的增大。
其次，对于根据日本特开专利公开No.7-58289的半导体器件，由于在海洋状P型衬底中提供了多个岛状N型阱，因此难以同时调整N型阱中的PMOS栅电极的阈值。例如，当需要同时调整多个N型阱的电位时，由于需要在分离方式的多个N型阱中进行金属互连，因此用于互连的布图将复杂化。因此，不能避免芯片面积的增大。
发明内容
根据本发明的第一方面，提供一种半导体器件，包括：一种导电类型的半导体衬底；一种导电类型的第一环形区域，其形成在半导体衬底的元件形成表面侧，并在基本平行于元件形成表面的平面中具有环形形状；相反导电类型的第二环形区域，其形成在半导体衬底的元件形成表面侧的第一环形区域之内，并在基本平行于元件形成表面的平面中具有环形形状；一种导电类型的第一区域，其形成在半导体衬底的元件形成表面侧的第二环形区域之内；位于第一区域上的第一晶体管；相反导电类型的第二区域，其形成在半导体衬底的元件形成表面侧的第二环形区域之内；位于第二区域上的第二晶体管；具有如下结构的相反导电类型的下部区域，在该结构中下部区域比第一和第二区域更靠近半导体衬底的底侧，且第一区域与半导体衬底的底侧彼此隔开；一种导电类型的多个第三区域，其形成在半导体衬底的元件形成表面侧的第二环形区域之外，并通过半导体衬底的底侧彼此电连接；位于第三区域上的第三晶体管；具有如下结构的相反导电类型的第四区域，在该结构中第四区域形成在半导体衬底的元件形成表面侧的第二环形区域之外，并由第一环形区域与第二环形区域和下部区域隔开，并封闭第三区域的每个外侧面；以及位于第四区域上的第四晶体管。
根据该结构，在相反导电类型的第二环形区域之内形成一种导电类型的第一区域，并在相反导电类型的第二环形区域之外形成一种导电类型的第三区域。此外，第一区域和半导体衬底的底侧由相反导电类型的下部区域彼此隔开。由此，一种导电类型的第一区域和一种导电类型的第三区域通过相反导电类型的第二环形区域和相反导电类型的下部区域彼此隔开。因此，可以分别单独控制施加到一种导电类型的第一区域的反向偏压和施加到一种导电类型的第三区域的反向偏压。
此外，根据该结构，提供一种导电类型的第一环形区域，通过它将相反导电类型的第二环形区域和相反导电类型的下部区域与相反导电类型的第四环形区域隔开。由此，即使当相反导电类型的第二环形区域，或相反导电类型的下部区域电连接到相反导电类型的第二区域时，也通过一种导电类型的第一环形区域将相反导电类型的第二区域与相反导电类型的第四区域隔开。因此，可以分别单独控制施加到相反导电类型的第二区域的反向偏压和施加到相反导电类型的第四区域的反向偏压。
此外，根据该结构，一种导电类型的多个第三区域的底部通过半导体衬底的底侧彼此连接，其中一种导电类型的多个第三区域在如下状态下以岛状形成，该状态是：通过相反导电类型的海洋状第四区域将第三区域封闭在半导体衬底的元件形成表面侧。由此，通过半导体衬底的底侧将第三区域的电位调整到相同电位。此外，由于以海洋状提供第四区域，因此将整个第四区域的电位调整到相同电位。因此，可以同时控制存在于一种导电类型的多个区域上的晶体管的栅电极的阈值，并且可以同时控制存在于相反导电类型的多个区域上的晶体管的栅电极的阈值。
由此，根据上述结构，可以分别单独控制用于第一晶体管、第二晶体管、第三晶体管和第四晶体管的栅电极的阈值。因此，根据上述结构，可以获得如下半导体器件，通过该半导体器件，对于具有不同功能的每个区域来说，可以同时调整晶体管的栅电极的阈值。
这里，半导体衬底的底侧是指一种导电类型的区域，其比第一区域和第二区域更靠近半导体衬底的底部一侧，但在本发明中不以限制性方式指绝对位置。
在本发明中，“环形形状”可以表示具有在平面中分开内部区域和外部区域并在两个区域之间提供电绝缘功能的形状，而不指意味着限于圆环的形状。
根据本发明，基于根据本发明特定结构的半导体器件，对于具有不同功能的每个区域来说，可以同时调整晶体管的栅电极的阈值。
根据本发明的半导体器件可以具有如下结构，在该结构中上述下部区域覆盖第一区域的底部，并贴在第二区域的底部和第二环形区域的底部上。
根据该结构，可以基于简单的结构以稳定的方式隔开一种导电类型的第一区域和半导体衬底中一种导电类型的底侧。由此，可以以稳定的方式控制从第一区域到半导体衬底的底侧的漏电。此外，由于下部区域贴在第二区域的底部和第二环形区域的底部上，因此可以在第二环形区域上引出对第二区域施加反向偏压的电位控制单元。
根据本发明的半导体器件可以具有如下结构，在该结构中上述第四区域封闭第一环形区域的侧面，且上述第一环形区域贴在半导体衬底的底侧上。
根据该结构，即使当提供海洋状第四区域和被第一环形区域封闭的岛状区域时，也可以基于简单的结构以稳定的方式将第四区域与第二环形区域和下部区域隔开。由此，可以以稳定的方式控制从第四区域到第二环形区域和下部区域的漏电。
根据本发明的半导体器件可以具有如下结构，在该结构中提供多个上述第二区域，上述第一区域连续地封闭多个第二区域的外侧面，且多个第二区域通过下部区域彼此电连接。
根据该结构，由于多个第二区域通过下部区域彼此电连接，因此可以同时控制施加到多个第二区域的反向偏压。此外，由于第一区域为海洋状，因此将整个第一区域调整到相同电位。由此，可以同时控制存在于相反导电类型的多个区域上的晶体管的栅电极的阈值，并且还可以同时控制存在于一种导电类型的区域上的晶体管的栅电极的阈值。
根据本发明的半导体器件可以具有如下结构，在该结构中半导体器件还包括：电连接上述第一区域的第一电位控制单元；电连接上述第二区域的第二电位控制单元；电连接上述第三区域的第三电位控制单元；以及电连接上述第四区域的第四电位控制单元，其中分别单独控制第一电位控制单元、第二电位控制单元、第三电位控制单元和第四电位控制单元。
根据该结构，由于分别单独控制第一电位控制单元、第二电位控制单元、第三电位控制单元和第四电位控制单元，因此可以单独地、独立地控制第一区域的电位、第二区域的电位、第三区域的电位和第四区域的电位。由此，可以单独控制第一晶体管、第二晶体管、第三晶体管和第四晶体管的栅电极的阈值。
附图说明
由以下结合附图的描述，本发明的上述和其它目的、优点和特征将更加明显，其中：
图1A是示意性地示出根据实施例1的半导体器件的结构的平面图；
图1B是示意性地示出根据实施例1的半导体器件的结构的截面图；
图2A和2B是说明用于制造根据实施例1的半导体器件的步骤的步骤截面图；
图3A和3B是说明制造根据实施例1的半导体器件的步骤的步骤截面图；
图4A和4B是说明制造根据实施例1的半导体器件的步骤的步骤截面图；
图5A和5B是说明制造根据实施例1的半导体器件的步骤的步骤截面图；
图6是说明制造根据实施例1的半导体器件的步骤的截面图；
图7是示意性地示出根据实施例2的半导体器件结构的平面图；以及
图8是说明现有的和已知的半导体器件的结构的纵向截面图。
具体实施方式
现在，将在此参考说明性实施例描述本发明。本领域技术人员将认识到，使用本发明的讲解可以完成许多可选实施例且本发明不限于用于说明目的的实施例。
在下文中，将参考附图说明根据本发明的实施例。在此，在所有附图中用相同的参考数字表示彼此相似的部件，并适当地不再描述详细说明。
<实施例1>
图1A是示意性地示出根据实施例1的半导体器件的结构的平面图，图1B是示意性地示出根据本发明的半导体器件的结构的截面图。
图1A是示意性地示出根据本发明的半导体器件的结构的平面图。图中所示的半导体器件包括：P型Si衬底109(一种导电类型的半导体衬底)；和P型环形阱181(一种导电类型的第一环形区域)，其形成在P型Si衬底109的元件形成表面侧，并在近似平行于元件形成表面的平面中具有环形形状。此外，该半导体器件在P型Si衬底109的元件形成表面侧的P型环形阱181内部N型环形阱183(相反导电类型的环形区域)。N型环形阱183具有环形形状，通过它将P型环形阱181和以后描述的SRAM-P型阱185分开。也就是说，“环形形状”是指具有分开平面图中的内部区域和外部区域并在两个区域之间提供电绝缘的功能的形状。在此，在半导体器件的元件形成表面中形成元件隔离111(STI)。
此外，根据本实施例的半导体器件具有SRAM-P型阱185(一种导电类型的第一区域)，其形成在P型Si衬底109的元件形成表面侧的N型环形阱181之内。SRAM-NMOS晶体管193a和193b(第一晶体管)位于SRAM-P型阱185上。此外，在N型环形阱183内形成SRAM-N型阱189a和189b(相反导电类型的第二区域)。SRAM-PMOS晶体管191a(第二晶体管)位于SRAM-N型阱189a上，并且SRAM-PMOS晶体管191b(第二晶体管)位于SRAM-N型阱189b上。这里，提供多个SRAM-N型阱189a和189b。此外，SRAM-P型阱185连续地封闭SRAM-N型阱189a和189b的外侧面。
图1B是根据本实施例的半导体器件沿图1A的A-A’线的纵向截面图。根据本实施例的半导体器件具有深N型阱133(相反导电类型的下部区域)，其具有如下结构，在其中阱133比SRAM-P型阱185更靠近P型Si衬底109的底侧，且SRAM-N型阱189a和189b以及SRAM-P型阱185与P型Si衬底109的底侧彼此分开。这里，深N型阱133覆盖SRAM-P型阱185的底部，并贴在SRAM-N型阱189a和189b的底部和N型环形阱183的底部上。此外，SRAM-N型阱189a和189b通过深N型阱133彼此电连接。
此外，根据本实施例的半导体器件具有P型阱103a和103b(一种导电类型的第三区域)，它们形成在P型Si衬底109的元件形成表面侧的N型环形阱183的之外，且通过P型Si衬底109的底侧彼此电连接。此外，根据本发明的半导体器件具有位于P型阱103a上的核心NMOS晶体管107a(第三晶体管)和位于P型阱103b上的核心NMOS晶体管107b(第三晶体管)。
并且，根据本实施例的半导体器件具有N型阱101(相反导电类型的第四区域)，其具有如下结构，在其中阱101形成在P型Si衬底109的元件形成表面侧的P型环形阱181之外，并封闭P型阱103a和103b的外侧面。这里，通过P型环形阱181将N型阱101与N型环形阱183和深N型阱133分开。此外，N型阱101构造为封闭P型环形阱181的侧面。而且，P型环形阱181贴在P型Si衬底109的底侧上。此外，根据本实施例的半导体器件具有位于N型阱101上的核心PMOS晶体管105a(第四晶体管)。
此外，根据本实施例的半导体器件具有电连接到SRAM-P型阱185的SRAM-P型阱接触131(第一电位控制单元)。并且，根据本实施例的半导体器件具有电连接到SRAM-N型阱189a和189b的SRAM-N型阱接触136(第二电位控制单元)。此外，根据本实施例的半导体器件具有电连接到P型阱103a和103b的P型阱接触132(第三电位控制单元)。而且，根据本实施例的半导体器件具有电连接到N型阱101的N型阱接触134(第四电位控制单元)。并且，将电压施加单元(未示出)连接到SRAM-P型阱接触131、SRAM-N型阱接触136、P型阱接触132和N型阱接触134的每一个，且单独地控制电压施加单元。
在下文中，将阐述根据本实施例的半导体器件的操作。
电源(未示出)位于本实施例中的半导体器件的外部，并将电源电压设定为1.0伏。这里，将四个电压控制器(未示出)连接到上述电源，并单独地控制它们。通过可以独立地控制的四个电压控制器中的每一个将上述电源连接到P型阱接触132、N型阱接触134、SRAM-P型阱接触131和SRAM-N型阱接触136。
并且，对P型阱接触132施加0伏至2.0伏之间的期望电压Vpw，并对SRAM-P型阱接触131施加0伏至2.0伏之间的期望电压Vpsw。另一方面，单独地对N型阱接触134施加1.0伏至3.0伏之间的期望电压Vnw，并单独地对SRAM-N型阱接触136施加1.0伏至3.0伏之间的期望电压Vsnw。
此时，通过P型阱181和P型Si衬底109将施加到P型阱接触132的电压(Vpw)施加到P型阱103a，以调整核心NMOS晶体管107a中栅电极113a的阈值，并且类似地，通过P型阱181和P型Si衬底109将电压(Vpw)施加到P型阱103b以调整核心NMOS晶体管107b中栅电极(未示出)的阈值。类似地，将施加到N型阱接触134的电压(Vnw)施加到N型阱101以调整PMOS晶体管105a中栅电极123a的阈值。
类似地，将施加到SRAM-P型阱接触131的电压(Vspw)施加到SRAM-P型阱185以调整SRAM-NMOS晶体管193a中的栅电极213a的阈值，并调整SRAM-NMOS晶体管193b中的栅电极213b的阈值。此外，通过N型环形阱183和N型深阱133将施加到SRAM-N型阱接触136的电压(Vsnw)施加到SRAM-N型阱189a，以调整SRAM-PMOS晶体管191a中的栅电极223a的阈值，并类似地，通过N型环形阱183和N型深阱133将电压(Vsnw)施加到SRAM-N型阱189b以调整SRAM-PMOS晶体管191b中的栅电极(未示出)的阈值。
下文中，将阐述制造根据本实施例的半导体器件的步骤。这里，下面的制造步骤仅说明一个示例，且根据本实施例，制造半导体器件的步骤不限于以下制造步骤。
图2A和2B是说明制造根据本实施例的半导体器件的步骤的步骤截面图。
首先，如图2A所示，通过已知方法在P型Si衬底109的元件形成表面侧形成预定数量的元件隔离区111。通过使用掩模(未示出)在P型Si衬底109的元件形成表面的预定区域中形成浅沟槽，并将绝缘材料埋入沟槽，或在沟槽内表面上形成绝缘膜，然后将各种材料中的一种填入沟槽中，来将元件隔离区111形成浅沟槽元件隔离区111(STI)。
随后，如图2B所示，使用由在P型Si衬底109的元件形成表面上涂敷并构图光致抗蚀剂获得的光致抗蚀剂掩模135，通过在1MeV和2×1013cm-2的条件下的磷离子注入，在距元件形成表面预定深度的区域形成海洋状深N型阱133。该深N型阱133形成在将在其上形成后面描述的SRAM区域中的SRAM-PMOS晶体管191a和191b、SRAM-NMOS晶体管193a和193b等的区域之下。
图3A和3B是说明制造根据本实施例的半导体器件的步骤的步骤截面图。
随后，如图3A所示，通过去除光致抗蚀剂掩模135，并使用由在P型Si衬底109的元件形成表面上涂敷并构图光致抗蚀剂获得的光致抗蚀剂掩模135，通过在例如450KeV和2×1013cm-2条件下的磷离子注入，在N型阱133的上部之上形成海洋状深N型阱101。该N型阱101不仅形成在将在其中形成后面描述的核心区域中的核心PMOS晶体管105a等的区域之下，还以使阱101以海洋状状态延伸的方式形成。这里，在这一点上，N型阱101未形成在后面描述的SRAM区域中。
然后，如图3B所示，通过去除光致抗蚀剂掩模135，并使用由在P型Si衬底109的元件形成表面上涂敷并构图光致抗蚀剂获得的光致抗蚀剂掩模135，通过在例如180KeV和3×1013cm-2条件下的硼离子注入，形成P型阱103a和103b以及P型阱181。这里，P型阱103a形成在将在其中形成NMOS晶体管107a等的区域之下，且P型阱103b形成在将在其上形成NMOS晶体管107b等的区域之下，其中这些区域在后面描述的核心区域中。此外，以使阱181封闭恰在深N型阱133上的区域的方式形成P型环形阱181。
图4A和4B是说明制造根据本实施例的半导体器件的步骤的步骤截面图。
随后，如图4A所示，通过去除光致抗蚀剂135，并使用由在P型Si衬底109的元件形成表面上涂敷并构图光致抗蚀剂获得的光致抗蚀剂掩模135，通过在例如450KeV和3×1013cm-2条件下的磷离子注入，形成N型环形阱183和SRAM-N型阱189a和189b，使得阱183、189a和189b贴在深N型阱133的上表面上。此外，在N型环形阱183之内形成SRAM-N型阱189a和189b。这里，SRAM-N型阱189a形成在将在其上形成SRAM-PMOS晶体管191a等的区域之下，且SRAM-N型阱189b形成在将在其上形成SRAM-PMOS晶体管191b等的区域之下，其中这些区域在后面描述的SRAM区域中。
然后，如图4B所示，通过去除光致抗蚀剂掩模135，并使用由在P型Si衬底109的元件形成表面上涂敷并构图光致抗蚀剂获得的光致抗蚀剂掩模135，通过在例如180KeV和3×1013cm-2条件下的硼离子注入，形成SRAM-P型阱185。这里，SRAM-P型阱185形成在N型环形阱183之内。此外，SRAM-P型阱185形成在将在其上形成SRAM-NMOS晶体管193a和193b等的区域之下，该区域位于后面描述的SRAM区域中。
随后，如图5A所示，去除光致抗蚀剂掩模135，并通过已知方法，在如下区域中的元件形成表面上形成由硅氧化物层构成的栅绝缘层115a、125a、215a、215b和225a(一些层未示出)，在该区域中形成将在后面描述的核心NMOS晶体管107a和107b、核心PMOS晶体管105a、SRAM-NMOS晶体管193a和193b、以及SRAM-PMOS形成晶体管191a和191b。
然后，在栅绝缘层115a、125a、215a、215b和225a(一些层未示出)上形成由多晶硅层构成的栅电极113a、123a、213a、213b和223a(一些电极未示出)(未示出侧壁)。具体地，在P型Si衬底109的元件形成表面上形成硅氧化物层和多晶硅层的多层膜，并使用多层膜的光致抗蚀剂掩模(未示出)，通过选择性蚀刻和构图形成栅绝缘层115a、125a、215a、215b和225a(一些层未示出)和栅电极113a、123a、213a、213b和223a(一些电极未示出)。
随后，如图5B所示，通过在例如30KeV和5×1015cm-2的条件下，将砷(As)离子注入到P型阱103a、103b、185中，在以下状态下形成用作核心NMOS晶体管107a的源电极或漏电极的n+扩散区117a和119a、用作核心NMOS晶体管107b的源电极或漏电极的n+扩散区(未示出)、用作SRAM-NMOS晶体管193a的源电极或漏电极的n+扩散区217a和219a、以及用作SRAM-NMOS晶体管193b的源电极或漏电极的n+扩散区217b和219b，该状态是：在其中形成核心PMOS晶体管105a的区域(其中形成N型阱101的区域)；在其中形成SRAM-PMOS晶体管191a的区域(其中形成SRAM-N型阱189a的区域)；和在其中形成的SRAM-PMOS晶体管191b的区域(其中形成SRAM-N型阱189b的区域)被光致抗蚀剂掩模(未示出)覆盖。在此，在这种情况下，在N型阱101上形成N型阱接触134，并在N型环形阱183上形成SRAM-N型阱接触136。
图6是用于说明制造根据本实施例的半导体器件的步骤的截面图。
然后，如图6所示，通过在2KeV和5×1015cm-2的条件下，将硼(B)离子注入到N型阱101和SRAM-N型阱189a和189b中，在如下状态下形成用作核心PMOS晶体管105a的源电极或漏电极的p+扩散区127a和129a、用作SRAM-PMOS晶体管191a的源电极或漏电极的p+扩散区227a和229a、以及用作SRAM-PMOS晶体管191b(未示出)的源电极或漏电极的p+扩散区(未示出)，该状态是：在其中形成核心NMOS晶体管107a的区域(其中形成P型阱103a的区域)；在其中形成核心NMOS晶体管107b的区域(其中形成P型阱103b的区域)；在其中形成SRAM-NMOS晶体管193a的区域(其中形成SRAM-P型阱(未示出)的区域)；和在其中形成SRAM-NMOS晶体管193b的区域(其中形成SRAM-P型阱(未示出)的区域)被光致抗蚀剂掩模(未示出)覆盖。这里，在这种情况下，在SRAM-P型阱185上形成SRAM-P型阱接触131，并在P型环形阱181上形成P型阱接触132。
下文中，将说明根据本实施例的半导体器件的优点。
基于根据本实施例的半导体器件，可以获得这样的半导体器件，其中对于包含在单独具有各自功能的核心区域和SRAM区域中的N型阱和P型阱的每一个来说，可以同时调整晶体管中的栅电极的阈值。下文中，将详细描述原因。
根据上述半导体器件，提供N型环形阱183和深N型阱133，以将SRAM-P型阱185与P型Si衬底109的底侧分开。由此，由N型环形阱183和深N型阱133将通过P型Si衬底109的底侧彼此电连接的SRAM-P型阱185和P型阱103a以及103b彼此分开。因此，可以彼此单独地控制施加到SRAM-P型阱185的反向偏压以及施加到P型阱103a和103b的区域的反向偏压。
此外，根据本半导体器件提供了将N型环形阱183和深N型阱133与N型阱101分开的P型环形阱181。由此，当将N型环形阱183或深N型阱133电连接到SRAM-N型阱189a和189b时，通过P型环形阱181将SRAM-N型阱189a和189b与N型阱101分开。因此，可以彼此单独地控制施加到SRAM-N型阱189a和189b的反向偏压以及施加到N型阱101的反向偏压。
此外，根据上述结构，通过P型Si衬底109的底侧将P型阱103a和103b的底部彼此连接，其中P型阱103a和103b在如下状态下以岛状提供，该状态是：由以海洋状位于半导体衬底的元件形成表面侧的P型环形阱181的外部的N型阱101封闭阱103a和103b。由此，通过P型Si衬底109的底侧将P型阱103a和103b的电位调整到相同电位。此外，由于N型阱101以海洋状提供，因此，将整个N型阱101调整到相同电位。这样，可以同时调整存在于P型阱103a上的用于核心NMOS晶体管107a的栅电极的阈值和存在于P型阱103b上的核心NMOS晶体管107b的栅电极的阈值，并且可以单独调整存在于N型阱101上的核心PMOS晶体管105a。
此外，根据上述结构，通过深N型阱133将在如下状态下以岛状提供的SRAM-N型阱189a和189b的底部彼此连接，该状态是：由以海洋状提供在半导体衬底的元件形成表面侧的N型环形阱183内部的SRAM-P型阱185将阱189a和189b封闭。由此，通过深N型阱133将SRAM-N型阱189a和189b的电位调整到相同电位。此外，由于以海洋状提供SRAM-P型阱185，因此将整个SRAM-P型阱185调整到相同电位。这样，可以同时调整存在于SRAM-P型阱185上的SRAM-NMOS晶体管193a和193b的栅电极的阈值，并且可以同时调整存在于SRAM-N型阱189a上的SRAM-PMOS晶体管191a和存在于SRAM-N型阱189b上的SRAM-PMOS晶体管191b。
由此，在SRAM-NMOS晶体管193a和193b、SRAM-PMOS晶体管191a和191b、以及核心NMOS晶体管107a和107b的每一组中可以同时控制栅电极的阈值，并且对于SRAM-NMOS晶体管193a和193b、SRAM-PMOS晶体管191a和191b、核心NMOS晶体管107a和107b以及核心PMOS晶体管105a的每一组，可以单独控制栅电极的阈值。因此，根据本半导体器件，对于包含在核心区域和SRAM区域中的N型阱和P型阱的每一个，可以同时调整晶体管中的栅电极的阈值。
此外，根据本实施例可以实现更小尺寸的半导体器件。也就是说，由于通过P型Si衬底109的底侧将多个岛状P型阱103a和103b的电位调整到相同电位，因此可以省去连接P型阱103a和103b的互连。此外，由于通过深N型阱133将SRAM-N型阱189a和189b的电位调整到相同电位，因此可以省去连接SRAM-N型阱189a和189b的互连。
此外，通过P型阱181和P型Si衬底109将施加到P型阱接触132的电压(Vpw)相似地施加到P型阱103a。而且，通过N型环形阱183和N型深阱133将施加到SRAM-N型阱接触136的电压(Vsnw)相似地施加到SRAM-N型阱189a和189b。
由此，可以将P阱接触和N阱接触引出到远离晶体管的点。因此，可以减小P型Si衬底109之外的互连的行程长度，以根据本实施例实现具有更小尺寸的半导体器件。
<实施例2>
图7是示意性地示出根据实施例2的半导体器件结构的平面图。
根据本实施例的半导体器件的结构基本与根据实施例1的半导体器件的结构相似。这里，本实施例的结构与实施例1的结构的区别在于，除核心区域和SRAM区域之外，还提供输入-输出区域。而且，输入-输出区域的结构与SRAM区域的结构基本相似。
根据本实施例的半导体器件具有：P型Si衬底(未示出)；和SRAM-P型环形阱781，其形成在P型Si衬底(未示出)的元件形成表面侧，并在基本平行于元件形成表面的平面中具有环形形状。此外，根据本实施例的半导体器件具有SRAM-N型环形阱783，其形成在P型Si衬底(未示出)的元件形成表面侧的SRAM-N型阱781之内，并在基本平行于元件形成表面的平面中具有环形形状。
而且，本实施例中的半导体器件具有SRAM-N型环形阱785，其形成在P型Si衬底(未示出)的元件形成表面侧的SRAM-N型环形阱783之内。SRAM-NMOS晶体管793a和793b位于SRAM-P型阱785上。此外，根据本实施例的半导体器件具有SRAM-N型阱789a和789b，其位于P型Si衬底(未示出)的元件形成表面侧的SRAM-N型环形阱783之内。SRAM-PMOS晶体管791a位于SRAM-N型阱789a上，并且SRAM-PMOS晶体管791b位于SRAM-N型阱789b上。这里，提供了多个SRAM-N型阱789a和多个SRAM-N型阱789b。而且，SRAM-P型阱785连续地封闭SRAM-N型阱789a和789b的外侧面。
此外，根据本实施例的半导体器件具有输入-输出P型环形阱761，其形成在P型Si衬底(未示出)的元件形成表面侧，并在基本平行于元件形成表面的平面中具有环形形状。而且，根据本实施例的半导体器件具有输入-输出N型环形阱763，其形成在P型Si衬底(未示出)的元件形成表面侧的输入-输出P型环形阱761之内，并在基板平行于元件形成表面的平面中具有环形形状。
此外，根据本实施例的半导体器件具有输入-输出P型阱765，其形成在P型Si衬底(未示出)的元件形成表面侧的输入-输出N型环形阱763之内。输入-输出NMOS晶体管773a和773b位于输入-输出P型阱765上。此外，根据本实施例的半导体器件具有输入-输出N型阱769a和769b，其形成在P型Si衬底(未示出)的元件形成表面侧的输入-输出N型环形阱763之内。输入-输出-PMOS晶体管771a位于输入-输出N型阱769a上，并且输入-输出-PMOS晶体管771b位于输入-输出N型阱769b上。这里，提供了多个输入-输出N型阱769a和769b。此外，输入-输出P型阱765连续地封闭输入-输出N型阱769a和769b的外侧面。
此外，根据本实施例的半导体器件包括具有如下结构的SRAM-深N型阱(未示出)，在该结构中SRAM-深N型阱比SRAM-P型阱785更靠近P型Si衬底(未示出)底侧，且SRAM-N型阱789a和789b、SRAM-P型阱785以及P型Si衬底的底侧彼此隔开。这里，SRAM-深N型阱(未示出)覆盖SRAM-P型阱785的底部，并贴在SRAM-N型阱789a和789b的底部以及N型环形阱783的底部上。此外，SRAM-N型阱789a和789b通过SRAM-深N型阱(未示出)彼此电连接。
而且，根据本实施例的半导体器件包括具有如下结构的输入-输出深N型阱(未示出)，在该结构中输入-输出深N型阱比SRAM-P型阱765更靠近P型Si衬底(未示出)的底侧，且输入-输出N型阱769a和769b、输入-输出P型阱765以及P型Si衬底(未示出)的底侧彼此隔开。这里，输入-输出深N型阱(未示出)覆盖输入-输出P型阱765的底部，并贴在阱765的底部、输入-输出N型阱769a和769b的底部以及输入-输出N型环形阱763的底部上。此外，输入-输出N型阱769a和769b通过输入-输出深N型阱(未示出)彼此电连接。
根据本实施例的半导体器件具有P型阱703a、703b、703c以及703d，它们形成在P型Si衬底(未示出)的元件形成表面侧的SRAM-P型环形阱781和输入-输出P型环形阱761之外，并通过P型Si衬底(未示出)的底侧彼此电连接。此外，根据本实施例的半导体器件具有位于P型阱703a上的核心NMOS晶体管707a、位于P型阱703b上的核心NMOS晶体管707b、位于P型阱703c上的核心NMOS晶体管707c、以及位于P型阱703d上的核心NMOS晶体管707d。
并且，根据本实施例的半导体器件包括具有如下结构的N型阱701，在该结构中阱701形成在P型Si衬底(未示出)的元件形成表面侧的P型环形阱781之外，并封闭P型阱703a、703b、703c和703d的外侧面。这里，N型阱701、SRAM-N型环形阱783以及SRAM-深N型阱(未示出)通过SRAM-P型环形阱781彼此隔开；且N型阱701、输入-输出N型环形阱763以及输入-输出深N型阱(未示出)通过输入-输出P型环形阱761彼此隔开。此外，N型阱701封闭SRAM-P型环形阱781的侧面和输入-输出P型环形阱761的侧面。而且，SRAM-P型环形阱781和输入-输出P型环形阱761贴在P型Si衬底(未示出)的底侧上。此外，根据本实施例的半导体器件具有位于N型阱701上的核心PMOS晶体管705a、705b和705c。
而且，根据本实施例的半导体器件具有与SRAM-P型阱785电连接的SRAM-P型阱接触731。此外，根据本实施例的半导体器件具有与SRAM-N型阱789a和789b电连接的SRAM-N型阱接触736。
而且，根据本实施例的半导体器件具有与输入-输出P型阱765电连接的输入-输出P型阱接触751。此外，根据本实施例的半导体器件具有与输入-输出N型阱769a和769b电连接的输入-输出N型阱接触756。
并且，根据本实施例的半导体器件具有与P型阱703a、703b、703c和703d电连接的P型阱接触732和752(或者，P型阱接触732或752中的任一个)。此外，根据本实施例的半导体器件具有与N型阱701电连接的N型阱接触734和754(或这，N型阱接触734和754中的任一个)。
并且，单独控制连接到SRAM-P型阱接触731、SRAM-N型阱接触736、P型阱接触732和752、N型阱接触734和754、输入-输出P型阱接触751以及输入-输出N型阱接触756的电压施加单元(未示出)。
下文中，将阐述根据本实施例的半导体器件的优点。
即使通过根据本实施例的半导体器件，也能够以与根据实施例1的半导体器件相似的方式获得如下半导体器件，在该半导体器件中对于包含在单独具有各自功能的核心区域、SRAM区域和输入-输出区域中的N型阱和P型阱的每一个来说，可以同时调整晶体管中d栅电极的阈值。
除了上述优点外，通过根据本实施例的半导体器件还能够获得实现更小的半导体器件的有点。也就是说，如果提供P型阱接触732或752中的任一个，就可以同时控制P型阱703a、703b、703c和703d的电位。此外，如果提供N型阱接触734或754中的任一个，就可以控制N型阱701的电位。由此，可以减小P型Si衬底外部互连的行程长度，以实现具有更小尺寸的半导体器件。
除核心区域、SRAM区域和输入-输出区域的上述区域外，可以在根据本实施例的半导体器件中提供具有不同功能的其它区域。即使在这种情况下，由于使用P型环形阱和N型环形阱的上述双阱结构以及深N型阱来将除核心区域之外的任何区域与核心区域隔开，因此可以以彼此独立的方式同时控制每个区域中P型阱的电位和N型阱的电位；并且可以单独控制每个区域的电位。
已经参考附图如上描述了根据本发明的实施例。但是，上述实施例被认为是说明性的而不是限制性的，并且除以上实施例中的那些之外，本发明可以采用不同类型的结构。
显然，本发明不限于上述实施例，在不脱离本发明范围和精神的情况下可以更改和改变。

Claims (5)

1.一种半导体器件，包括：
一种导电类型的半导体衬底；
一种导电类型的第一环形区域，其形成在所述半导体衬底的元件形成表面侧，并在基本平行于所述元件形成表面的平面中具有环形形状；
相反导电类型的第二环形区域，其形成在半导体衬底的所述元件形成表面侧的所述第一环形区域之内，并在基本平行于所述元件形成表面的平面中具有环形形状；
一种导电类型的第一区域，其形成在所述半导体衬底的所述元件形成表面侧的所述第二环形区域之内；
位于所述第一区域上的第一晶体管；
相反导电类型的第二区域，其形成在所述半导体衬底的所述元件形成表面侧的所述第二环形区域之内；
位于所述第二区域上的第二晶体管；
具有如下结构的相反导电类型的下部区域，在该结构中所述下部区域比所述第一和所述第二区域更靠近所述半导体衬底的底侧，且所述第一区域与所述半导体衬底的底侧彼此隔开；
一种导电类型的多个第三区域，其形成在所述半导体衬底的所述元件形成表面侧的所述第二环形区域之外，并通过所述半导体衬底的底侧彼此电连接；
位于所述第三区域上的第三晶体管；
具有如下结构的相反导电类型的第四区域，在该结构中所述第四区域形成在所述半导体衬底的所述元件形成表面侧的所述第二环形区域之外，并由所述第一环形区域与所述第二环形区域和所述下部区域隔开，并封闭所述第三区域的每个外侧面；以及
位于所述第四区域上的第四晶体管。
2.根据权利要求1的半导体器件，
其中所述下部区域覆盖所述第一区域的底部，并贴在所述第二区域和所述第二环形区域的底部上。
3.根据权利要求1的半导体器件，
其中所述第四区域封闭所述第一环形区域的侧面，并且
所述第一环形区域贴在所述半导体衬底的底侧上。
4.根据权利要求1的半导体器件，
其中提供多个所述第二区域，
所述第一区域连续地封闭所述第二区域的每个外侧面，并且
所述多个第二区域通过所述下部区域彼此电连接。
5.根据权利要求1的半导体器件，还包括：
电连接所述第一区域的第一电位控制单元；
电连接所述第二区域的第二电位控制单元；
电连接所述第三区域的第三电位控制单元；以及
电连接所述第四区域的第四电位控制单元，
其中单独控制所述第一电位控制单元、所述第二电位控制单元、所述第三电位控制单元和所述第四电位控制单元。
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