CN1679169A - 半导体器件及其制造方法 - Google Patents

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Abstract

一种nMOS结构的半导体器件，当形成杂质扩散层(21)时，考虑到扩展区(13)及袋区(11)的形成，还考虑到用于抑制扩展区(13)的杂质扩散为目的的最佳杂质组合，扩展区(13)的杂质至少使用磷(P)，袋区(11)的杂质至少使用铟(In)，并且使用碳(C)作为扩散抑制物质。由此，特别是在nMOS结构的半导体器件中，提高阈值电压的滚降特性及电流驱动能力，降低了漏电流，同时容易且确实地实现元件的微细化·高集成化，特别地，可进行CMOS结构的半导体器件的最佳设计，实现器件性能的提高及降低功耗。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种带有源极/漏极的扩展结构的半导体器件的及其制造方法，特别是涉及一种很适合于CMOS结构的半导体器件。
背景技术
目前，作为MOS晶体管的结构，正在采用能够抑制短沟道效应并提高耐热载流子性质的LDD结构。
另一方面，随着推进半导体器件的微细化·高集成化，在MOS晶体管中，正不断缩短栅极长度。但是，由于缩短了栅极长度，源极/漏极的寄生电阻的影响就逐步明显。因此，为了对策于此，提出了一种所谓的扩展结构的MOS晶体管。该MOS晶体管具有如下结构，即通过形成浅扩展区后，在栅电极上形成侧壁等，并与扩展区部分重叠来形成深的源/漏区，由此形成一对杂质扩散层。
但是，最近，正加速推进MOS晶体管的进一步微细化·高集成化，在扩展结构的MOS晶体管中出现了如下的两个问题。
(1)为了进一步对MOS晶体管微细化，扩展区的浓度分布图(profile)变得重要。特别地，扩展区中的横向方向的浓度分布图，是在提高电流驱动能力上起关键作用的事项。该情况下，阈值电压的滚降(roll off)特性和电流驱动能力即扩展区的电阻处于所谓的综合调整(trade off)关系，需要精细调节。
为了提高阈值电压的滚降特性，针对给出的物理的栅极长度，优选确保尽可能长的冶金学的实效栅极长度。由此，可以将沟道的杂质浓度设定得低些，由于因载流子的杂质引起的分散减少而提高移动度，其结果，可改善MOS晶体管的电流驱动能力。在此，如果冶金学的实效栅极长度相同，则横向方向分布图越陡峭，物理的栅极长度就越小。
但是，另一方面，扩展区必须与栅电极充分重叠。由于强反型状态的反型层中的载流子密度达到1019/cm3的状态，因此就会担心栅电极的边缘正下方的扩展区即扩展区的前端部分，作为电阻工作而引起电流驱动能力的劣化。为了抑制此，就必须将上述前端部分的杂质载流子浓度设定为至少5×1019/cm3或5×1019/cm3以上。
为了形成这样的控制杂质浓度的扩展区，就要使扩展区中的横向方向的浓度分布图陡峭。即，优选形成在上述前端部分中，确保5×1019/cm3或5×1019/cm3以上的杂质浓度，从该前端部分向沟道方向急剧减少浓度这样的浓度分布图。理想地，适合以所谓的盒子(box)形状形成扩展区。但是，横向方向中分布图通常由于受扩散现象支配，因此非常难于将其陡峭性控制到所希望的分布图。
(2)在现在的nMOS晶体管中，形成扩展区时的杂质使用砷(As)。虽然砷(As)与磷(P)相比具有陡峭的浓度梯度，并在滚降特性、电流驱动能力上优良而被采用，但产生如下问题，即由于是重元素而在离子注入时产生的缺陷经过活化的退火工序后也不能完全消灭，而且源/漏结的漏电、特别是栅电极周边的成分增大。
为了抑制漏电流，附加消除缺陷的退火是有效的，但通过退火导致杂质扩散，对微细化起逆向推进效果，因此需要不同的方法。在低功耗器件中，由于该漏电流而增加了功耗，因此就存在难于形成低功耗的问题。
此外，为了抑制漏电流，也可以使用P来代替As。但是，在P的情况下，由于尾部(tail)扩散的增大，因此同样不能适用于微细晶体管。
作为解决上述问题的方法，公开了在pMOS晶体管中，使用2002年IEDM第27.3的第647-650页中所示的氮注入的方法、和使用日本专利特开平10-125916号公报中所示的碳注入技术的方法。若使用这些方法，则能够改善滚降。众所周知的氮能够抑制硼(B)的扩散，并能够改善pMOS晶体管的滚降特性。此外，还在pMOS晶体管中减少结的漏电。由于碳有消除缺陷(含有晶格间Si)的作用，同样能改善pMOS晶体管的滚降特性。虽然没有详细地叙述，但也消除了因结的漏电而引起的隧道效应，并有减少漏电流的可能性。但是，即使如此，也没有达到非常满意的结果。
上述现有的技术，虽然在pMOS晶体管中可认为是有效果的，但在nMOS晶体管中却不能表现出明显的效果。主要原因在于，在nMOS晶体管中通常在扩展区中使用砷(As)，而该砷却不能表现出与晶格间Si成对组合扩散的硼(B)或磷(P)那样的行为。此外，在袋(pocket)区的杂质中使用硼的半导体器件中，可以认为是基于抑制硼的活性化、根据条件加速硼的扩散等的器件。
发明内容
本发明鉴于上述课题而成，其目的在于提供一种半导体器件及其制造方法，该半导体器件为：在nMOS结构的半导体器件中，提高阈值电压的滚降特性及电流驱动能力，实现漏极漏电流的减少，同时容易且确实地实现元件的微细化·高集成化，特别是，可进行CMOS结构的半导体器件的最佳设计，实现器件性能的提高及降低功耗。
本发明的半导体器件，包括：半导体基板；在上述半导体基板上隔着栅绝缘膜形成的栅电极；在上述栅电极的两侧中的上述半导体基板的表层上形成的一对杂质扩散层，上述杂质扩散层具有：浅的第一区域，其至少含有磷(P)而形成，与上述栅电极的下部区域部分重叠；第二区域，其含有n型杂质而形成，与上述第一区域部分重叠且比上述第一区域深；第三区域，至少含有铟(In)而形成；第四区域，含有碳(C)而形成。
本发明的半导体器件的制造方法，包含：第一工序，在半导体基板上隔着栅绝缘膜形成栅电极；第二工序，将上述栅电极作为掩膜，在其两侧中的上述半导体基板的表层中至少导入铟(In)；第三工序，将上述栅电极作为掩膜，在其两侧中的上述半导体基板的表层中导入碳(C)；第四工序，将上述栅电极作为掩膜，在其两侧中的上述半导体基板的表层中至少导入磷(P)；第五工序，至少将上述栅电极作为掩膜，在其两侧中的上述半导体基板的表层中以比上述第四工序的磷(P)更深的方式导入n型杂质，在上述第一工序之后，以任意的顺序来实施上述第二～第五工序。
本发明的半导体器件的制造方法其它方式，包含：在半导体基板上隔着栅绝缘膜形成栅电极的工序；将上述栅电极作为掩膜，在其两侧中的上述半导体基板的表层中至少导入铟(In)的工序；将上述栅电极作为掩膜，在其两侧中的上述半导体基板的表层中导入碳(C)的工序；将上述栅电极作为掩膜，在其两侧中的上述半导体基板的表层中至少导入磷(P)的工序；仅在上述栅电极两侧面上形成侧壁膜的工序；将上述侧壁膜作为掩膜，在其两侧中的上述半导体基板的表层中以比上述第四工序的磷(P)更深的方式导入n型杂质。
本发明的半导体器件的制造方法其它方式，包含：在半导体基板上隔着栅绝缘膜形成栅电极；仅在上述栅电极的两侧面形成虚设侧壁膜的工序；将上述虚设侧壁膜作为掩膜，在其两侧中的上述半导体基板的表层中导入磷(P)的工序；将上述虚设侧壁膜作为掩膜，在其两侧中的上述半导体基板的表层中导入碳(C)的工序；去除上述虚设侧壁膜的工序；将上述栅电极作为掩膜，在其两侧中的上述半导体基板的表层中至少导入磷(P)的工序；将上述栅电极作为掩膜，在其两侧中的上述半导体基板的表层中至少导入铟(In)的工序。
附图说明
图1A～图1C是按工序顺序表示根据第一实施方式的CMOS晶体管的制造方法的简要剖视图。
图2A及图2B是按工序顺序表示接着图1A～图1C的根据第一实施方式的CMOS晶体管的制造方法的简要剖视图。
图3A及图3B是表示检测根据本实施方式的nMOS晶体管的滚降特性及电流驱动能力的结果的特性图。
图4A及图4B是表示检测根据本实施方式的nMOS晶体管的滚降特性及电流驱动能力的结果的特性图。
图5A～图5C是按工序顺序表示根据第二实施方式的CMOS晶体管的制造方法的简要剖视图。
图6A～图6C是按工序顺序表示接着图5A～图5C的根据第二实施方式的CMOS晶体管的制造方法的简要剖视图。
具体实施方式
—本发明的基本要点—
首先，说明形成本发明的主要结构的基本要点。
本发明者，在nMOS结构的半导体器件中，在形成杂质扩散层时，考虑扩展(extension)区及袋(pocket)区的形成，还考虑用于抑制扩展区的杂质扩散为目的的最佳杂质组合，想到了在扩展区的杂质至少使用磷(P)，在袋区的杂质至少使用铟(In)，还使用碳(C)作为扩散抑制物质。
即，所导入的碳抑制杂质活化(退火处理)工序中的扩展区的杂质即P的扩散，由此改善滚降特性。并且该情况下，由于没有促进作为袋区杂质的In的不活化，所以仍旧维持形成袋区的效果(进一步提高阈值电压的滚降特性及电流驱动能力)。因此，能够起到没有相互丝毫削弱扩散抑制效果及袋效应这个两方面，实现元件性能的提高。同时，还减少了漏极结的结漏电。
—具体的各实施方式—
下面，根据上述本发明的基本要点，说明具体的各实施方式。在此，作为半导体器件，举例示出了CMOS晶体管，为了方便，将其结构和制造方法一起说明。此外，本发明并不限定于CMOS晶体管，也可适用于具有栅极、源极/漏极的晶体管结构的半导体器件。
(第一实施方式)
图1A～图1C及图2A、图2B是按工序顺序表示根据第一实施方式的CMOS晶体管的制造方法的简要剖视图。
首先，如图1A中所示，利用常规CMOS工艺来形成元件有源区及栅电极。
具体地，例如利用STI(浅沟道隔离Shallow Trench Isolation)法，在成为硅半导体基板1的元件分离区的部位通过光刻及干性蚀刻形成槽，通过CVD法等，堆积埋入该槽的硅氧化膜，以只填充该槽的状态的方式，通过CMP(化学机械抛光/Chemical Mechanical Polishing)法研磨去除硅氧化膜，形成STI元件分离结构2，并划分出n型元件有源区3及p型元件有源区4。接下来，分别在n型有源区3中离子注入p型杂质，在p型有源区4中离子注入p型杂质，以形成p阱3a及n阱4a。在此，n型元件有源区3成为nMOS晶体管的形成部，p型元件有源区4成为pMOS晶体管的形成部。
接下来，通过热氧化等在元件有源区3、4上形成栅绝缘膜5，接下来，通过CVD法等堆积多晶硅膜之后，通过光刻及干性蚀刻，将这些多晶硅膜及栅绝缘膜5构成电极形状的图案，在元件有源区3、4上分别形成隔着栅绝缘膜5而形成的栅电极6。
接下来，如图1B中所示，在整个表面上涂布光刻胶，通过光刻对其进行加工，形成仅将n型元件有源区3进行开口的抗蚀剂掩膜7。
并且，仅在n型元件有源区3进行用于首先形成袋区的离子注入。
具体地，在从抗蚀剂掩膜7露出的n型元件有源区3，将栅电极6作为掩膜，在栅电极6两侧中的半导体基板1的表层上离子注入p型杂质，在此为铟(In)，来形成袋区11。
作为In的离子注入条件，将加速能量设为20keV～100keV、剂量为1×1012/cm2～2×1013/cm2，从垂直于半导体基板1的表面的方向倾斜地进行离子注入。将垂直于基板表面方向设为0°，该倾斜角(倾角)设为0°～45°。此时，以上述加速能量及剂量对于基板表面从对称的四个方向分别进行离子注入。在以后的说明中，在赋予倾斜角的情况下，相同地当作四个方向进行注入，并省略说明。此外，作为杂质，除了In还可使用硼(B)，但却不能仅使用B。
接下来，注入碳(C)作为扩散抑制物质。
具体地，在从抗蚀剂掩膜7露出的n型元件有源区3中，将栅电极6作为掩膜，在栅电极6两侧的半导体基板1的表层中注入作为扩散抑制物质的碳(C)，以比袋区11更深一些的程度(包括袋区11的程度)来形成C扩散区12。作为该注入条件，将加速能量设为2keV～10keV(几乎与袋区11重叠的主要条件)、剂量为1×1014/cm2～2×1015/cm2，将倾斜角设为0°～10°。随着C的剂量从1×1014/cm2上升，扩散抑制效果就会增大，在2×1015/cm2或2×1015/cm2以上示出了饱和倾向。
接下来，进行用于形成扩展区的离子注入。
具体地，在从抗蚀剂掩膜7露出的n型元件有源区3中，将栅电极6作为掩膜，在栅电极6两侧的半导体基板1的表层中离子注入作为n型杂质的磷(P)，来形成扩展区13。由于P的固溶限度比砷(As)更高，因此具有能够用相同深度的结来形成更低电阻的扩散层的优点。作为P离子注入的条件，将加速能量设为0.2keV～2keV、剂量设为1×1014/cm2～2×1015/cm2，倾斜角设为0°～10°。
作为扩展区的杂质，除了P之外还可使用As。虽然原理上也可以仅由As来形成扩展区，但从漏电流的观点上看不是优选的。原本，As由于不会引起由TED(瞬态增强扩散/Transient Enhanced Diffusion)而产生的加速扩散效果，所以导入C的效果少。但是，当以抑制在深S/D中通常使用的P的横向方向扩散为目的时，也存在使用C的情况。上述最佳条件根据有无间隔物(掩膜)、厚度而变化，在存在间隔物的情况下，需要在形成袋区时，将加速能量导出得高些，在形成扩展区时，将剂量导出得多些。在此例中，虽然在形成抗蚀剂掩膜7后进行C的注入，但也可在形成抗蚀剂掩膜7之前在含有p型元件区4的整个表面上进行注入。但是，本实施方式所示的方法由于可独立于n型、p型元件有源区3、4并最佳化C注入的条件，所以是有利的。
接下来，如图1C中所示，为了使In活化，在利用灰化处理等去除抗蚀剂掩膜7之后，进行退火处理(快速退火：RTA)。作为退火条件，在900℃～1025℃下几乎0秒钟，在氮等惰性气体中或微量氧气氛中进行。在该退火处理中，特别考虑到了提高为形成袋区11而离子注入的In的电活性，通过以后的热处理及热工序的调整可以省略。
此外，在本实施方式中，示出了在上述各注入工序中在栅电极6的侧壁未形成侧壁的情况的例子，但为了获得扩展区和栅电极6的最佳重叠，也可以在栅电极6的两个侧面上形成膜厚5nm～20nm左右的薄侧壁(未图示)，在该状态下进行上述各注入。此外，也可以在元件有源区3、4的任意一个的栅电极6上形成侧壁。不用特别介意侧壁的膜结构和形状，只要是具有间隔物(掩膜)功能的物质即可。
接下来，如图2A中所示，在整个表面上涂布光刻胶，通过光刻对其进行加工，这次形成仅将p型元件有源区4进行开口的抗蚀剂掩膜8。
然后，首先进行用于形成袋区的离子注入。
具体地，在从抗蚀剂掩膜8露出的p型元件有源区4中，将栅电极6作为掩膜，在栅电极6两侧中的半导体基板1的表层中离子注入n型杂质，在此为锑(Sb)，来形成袋区14。
作为Sb的离子注入条件，将加速能量设为20keV～100keV、剂量设为2×1012/cm2～2×1013/cm2，将倾斜角设为0°～45°。此外，在此情况下，也可使用其它n型杂质例如As和P来代替Sb进行离子注入。
接下来，注入作为扩散抑制物质的碳(C)。
具体地，在从抗蚀剂掩膜8露出的p型元件有源区4，将栅电极6作为掩膜，在栅电极6的两侧中的半导体基板1的表层注入作为扩散抑制物质的碳(C)，以比袋区14深一些的程度(包含袋区14的程度)来形成C扩散区15。作为此注入条件，将加速能量设为2keV～10keV(几乎与袋区14重复的主要条件)、剂量设为1×1014/cm2～2×1015/cm2，倾斜角设为0°～10°。此情况下，也可与C同时导入氮(N)，如果在n型元件有源区3中的扩散抑制物质中使用C，则在p型元件有源区4中也可仅使用N。并且，也可以与由锗(Ge)或硅(Si)的预先非结晶化技术结合。
接下来，进行用于形成扩展区的离子注入。
具体地，在从抗蚀剂掩膜8露出的p型元件有源区4，将栅电极6作为掩膜，在栅电极6两侧中的半导体基板1的表层中离子注入p型杂质，在此为硼(B)，来形成扩展区16。
作为B离子注入的条件，将加速能量设为0.2keV～0.5keV、剂量设为1×1014/cm2～2×1015/cm2，倾斜角设为0°～10°。在此，在注入离子种类中使用BF2的情况下，最好将加速能量设为1keV～2.5keV、剂量设为约2倍。此最佳条件根据侧壁的有无及其厚度而变化，在存在侧壁的情况下，需要在袋区形成的离子注入中将加速能量导出得高些，在扩展区形成的离子注入中将剂量导出得高些，而作为最佳条件。
接下来，在元件有源区3、4分别形成深的源/漏区(深S/D区)。
具体地，如图2B中所示，在利用灰化处理等去除抗蚀剂掩膜8之后，利用CVD法等在整个表面上堆积硅氧化膜，通过各向异性蚀刻(回蚀/etch back)仅在各栅电极6的侧面上残留硅氧化膜，而形成侧壁9。
并且，在整个表面上涂布光刻胶，通过光刻对其进行加工，形成仅将n型元件有源区3进行开口的抗蚀剂掩膜(未图示)。然后，在从此抗蚀剂掩膜露出的n型元件有源区3中，将栅电极6及侧壁9作为掩膜，在栅电极6两侧中的半导体基板1的表层中离子注入n型杂质，在此为磷(P)，来形成深S/D区17。作为P的离子注入条件，将加速能量设为4keV～20keV、剂量设为2×1015/cm2～2×1016/cm2，倾斜角设为0°～10°。此外，还可离子注入砷(As)来替代P。
接下来，同样地，在利用灰化处理等去除上述抗蚀剂掩膜之后，在整个表面上涂布光刻胶，通过光刻对其进行加工，这次形成仅将p型元件有源区4进行开口的抗蚀剂掩膜(未图示)。并且，在从此抗蚀剂掩膜露出的p型元件有源区4中，将各栅电极6及侧壁9作为掩膜，在栅电极6两侧中的半导体基板1的表层中离子注入p型杂质，在此为B，来形成深S/D区18。作为B的离子注入条件，将加速能量设为2keV～5keV、剂量设为2×1015/cm2～2×1016/cm2，倾斜角设为0°～10°。在此，在B的离子注入中，只要是含有BF2等的B离子即可。
然后，实施在1000℃～1050℃下几乎为0秒的退火(RTA)处理，使各杂质活化。由此，分别在n型元件有源区3中，形成由袋区11、N扩散区12、扩展区13及深S/D区17构成的n型杂质扩散层21，在p元件有源区4中形成由袋区14、N扩散区15、扩展区16及深S/D区18构成的p型杂质扩散层22。
这样以后，经过形成层间绝缘膜和连接孔、各种布线层等的工序，分别完成了在n型元件有源区3中形成nMOS晶体管，在p型元件有源区4中形成pMOS晶体管。
此外，在本实施方式中，虽然示出了在形成栅电极之后，形成成为源极/漏极的一对杂质扩散层的情况的例子，但本发明并不限定于此，认为可以适当地改变这些形成顺序。
在本实施方式中，虽然示出了在形成各杂质扩散层21、22时，按照用于形成袋区的In离子注入、用于扩散抑制的C注入、用于形成扩展区的P离子注入这样的顺序来进行的情况的例子，但此顺序是任意的，不特别限定。根据顺序的不同，由于非结晶化的效果对袋区或扩展区离子注入后的浓度分布图受到影响，所以必须有各自的最佳设计。此外，为了抑制深S/D区的扩散，其离子注入时导入C就会有效。
如上所述，根据本实施方式，特别是使nMOS晶体管的半导体器件中的阈值电压的滚降特性及电流驱动能力提高，实现了漏极漏电流的降低，同时容易且确实地实现了元件的微细化·高集成化，使CMOS晶体管的半导体器件的最佳设计变为可能并实现器件性能的提高及低功耗化。
具体地，在图3A、图3B及图4A、图4B表示针对根据本实施方式的nMOS晶体管的滚降特性及电流驱动能力的检测结果。图3A及图3B是表示没有导入作为扩散抑制物质的C，改变扩展区中的P剂量的情况下的电流驱动能力(电流导通：Ion)(图3A)及滚降特性(L)(图3B)，图4A及图4B表示导入(有C)和未导入(无C)作为扩散抑制物质的C的情况下的电流驱动能力(电流导通：Ion)(图4A)及滚降特性(L)(图4B)。
如图3A及3B中所示，当为改善滚降特性而使扩展区的P剂量降低时，导致Ion也急剧劣化。对此，如图4A及图4B中所示，在导入C的情况下，仍旧维持Ion而会改善滚降特性。
(第二实施方式)
在第二实施方式中，示出了以减少扩展区形成时的热量为目的的、通过所谓的处理工艺来形成CMOS晶体管的情况的例子。
所谓处理工艺是，在形成栅电极之后，使用虚设侧壁先形成深S/D区。这样以后，去除虚设侧壁，注入扩展区，利用较低的温度进行退火，由此竭力抑制扩展区的扩散的工艺。此工艺的课题是，如何将作为在深S/D区形成时离子注入的杂质的磷(P)(nMOS晶体管的情况)或硼(B)(pMOS晶体管的情况)，不向沟道方向扩散的这种设计。在此，可以利用上述碳(C)的注入技术。在形成深S/D区时，通过导入C，可以抑制横向方向的扩散，并且还能够确保充分的活化，因此能够接近理想的箱型分布图。此时导入的C也有助于抑制扩展区的扩散。不言而喻，也可以在形成扩展区时，另外导入最佳条件的C。
图5A～图5C及图6A～图6B是按工序顺序表示根据第二实施方式的CMOS晶体管的制造方法的简要剖视图。
首先，如图5A中所示，利用常规的CMOS工艺来形成元件有源区及栅电极。
具体地，例如利用STI(Shallow Trench Isolation)法，在成为硅半导体基板1的元件分离区的部位，通过光刻及干性蚀刻，形成槽，通过CVD法等堆积嵌入该槽的硅氧化膜，以只填充该槽的方式，通过CMP(Chemical MechanicalPolishing)法研磨去除硅氧化膜，形成STI元件分离结构2，并划分出n型元件有源区3及p型元件有源区4。接下来，分别在n型有源区3中离子注入p型杂质、在p型有源区4中离子注入p型杂质，来形成p阱3a及n阱4a。在此，n型元件有源区3成为nMOS晶体管的形成部，p型元件有源区4成为pMOS晶体管的形成部。
接下来，通过热氧化等在元件有源区3、4上形成作为硅氧化膜的栅绝缘膜5，接下来，在通过CVD法等堆积多晶硅膜之后，通过光刻及干性蚀刻，将这些多晶硅膜及栅绝缘膜5构成电极形状的图案，在元件有源区3、4上分别形成隔着栅绝缘膜5而成的栅电极6。此外，也可以形成硅氮氧化膜而作为栅绝缘膜5。
接下来，在元件有源区3、4中分别形成深的源/漏区(深S/D区)。
具体地，首先，如图5B中所示，利用CVD法等，在整个表面上堆积硅氧化膜，通过各向异性蚀刻(回蚀/etch back)此硅氧化膜的整个表面，而仅在各栅电极6的侧面上残留硅氧化膜，形成虚设侧壁31。
并且，在整个表面上涂布光刻胶，通过光刻对其进行加工，形成仅将n型元件有源区3进行开口的抗蚀剂掩膜32。然后，在从此抗蚀剂掩膜32露出的n型元件有源区3上，将栅电极6及虚设侧壁31作为掩膜，在栅电极6两侧中的半导体基板1的表层中离子注入n型杂质，在此为磷(P)，来形成深S/D区17。作为P的离子注入条件，将加速能量设为4keV～20keV、剂量设为2×1015/cm2～2×1016/cm2，倾斜角设为0°～10°。
接下来，注入作为扩散抑制物质的碳(C)。
具体地，在从抗蚀剂掩膜31露出的n型元件有源区3上，将虚设侧壁31作为掩膜，在半导体基板1的表层中注入作为扩散抑制物质的碳(C)，以比深S/D区17浅一些的程度来形成C扩散区33。作为此注入条件，将加速能量设为2keV～10keV、剂量设为1×1014/cm2～2×1015/cm2，倾斜角设为0°～10°。
接下来，同样地，如图5C中所示，在利用灰化处理等去除抗蚀剂掩膜31之后，在整个表面上涂布光刻胶，通过光刻对其进行加工，这次形成仅将p型元件有源区4进行开口的抗蚀剂掩膜34。并且，在从此抗蚀剂掩膜34露出的p型元件有源区4上，将侧壁32作为掩膜，在栅电极6两侧中的半导体基板1的表层中离子注入p型杂质，在此为B，来形成深S/D区18。作为B的离子注入条件，将加速能量设为2keV～5keV、剂量设为2×1015/cm2～2×1016/cm2，倾斜角设为0°～10°。在此，在B的离子注入中，只要是含有BF2等的B的离子即可。
接下来，注入作为扩散抑制物质的碳(C)。
具体地，在从抗蚀剂掩膜34露出的p型元件有源区4上，将侧壁32作为掩膜，在半导体基板1的表层中注入作为扩散抑制物质的C，以比深S/D区浅一些的程度来形成C扩散区35。作为此注入条件，将加速能量设为2keV～10keV、剂量设为1×1014/cm2～2×1015/cm2，倾斜角设为0°～10°。此外，也可以在形成侧壁32之前，形成C扩散区33、35。
接下来，利用灰化处理等去除抗蚀剂掩膜34之后，进行退火处理(快速退火：RTA)。作为退火条件，为了降低电阻，设为足够的高温，充分使杂质活化。退火条件，需要与后续的扩展区的活化退火相符合地确定最佳值，但典型地为1025℃～1075℃、0～3秒的范围。此时，通过导入C，可抑制不必要的横向方向的扩散，能够防止短沟道耐性劣化，并能够只提高杂质的活化。
接下来，仅在n型元件有源区3中进行用于首先形成袋区的离子注入。
具体地首先，如图6A所示，在去除侧壁32之后，在整个表面上涂布光刻胶，通过光刻对其进行加工，形成仅将n型元件有源区3进行开口的抗蚀剂掩膜36。
并且，在从抗蚀剂掩膜36露出的n型元件有源区3上，将栅电极6作为掩膜，在栅电极6两侧中的半导体基板1的表层中离子注入p型杂质，在此为铟(In)，来形成袋区11。
作为In的离子注入条件，将加速能量设为20keV～100keV、剂量设为1×1012/cm2～2×1013/cm2，在半导体基板1的表面从垂直的方向倾斜地进行离子注入。以垂直于基板表面方向为0°，将此倾斜角(倾角)设为0°～45°。此时，以上述加速能量及剂量，对基板表面从对称的四个方向分别进行离子注入。在以下的说明中，在赋予倾斜角的情况下，相同地四个方向进行注入，并省略说明。此外，作为杂质，除了In之外，还可使用硼(B)，但却不能仅使用B。
接下来，进行用于形成扩展区的离子注入。
具体地，在从抗蚀剂掩膜36露出的n型元件有源区3上，将栅电极6作为掩膜，在栅电极6两侧中的半导体基板1的表层中离子注入作为n型杂质的磷(P)，来形成扩展区13。由于P的固溶限度比砷(As)高，因此就存在在相同深度的结时能够形成更低电阻的扩散层的优点。作为P离子注入的条件，将加速能量设为0.2keV～2keV、剂量设为1×1014/cm2～2×1015/cm2，将倾斜角设为0°～10°。
接下来，如图6A中所示，在利用灰化处理等去除抗蚀剂掩膜36之后，在整个表面上涂布光刻胶，通过光刻对其进行加工，这次形成仅将p型元件有源区4进行开口的抗蚀剂掩膜37。
接下来，首先进行用于形成袋区的离子注入。
具体地，在从抗蚀剂掩膜37露出的p型元件有源区4上，将栅电极6作为掩膜，在栅电极6两侧中的半导体基板1的表层中离子注入n型杂质，在此为锑(Sb)，来形成袋区14。
作为Sb的离子注入条件，将加速能量设为20keV～100keV、剂量设为2×1012/cm2～2×1013/cm2，将倾斜角设为0°～45°。此外，在此情况下，也可使用其它n型杂质，例如As或P来代替Sb，来进行离子注入。
接下来，进行用于形成扩展区的离子注入。
具体地，在从抗蚀剂掩膜37露出的p型元件有源区4上，将栅电极6作为掩膜，在栅电极6两侧中的半导体基板1的表层中离子注入p型杂质，在此为硼(B)，来形成扩展区16。
作为B的离子注入条件，将加速能量设为0.2keV～0.5keV、剂量设为1×1014/cm2～2×1015/cm2，将倾斜角设为0°～10°。在此，在注入的离子种类中使用BF2的情况下，最好将加速能量设为1keV～2.5keV、剂量设为约2倍。此最佳条件根据有无侧壁及其厚度而变化，在存在侧壁的情况下，需要在形成袋区的离子注入中，将加速能量导出得高些，在形成扩展区的离子注入中，将剂量导出得多些，而作为最佳条件。
接下来，对形成的扩展区13、16进行活化。
具体地，如图6C中所示，在利用灰化处理等去除抗蚀剂掩膜37之后，利用CVD法等在整个表面上堆积硅氧化膜，通过各向异性蚀刻(回蚀/etchback)，仅在各栅电极6的侧面上残留此硅氧化膜，来形成侧壁38。
并且，实施退火(RTA)处理而使杂质活化。在相对低温下短时间内进行此活化，抑制扩展区的不必要的扩散。典型地，在950℃～1025℃、0～3秒的范围下，以比深S/D区活化低的温度下且短的时间内进行。由此，分别在n型元件有源区3中，形成由袋区11、N扩散区33、扩展区13及深S/D区17构成的n型杂质扩散层41，在p元件有源区4中形成由袋区14、N扩散区35、扩展区16及深S/D区18构成的p型杂质扩散层42。
此外，也存在利用600℃左右的低温退火在非平衡状态下进行活化的方法。在此情况下，为了减少结的漏电，认为适合与SOI基板的组合。即使在侧壁形成工序或扩展区的活化退火中，C的扩散抑制效果也会起作用，可抑制短沟道耐性的劣化。此外，在进行扩展区及袋区的离子注入时，此时还可以导入C、N等的扩散抑制物质。也可在形成侧壁38之前进行扩展区的退火处理。
这样以后，经过层间绝缘膜和连接孔、各种布线层等的形成工序，分别在n型元件有源区3中形成nMOS晶体管，在p型元件有源区4中形成pMOS晶体管。
如上所述，根据本实施方式，特别地提高了nMOS晶体管中的阈值电压的滚降特性及电流驱动能力，降低了漏极的漏电流，同时容易且确实地实现了元件的微细化·高集成化，可进行CMOS结构的半导体器件的最佳设计，实现器件性能的提高及降低功耗。
此外，在上述第一及第二实施方式中，示出了使用离子注入技术来进行C的导入的方法的例子，但导入方法不限定于此，也适合于利用外延技术等在半导体基板上制作预先含有C的层等的方法。
根据本发明，能够实现一种半导体器件，其可提高阈值电压的滚降特性及电流驱动能力，降低漏极的漏电流，同时容易且确实地实现元件的微细化·高集成化，特别地，可进行CMOS结构的半导体器件的最佳设计，并实现器件性能的提高及降低功耗。

Claims (16)

1.一种半导体器件，其特征在于，包括：
半导体基板；
在上述半导体基板上隔着栅绝缘膜形成的栅电极；
在上述栅电极的两侧中的上述半导体基板的表层上形成的一对杂质扩散层，
上述杂质扩散层具有：
浅的第一区域，其至少含有磷(P)而形成，与上述栅电极的下部区域部分重叠；
第二区域，其含有n型杂质而形成，与上述第一区域部分重叠且比上述第一区域深；
第三区域，至少含有铟(In)而形成；
第四区域，含有碳(C)而形成。
2.根据权利要求1所述的半导体器件，其特征在于，上述第一区域含有磷(P)及砷(As)而形成。
3.根据权利要求1所述的半导体器件，其特征在于，上述第三区域含有铟(In)及硼(B)而形成。
4.一种半导体器件的制造方法，其特征在于，包括：
第一工序，在半导体基板上隔着栅绝缘膜形成栅电极；
第二工序，将上述栅电极作为掩膜，在其两侧中的上述半导体基板的表层中至少导入铟(In)；
第三工序，将上述栅电极作为掩膜，在其两侧中的上述半导体基板的表层中导入碳(C)；
第四工序，将上述栅电极作为掩膜，在其两侧中的上述半导体基板的表层中至少导入磷(P)；
第五工序，至少将上述栅电极作为掩膜，在其两侧中的上述半导体基板的表层中以比上述第四工序的磷(P)更深的方式导入n型杂质，
在上述第一工序之后，以任意的顺序来实施上述第二～第五工序。
5.根据权利要求4所述的半导体器件的制造方法，其特征在于，在上述第二工序中，导入铟(In)及硼(B)。
6.根据权利要求5所述的半导体器件的制造方法，其特征在于，在上述第四工序中，导入磷(P)及砷(As)。
7.根据权利要求5所述的半导体器件的制造方法，其特征在于，在上述第三工序中，以10keV或10keV以下的加速能量进行离子注入碳(C)。
8.一种半导体器件的制造方法，其特征在于，包含：
在半导体基板上隔着栅绝缘膜形成栅电极的工序；
将上述栅电极作为掩膜，在其两侧中的上述半导体基板的表层中至少导入铟(In)的工序；
将上述栅电极作为掩膜，在其两侧中的上述半导体基板的表层中导入碳(C)的工序；
将上述栅电极作为掩膜，在其两侧中的上述半导体基板的表层中至少导入磷(P)的工序；
仅在上述栅电极两侧面上形成侧壁膜的工序；
将上述侧壁膜作为掩膜，在其两侧中的上述半导体基板的表层中以比上述第四工序的磷(P)更深的方式导入n型杂质。
9.根据权利要求8所述的半导体器件的制造方法，其特征在于，与铟(In)一起导入硼(B)。
10.根据权利要求8所述的半导体器件的制造方法，其特征在于，与磷(P)一起导入砷(As)。
11.根据权利要求8所述的半导体器件的制造方法，其特征在于，以10keV或10keV以下的加速能量进行离子注入碳(C)。
12.根据权利要求8所述的半导体器件的制造方法，其特征在于，还包括在导入n型杂质之前或之后，将上述侧壁膜作为掩膜，在其两侧中的上述半导体基板的表层中导入碳(C)的第七工序。
13.一种半导体器件的制造方法，其特征在于，包含：
在半导体基板上隔着栅绝缘膜形成栅电极；
仅在上述栅电极的两侧面形成虚设侧壁膜的工序；
将上述虚设侧壁膜作为掩膜，在其两侧中的上述半导体基板的表层中导入磷(P)的工序；
将上述虚设侧壁膜作为掩膜，在其两侧中的上述半导体基板的表层中导入碳(C)的工序；
去除上述虚设侧壁膜的工序；
将上述栅电极作为掩膜，在其两侧中的上述半导体基板的表层中至少导入磷(P)的工序；
将上述栅电极作为掩膜，在其两侧中的上述半导体基板的表层中至少导入铟(In)的工序。
14.根据权利要求13所述的半导体器件的制造方法，其特征在于，与铟(In)一起导入硼(B)。
15.根据权利要求13所述的半导体器件的制造方法，其特征在于，与磷(P)一起导入砷(As)。
16.根据权利要求13所述的半导体器件的制造方法，其特征在于，在上述表层中至少导入铟(In)或至少导入磷(P)之后，还包括在上述栅电极的两侧面形成侧壁膜的工序。
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