KR100683095B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

nMOS 구조의 반도체 장치에 있어서, 불순물 확산층(21)을 형성할 때에, 익스텐션 영역(13) 및 포켓 영역(11)의 형성, 또한 익스텐션 영역(13)의 불순물 확산을 억제하는 목적으로 이용하는 최적 불순물의 조합을 고찰하여, 익스텐션 영역(13)의 불순물에 적어도 인(P)을 이용하고, 포켓 영역(11)의 불순물에 적어도 인듐(In)을 이용하고, 또한 확산 억제 물질로서 탄소(C)를 이용한다. 이에 따라, 특히 nMOS 구조의 반도체 장치에 있어서, 임계치 전압의 롤 오프 특성 및 전류 구동 능력을 향상시키고, 드레인 리크 전류의 저감을 도모하면서도, 소자의 미세화·고집적화를 용이하게 또한 확실하게 실현하며, 특히 CMOS 구조의 반도체 장치의 최적 설계를 가능하게 하여, 디바이스 성능의 향상 및 저소비 전력화를 실현한다.
CMOS 트랜지스터, 반도체 장치, 불순물 확산층, 롤 오프 특성, 고집적화

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 소스/드레인의 익스텐션 구조를 갖는 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 CMOS 구조의 반도체 장치에 적용하기에 적합하다.
종래, MOS 트랜지스터의 구조로서, 단채널 효과의 억제 및 핫-캐리어 내성 등을 향상시키기 위해, LDD 구조가 채용되고 있다.
한편, 반도체 장치의 미세화·고집적화가 진행되고, 그에 수반하여 MOS 트랜지스터에서는 게이트 길이의 단축화가 촉진되고 있다. 그러나, 게이트 길이의 단축화에 의해, 소스/드레인의 기생 저항의 영향이 명백하게 되고 있다. 따라서 이에 대처하기 위해, 이른바 익스텐션 구조의 MOS 트랜지스터가 고안되어 있다. 이 MOS 트랜지스터는 얕은 익스텐션 영역을 형성한 후, 게이트 전극에 사이드월 등을 형성하고, 익스텐션 영역과 일부 중첩하도록 깊은 소스/드레인 영역을 형성함으로써, 한쌍의 불순물 확산층이 형성되어 이루어지는 것이다.
그러나, 최근에는 MOS 트랜지스터의 미세화·고집적화가 더욱더 급속히 진행되고 있어, 익스텐션 구조의 MOS 트랜지스터에는 이하에 나타내는 바와 같은 두 가지 문제가 부상하고 있다.
(1) MOS 트랜지스터를 더욱 미세화하기 위해서는, 익스텐션 영역의 농도 프로파일이 중요하게 된다. 특히, 익스텐션 영역에 있어서의 횡방향의 농도 프로파일은 전류 구동 능력을 향상시키는데 있어서 키 포인트가 되는 사항이다. 이 경우, 임계치 전압의 롤 오프 특성과 전류 구동 능력, 즉 익스텐션 영역의 전기 저항이, 말하자면 트레이드 오프의 관계에 있어, 이하에 나타내는 바와 같이 양자의 미세한 조절이 필요하다.
임계치 전압의 롤 오프 특성을 향상시키기 위해서는, 주어진 물리적인 게이트 길이에 대해 가능한 긴 야금학적인 실효 게이트 길이를 확보하는 것이 바람직하다. 이에 따라 채널의 불순물 농도를 낮게 설정하는 것이 가능해져, 캐리어의 불순물에 의한 산란이 적어지기 때문에 이동도가 향상하고, 결과적으로 MOS 트랜지스터의 전류 구동 능력이 개선된다. 여기에서, 야금학적인 실효 게이트 길이가 동일하다면, 횡방향 프로파일이 가파르게 되는 만큼 물리적인 게이트 길이를 작게 하는 것이 가능하다.
그러나 그 한편으로, 익스텐션 영역은 게이트 전극과 충분히 오버랩하고 있지 않으면 안 된다. 강반전 상태의 반전층에 있어서의 캐리어 밀도는 1019/㎤의 오더에 이르기 때문에, 게이트 전극의 에지 바로 밑에 있어서의 익스텐션 영역, 즉 익스텐션 영역의 선단 부분이 전기 저항으로서 작용하여 전류 구동 능력의 열화를 초래할 우려가 있다. 이를 억제하기 위해서는, 상기 선단 부분의 불순물 캐리어 농도를 적어도 5×1019/㎤ 이상으로 할 필요가 있다.
이와 같이 불순물 농도를 제어한 익스텐션 영역을 형성하기 위해서는, 익스텐션 영역에 있어서의 횡방향의 농도 프로파일을 가파르게 할 것을 요한다. 즉, 상기 선단 부분에서 5×1019/㎤ 이상의 불순물 농도를 확보하고, 이 선단 부분으로부터 채널 방향을 향해 급격히 농도가 감소하도록 하는 농도 프로파일을 형성하는 것이 바람직하다. 이상적으로는, 소위 박스 형상으로 익스텐션 영역을 형성하는 것이 매우 적합하다. 그러나, 횡방향의 농도 프로파일은, 일반적으로 확산 현상에 지배되고 있기 때문에, 그 가파름을 원하는 대로 제어하는 것은 극히 곤란하다.
(2) 현재의 nMOS 트랜지스터에서는 익스텐션 영역을 형성할 때의 불순물에는 비소(As)가 이용되고 있다. 비소(As)는 인(P)에 비해 가파른 농도 구배를 갖고 있으며 롤 오프 특성, 전류 구동 능력의 면에서 우수하기 때문에 이용되고 있지만, 무거운 원소이기 때문에 이온 주입시에 생긴 결함이 활성화의 어닐링 공정을 거친 후에도 완전히 소멸하지 않고, 소스/드레인 접합 리크의, 특히 게이트 전극 주변의 성분이 증대해 버린다고 하는 문제가 생기고 있다.
리크 전류를 억제하기 위해서는, 결함을 해소하는 어닐링을 추가하는 것이 효과적이지만 이와 동시에 어닐링에 의해 불순물이 확산해 버려, 미세화에는 역행해 버리기 때문에 다른 방법이 필요하다. 저소비 전력 디바이스에서는, 이 리크 전류에 의한 전력 소비가 율속(律速)해 버려, 저소비 전력화가 어려워지는 문제가 있다.
또한, 리크 전류를 억제하기 위해서는, As 대신에 P를 이용하는 경우도 있 다. 하지만, P의 경우에는 테일의 확산이 커서, 그대로는 미세 트랜지스터에 적용할 수 없다.
상기의 문제를 해결하는 방법으로서, pMOS 트랜지스터에서는 2002 IEDM 27.3 p.647-p.650에 개시된 바와 같은 질소 주입을 이용하는 방법이나, 일본 특허공개 평10-125916호 공보에 개시된 바와 같이, 탄소 주입 기술을 이용하는 방법이 공개되어 있다. 이들 방법에 의하면 롤 오프가 개선된다. 질소는 붕소(B)의 확산을 억제하는 것이 알려져 있어, pMOS 트랜지스터의 롤 오프 특성은 개선된다. 또한, pMOS 트랜지스터에서는 접합 리크도 감소한다. 탄소는 결함(격자간 Si를 포함함)을 소멸시키는 기능이 있으므로, 마찬가지로 pMOS 트랜지스터 롤 오프 특성이 개선된다. 자세하게 설명되어 있지는 않지만, 접합 리크의 원인이 되는 터널링 사이트도 소멸하여, 리크 전류가 감소할 가능성이 있다. 하지만 그렇다고 하더라도, 충분히 만족하는 결과에는 이르지 않았다.
상기의 종래 기술은, 어느쪽도 pMOS 트랜지스터에서 효과적이라고 생각되지만, nMOS 트랜지스터에서는 현저한 효과가 보여지지 않는다. 주된 요인은 nMOS 트랜지스터에서는 일반적으로 익스텐션에 비소(As)가 이용되고 있고, 이는 격자간 Si와 페어를 이루며 확산하는 붕소(B)나 인(P)과 같은 작용을 나타내지 않기 때문이다. 또한, 붕소를 포켓 영역의 불순물에 이용한 반도체 장치에서는 붕소의 활성화를 억제하고, 조건에 따라서는 붕소의 확산을 증속시키는 등에 근거하는 것이라고 생각된다.
본 발명은 상기의 과제를 감안하여 이루어진 것으로서, nMOS 구조의 반도체 장치에 있어서, 임계치 전압의 롤 오프 특성 및 전류 구동 능력을 향상시켜, 드레인 리크 전류의 저감을 도모하면서도, 소자의 미세화·고집적화를 용이하고 또한 확실하게 실현하고, 특히 CMOS 구조의 반도체 장치의 최적 설계를 가능하게 하여 디바이스 성능의 향상 및 저소비 전력화를 실현하는 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 반도체 장치는 반도체 기판과, 상기 반도체 기판상에서 게이트 절연막을 통해 형성된 게이트 전극과, 상기 게이트 전극의 양측에 있어서의 상기 반도체 기판의 표층에 형성된 한쌍의 불순물 확산층을 포함하고, 상기 불순물 확산층은 적어도 인(P)을 함유하여 이루어지며 상기 게이트 전극의 하부 영역과 일부 중첩하는 얕은 제1 영역과, n형 불순물을 함유하여 이루어지며 상기 제1 영역과 일부 중첩하고 상기 제1 영역보다 깊은 제2 영역과, 적어도 인듐(In)을 함유하여 이루어지는 제3 영역과, 탄소(C)를 함유하여 이루어지는 제4 영역을 갖는다.
본 발명의 반도체 장치의 제조 방법은 반도체 기판상에 게이트 절연막을 통해 게이트 전극을 형성하는 제1 공정과, 상기 게이트 전극을 마스크로 하여 그 양측에 있어서의 상기 반도체 기판의 표층에 적어도 인듐(In)을 도입하는 제2 공정과, 상기 게이트 전극을 마스크로 하여 그 양측에 있어서의 상기 반도체 기판의 표층에 탄소(C)를 도입하는 제3 공정과, 상기 게이트 전극을 마스크로 하여 그 양측에 있어서의 상기 반도체 기판의 표층에 적어도 인(P)을 도입하는 제4 공정과, 적어도 상기 게이트 전극을 마스크로 하여 그 양측에 있어서의 상기 반도체 기판의 표층에 상기 제4 공정의 인(P)보다 깊게 n형 불순물을 도입하는 제5 공정을 포함하고, 상기 제1 공정의 후에 상기 제2∼제5 공정을 임의의 순서로 실행한다.
본 발명의 반도체 장치의 제조 방법의 다른 형태는, 반도체 기판상에 게이트 절연막을 통해 게이트 전극을 형성하는 공정과, 상기 게이트 전극을 마스크로 하여 그 양측에 있어서의 상기 반도체 기판의 표층에 적어도 인듐(In)을 도입하는 공정과, 상기 게이트 전극을 마스크로 하여 그 양측에 있어서의 상기 반도체 기판의 표층에 탄소(C)를 도입하는 공정과, 상기 게이트 전극을 마스크로 하여 그 양측에 있어서의 상기 반도체 기판의 표층에 적어도 인(P)을 도입하는 공정과, 상기 게이트 전극의 양측면에만 사이드월 막을 형성하는 공정과, 상기 사이드월 막을 마스크로 하여 그 양측에 있어서의 상기 반도체 기판의 표층에 상기 제4 공정의 인(P)보다 깊게 n형 불순물을 도입하는 공정을 포함한다.
본 발명의 반도체 장치의 제조 방법의 다른 형태는, 반도체 기판상에 게이트 절연막을 통해 게이트 전극을 형성하면, 상기 게이트 전극의 양측면에만 더미 사이드월 막을 형성하는 공정과, 상기 더미 사이드월 막을 마스크로 하여 그 양측에 있어서의 상기 반도체 기판의 표층에 인(P)을 도입하는 공정과, 상기 더미 사이드월 막을 마스크로 하여 그 양측에 있어서의 상기 반도체 기판의 표층에 탄소(C)를 도입하는 공정과, 상기 더미 사이드월 막을 제거하는 공정과, 상기 게이트 전극을 마스크로 하여 그 양측에 있어서의 상기 반도체 기판의 표층에 적어도 인(P)을 도입하는 공정과, 상기 게이트 전극을 마스크로 하여 그 양측에 있어서의 상기 반도체 기판의 표층에 적어도 인듐(In)을 도입하는 공정을 포함한다.
도 1a∼도 1c는 제1 실시 형태에 따른 CMOS 트랜지스터의 제조 방법을 공정순으로 도시하는 개략 단면도.
도 2a 및 도 2b는 도 1a∼도 1c에 계속하여, 제1 실시 형태에 따른 CMOS 트랜지스터의 제조 방법을 공정순으로 도시하는 개략 단면도.
도 3a 및 도 3b는 본 실시 형태에 따른 nMOS 트랜지스터의 롤 오프 특성 및 전류 구동 능력에 대해 조사한 결과를 나타내는 특성도.
도 4a 및 도 4b는 본 실시 형태에 따른 nMOS 트랜지스터의 롤 오프 특성 및 전류 구동 능력에 대해 조사한 결과를 나타내는 특성도.
도 5a∼도 5c는 제2 실시 형태에 따른 CMOS 트랜지스터의 제조 방법을 공정순으로 도시하는 개략 단면도.
도 6a∼도 6c는 도 5a∼도 5c에 계속하여, 제2 실시 형태에 따른 CMOS 트랜지스터의 제조 방법을 공정순으로 도시하는 개략 단면도.
-본 발명의 기본 골자-
우선, 본 발명의 주요 구성을 이루는 기본 골자에 대해 설명한다.
본 발명자는 nMOS 구조의 반도체 장치에 있어서, 불순물 확산층을 형성할 때에, 익스텐션 영역 및 포켓 영역의 형성, 또한 익스텐션 영역의 불순물 확산을 억제할 목적으로 이용하는 최적 불순물의 조합을 고찰하여, 익스텐션 영역의 불순물로 적어도 인(P)을 이용하고, 포켓 영역의 불순물에 적어도 인듐(In)을 이용하고, 또한 확산 억제 물질로서 탄소(C)를 이용하는 것에 상도하였다.
즉, 도입된 탄소는 불순물의 활성화 공정(어닐링 처리)에 있어서의 익스텐션 영역의 불순물인 P의 확산을 억제하고, 이에 따라 롤 오프 특성이 개선된다. 게다가 이 경우, 포켓 영역의 불순물인 In의 불활성화를 촉진시키지 않기 때문에, 포켓 영역을 형성하는 효과(임계치 전압의 롤 오프 특성 및 전류 구동 능력을 더욱더 향상)는 그대로 유지된다. 따라서, 확산 억제 효과 및 포켓 효과 모두를 서로 조금도 감쇄하는 일 없이 발휘할 수가 있어, 소자 성능의 향상이 실현된다. 이와 동시에, 드레인 접합의 접합 리크도 감소하게 된다.
-구체적인 전체 실시 형태-
이하, 상술한 본 발명의 기본 골자를 근거로 하여 구체적인 전체 실시 형태에 대해 설명한다. 여기에서는, 반도체 장치로서 CMOS 트랜지스터를 예시하고, 편의상 그 구성을 제조 방법과 함께 설명한다. 또, 본 발명은 CMOS 트랜지스터에 한정되는 것이 아니라, 게이트, 소스/드레인을 갖는 트랜지스터 구조의 반도체 장치에 적용이 가능하다.
(제1 실시 형태)
도 1a∼도 1c 및 도 2a, 도 2b는 제1 실시 형태에 따른 CMOS 트랜지스터의 제조 방법을 공정순으로 도시하는 개략 단면도이다.
먼저, 도 1a에 도시한 바와 같이, 통상의 CMOS 프로세스에 의해 소자 활성 영역 및 게이트 전극을 형성한다.
구체적으로는, 예를 들면 STI(Shallow Trench Isolation)법에 의해, 실리콘 반도체 기판(1)의 소자 분리 영역이 되는 부위에 포토리소그래피 및 건식 에칭에 의해 홈을 형성하고, CVD법 등에 의해 이 홈을 메우도록 실리콘 산화막을 퇴적하여, 이 홈만을 충전하도록 CMP(Chemical Mechanical Polishing)법에 의해 실리콘 산화막을 연마 제거하고, STI 소자 분리 구조(2)를 형성하여, n형 소자 활성 영역(3) 및 p형 소자 활성 영역(4)을 획정한다. 계속해서, n형 소자 활성 영역(3)에는 p형 불순물을, p형 소자 활성 영역(4)에는 p형 불순물을 각각 이온 주입하여, p웰(3a) 및 n웰(4a)을 형성한다. 여기에서는, n형 소자 활성 영역(3)이 nMOS 트랜지스터 형성부, p형 소자 활성 영역(4)이 pMOS 트랜지스터 형성부가 된다.
계속해서, 소자 활성 영역(3, 4)상에 열 산화 등에 의해 게이트 절연막(5)을 형성하고, 다음에 CVD법 등에 의해 다결정 실리콘막을 퇴적한 후, 이들 다결정 실리콘막 및 게이트 절연막(5)을 포토리소그래피 및 건식 에칭에 의해 전극 형상으로 패터닝하여, 소자 활성 영역(3, 4)상에서 게이트 절연막(5)을 통해 이루어지는 게이트 전극(6)을 각각 형성한다.
계속해서, 도 1b에 도시한 바와 같이, 전면에 포토레지스트를 도포하고, 포토리소그래피에 의해 이를 가공하여, n형 소자 활성 영역(3)만을 개구하는 레지스트 마스크(7)를 형성한다.
그리고, n형 소자 활성 영역(3)에만, 우선 포켓 영역을 형성하기 위한 이온 주입을 행한다.
구체적으로는, 레지스트 마스크(7)로부터 노출되는 n형 소자 활성 영역(3)에, 게이트 전극(6)을 마스크로 하여 게이트 전극(6)의 양측에 있어서의 반도체 기 판(1)의 표층에 p형 불순물, 여기에서는 인듐(In)을 이온 주입하여 포켓 영역(11)을 형성한다.
In의 이온 주입의 조건으로서는 가속 에너지를 20keV∼100keV, 도우즈량을 1×1012/㎠∼2×1013/㎠로 하고, 반도체 기판(1)의 표면에 수직 방향으로부터 경사시켜 이온 주입한다. 이 경사각(틸트각)은 기판 표면에 수직인 방향을 O°로 하여, 0°∼45°로 한다. 이 경우, 상기의 가속 에너지 및 도우즈량으로 기판 표면에 대해 각각 대칭인 4방향으로부터 이온 주입하게 된다. 이후의 설명에서는, 틸트각을 부여하는 경우에는 마찬가지로 4방향 주입하는 것으로 하여 설명을 생략한다. 또, 불순물로서는 In에 더하여 붕소(B)를 이용해도 되지만, B만을 이용하는 경우는 없다.
계속해서, 확산 억제 물질로서 탄소(C)를 주입한다.
구체적으로는, 레지스트 마스크(7)로부터 노출되는 n형 소자 활성 영역(3)에, 게이트 전극(6)을 마스크로 하여 게이트 전극(6)의 양측에 있어서의 반도체 기판(1)의 표층에 확산 억제 물질인 탄소(C)를 주입하여, 포켓 영역(11)보다 약간 깊은 정도(포켓 영역(11)을 포함하는 정도)로 C 확산 영역(12)을 형성한다. 이 주입의 조건으로서는 가속 에너지를 2keV∼1OkeV(포켓 영역(11)과 거의 중복되는 주 조건), 도우즈량을 1×1014/㎠∼2×1015/㎠로 하고, 틸트각을 0°∼10°로 한다. C의 도우즈량을 1×1014/㎠로부터 상승시킴에 따라 확산 억제 효과가 커져, 2×1015/㎠ 이상에서 포화 경향을 나타낸다.
계속해서, 익스텐션 영역을 형성하기 위한 이온 주입을 행한다.
구체적으로는, 레지스트 마스크(7)로부터 노출되는 n형 소자 활성 영역(3)에, 게이트 전극(6)을 마스크로 하여 게이트 전극(6)의 양측에 있어서의 반도체 기판(1)의 표층에 n형 불순물인 인(P)을 이온 주입하여, 익스텐션 영역(13)을 형성한다. P는 고용(固溶) 한계가 비소(As)보다 높기 때문에, 동일한 깊이의 접합에서 보다 저저항의 확산층을 형성할 수 있다고 하는 이점이 있다. P의 이온 주입의 조건으로서는, 가속 에너지를 O.2keV∼2keV, 도우즈량을 1×1014/㎠∼2×1015/㎠로 하고, 틸트각을 0°∼10°로 한다.
익스텐션 영역의 불순물로서 P에 더하여 As를 이용하는 것도 가능하다. As만에 의한 익스텐션 영역의 형성도 원리적으로는 가능하지만, 리크 전류의 관점에서 바람직하지 않다. 원래, As는 TED(Transient Enhanced Diffusion)에 의한 증속 확산 현상을 일으키지 않기 때문에 C를 도입하는 효과는 적다. 단, 디프 S/D에 일반적으로 이용되는 P의 횡방향 확산을 억제하는 목적으로 C를 이용하는 경우도 있다. 상기의 최적 조건은 스페이서(마스크)의 유무, 두께에 따라 바뀌며, 스페이서가 있는 경우, 포켓 영역의 형성에서는 가속 에너지를 높게 설정하고, 익스텐션 영역의 형성에서는 도우즈량을 많게 유도할 필요가 있다. 이 예에서는 C의 주입을 레지스트 마스크(7)의 형성 후에 행하고 있지만, 레지스트 마스크(7)의 형성 전에 p형 소자 활성 영역(4)도 포함하여 전면에 주입하는 것도 가능하다. 하지만, 본 실시 형태에 나타내는 방법이 n형, p형 소자 활성 영역(3, 4)에서 독립하여 C 주입 의 조건을 최적화할 수 있기 때문에 유리하다.
계속해서, In을 활성화하기 위해, 도 1c에 도시한 바와 같이, 레지스트 마스크(7)를 회화(灰化) 처리 등에 의해 제거한 후, 어닐링 처리(급속 어닐링: RTA)를 행한다. 어닐링 조건으로서는 900℃∼1025℃에서 거의 0초로 하고, 질소 등의 불활성 분위기 내 또는 미량 산소 분위기 내에서 행한다. 이 어닐링 처리에서는, 특히 포켓 영역(11)의 형성을 위해 이온 주입한 In의 전기적 활성을 향상시키는 것을 고려하고 있으며, 이후의 열 처리 및 열 공정의 조정에 의해 생략하는 것이 가능하다.
또, 본 실시 형태에서는, 상기의 각 주입 공정에 있어서 게이트 전극(6)의 측벽에 사이드월을 형성하지 않는 경우에 대해 예시하였지만, 익스텐션 영역과 게이트 전극(6)의 최적 오버랩을 얻기 위해서, 게이트 전극(6)의 양측면에 막 두께 5nm∼20nm 정도의 얇은 사이드월(미도시)을 형성하고, 이 상태에서 상기의 각 주입을 행하도록 하여도 된다. 또한, 소자 활성 영역(3, 4)의 어느 한쪽의 게이트 전극(6)에 사이드월을 형성하는 것도 가능하다. 사이드월의 막 구성이나 형상은 특별히 구애받지 않고, 스페이서(마스크)로서의 기능을 갖는 것이라면 된다.
계속해서, 도 2a에 도시한 바와 같이, 전면에 포토레지스트를 도포하고, 포토리소그래피에 의해 이를 가공하여, 이번에는 p형 소자 활성 영역(4)만을 개구하는 레지스트 마스크(8)를 형성한다.
그리고, 먼저 포켓 영역을 형성하기 위한 이온 주입을 행한다.
구체적으로는, 레지스트 마스크(8)로부터 노출되는 p형 소자 활성 영역(4) 에, 게이트 전극(6)을 마스크로 하여 게이트 전극(6)의 양측에 있어서의 반도체 기판(1)의 표층에 n형 불순물, 여기에서는 안티몬(Sb)을 이온 주입하여 포켓 영역(14)을 형성한다.
Sb의 이온 주입의 조건으로서는 가속 에너지를 20keV∼1OOkeV, 도우즈량을 2×1012/㎠∼2×1013/㎠로 하고, 틸트각을 O°∼45°로 한다. 또 이 경우, Sb 대신에 다른 n형 불순물, 예를 들면 As나 P를 이용하여 이온 주입하여도 된다.
계속해서, 확산 억제 물질인 탄소(C)를 주입한다.
구체적으로는, 레지스트 마스크(8)로부터 노출되는 p형 소자 활성 영역(4)에, 게이트 전극(6)을 마스크로 하여 게이트 전극(6)의 양측에 있어서의 반도체 기판(1)의 표층에 확산 억제 물질인 C를 주입하여, 포켓 영역(14)보다 약간 깊은 정도(포켓 영역(14)을 포함하는 정도)로 C 확산 영역(15)을 형성한다. 이 주입의 조건으로서는, 가속 에너지를 2keV∼10keV(포켓 영역(14)과 거의 중복되는 주 조건), 도우즈량을 1×1014/㎠∼2×1015/㎠로 하고, 틸트각을 0°∼1O°로 한다. 이 경우, C와 동시에 질소(N)를 도입하는 것도 가능하며, n형 소자 활성 영역(3)에 있어서의 확산 억제 물질에 C를 이용하면, p형 소자 활성 영역(4)에서는 N만이라도 된다. 또한, 게르마늄(Ge)이나 실리콘(Si)에 의한 프리 아몰퍼스화 기술과 조합할 수도 있다.
계속해서, 익스텐션 영역을 형성하기 위한 이온 주입을 행한다.
구체적으로는, 레지스트 마스크(8)로부터 노출되는 p형 소자 활성 영역(4) 에, 게이트 전극(6)을 마스크로 하여 게이트 전극(6)의 양측에 있어서의 반도체 기판(1)의 표층에 p형 불순물, 여기에서는 붕소(B)를 이온 주입하여 익스텐션 영역(16)을 형성한다.
B의 이온 주입의 조건으로서는 가속 에너지를 O.2keV∼0.5keV, 도우즈량을 1×1014/㎠∼2×1015/㎠로 하고, 틸트각을 O°∼10°로 한다. 여기에서, 주입 이온종으로 BF2를 이용하는 경우에는, 가속 에너지를 1keV∼2.5keV, 도우즈량을 약 2배로 함으로써 최적이 된다. 이 최적 조건은 사이드월의 유무나 그 두께에 따라 변화하고, 사이드월이 있는 경우에는, 포켓 영역 형성의 이온 주입에서는 가속 에너지를 높게 하고, 익스텐션 영역 형성의 이온 주입에서는 도우즈량을 높게 유도하여, 최적 조건으로 할 필요가 있다.
계속해서, 소자 활성 영역(3, 4)에 각각 깊은 소스/드레인 영역(디프 S/D 영역)을 형성한다.
구체적으로는, 도 2b에 도시한 바와 같이, 레지스트 마스크(8)를 회화 처리 등에 의해 제거한 후, CVD법 등에 의해 전면에 실리콘 산화막을 퇴적하고, 이 실리콘 산화막의 전면을 이방성 에칭(에치백)함으로써 실리콘 산화막을 각 게이트 전극(6)의 측면에만 남겨, 사이드월(9)을 형성한다.
그리고, 전면에 포토레지스트를 도포하고, 포토리소그래피에 의해 이를 가공하여, n형 소자 활성 영역(3)만을 개구하는 레지스트 마스크(미도시)를 형성한다. 그리고, 이 레지스트 마스크로부터 노출되는 n형 소자 활성 영역(3)에, 각 게이트 전극(6) 및 사이드월(9)을 마스크로 하여 게이트 전극(6)의 양측에 있어서의 반도체 기판(1)의 표층에 n형 불순물, 여기에서는 인(P)을 이온 주입하여 디프 S/D 영역(17)을 형성한다. P의 이온 주입의 조건으로서는 가속 에너지를 4keV∼20keV, 도우즈량을 2×1015/㎠∼2×1016/㎠로 하고, 틸트각을 0°∼10°로 한다. 또, P 대신에 비소(As)를 이온 주입하도록 하여도 된다.
계속해서 마찬가지로, 상기 레지스트 마스크를 회화 처리 등에 의해 제거한 후, 전면에 포토레지스트를 도포하고, 포토리소그래피에 의해 이를 가공하여, 이번에는 p형 소자 활성 영역(4)만을 개구하는 레지스트 마스크(미도시)를 형성한다. 그리고, 이 레지스트 마스크로부터 노출되는 p형 소자 활성 영역(4)에, 각 게이트 전극(6) 및 사이드월(9)을 마스크로 하여 게이트 전극(6)의 양측에 있어서의 반도체 기판(1)의 표층에 p형 불순물, 여기에서는 B를 이온 주입하여 디프 S/D 영역(18)을 형성한다. B의 이온 주입의 조건으로서는, 가속 에너지를 2keV∼5keV, 도우즈량을 2×1015/㎠∼2×1016/㎠로 하고, 틸트각을 0°∼10°로 한다. 여기에서, B의 이온 주입에는, BF2 등의 B를 함유하는 이온이라면 된다.
그리고, 100O℃∼1050℃, 거의 O초의 어닐링(RTA) 처리를 실시하여, 각 불순물을 활성화시킨다. 이에 따라, n형 소자 활성 영역(3)에는 포켓 영역(11), N 확산 영역(12), 익스텐션 영역(13) 및 디프 S/D 영역(17)으로 이루어지는 n형 불순물 확산층(21)이 형성되고, p형 소자 활성 영역(4)에는 포켓 영역(14), N 확산 영역(15), 익스텐션 영역(16) 및 디프 S/D 영역(18)으로 이루어지는 p형 불순물 확산층 (22)이 형성된다.
그 후, 층간 절연막이나 컨택트홀, 각종 배선층 등의 형성 공정을 거쳐, n형 소자 활성 영역(3)에는 nMOS 트랜지스터를, p형 소자 활성 영역(4)에는 pMOS 트랜지스터를 각각 완성시킨다.
또, 본 실시 형태에서는 게이트 전극을 형성한 후에 소스/드레인이 되는 한쌍의 불순물 확산층을 형성하는 경우를 예시하였지만, 본 발명은 이에 한정되는 것이 아니라, 이들의 형성 순서를 적절히 변경하는 것도 생각할 수 있다.
본 실시 형태에서는, 각 불순물 확산층(21, 22)을 형성할 때에, 포켓 영역 형성을 위한 In의 이온 주입, 확산 억제를 위한 C의 주입, 익스텐션 영역 형성을 위한 P의 이온 주입의 순서로 진행하는 경우를 예시하였지만, 그 순서는 임의이며 특별히 구애받지 않는다. 순서에 따라서는 아몰퍼스화의 효과에 의해 포켓 영역 또는 익스텐션 영역에 대해 이온 주입 직후의 농도 프로파일이 영향을 받기 때문에, 각각의 최적 설계가 필요하다. 또한, 디프 S/D 영역의 확산을 억제하기 위해서는, 그 이온 주입시에 C를 도입하면 효과적이다.
이상 설명한 바와 같이, 본 실시 형태에 따르면, 특히 nMOS 트랜지스터에 있어서의 임계치 전압의 롤 오프 특성 및 전류 구동 능력을 향상시키고, 드레인 리크 전류의 저감을 도모하면서, 소자의 미세화·고집적화를 용이하고 또한 확실하게 실현하고, CMOS 트랜지스터의 최적 설계를 가능하게 하여 디바이스 성능의 향상 및 저소비 전력화를 실현할 수가 있다.
구체적으로, 본 실시 형태에 따른 nMOS 트랜지스터의 롤 오프 특성 및 전류 구동 능력에 대해 조사한 결과를 도 3a, 도 3b 및 도 4a, 도 4b에 나타낸다. 도 3a 및 도 3b는 확산 억제 물질인 C를 도입하지 않고, 익스텐션 영역에 있어서의 P의 도우즈량을 바꾼 경우의 전류 구동 능력(온 전류: Ion)(도 3a) 및 롤 오프 특성(L)(도 3b)을 나타내고, 도 4a 및 도 4b는 확산 억제 물질인 C를 도입한 경우(with C)와 도입하지 않은 경우(without C)에 있어서의 전류 구동 능력(온 전류: Ion)(도 4a) 및 롤 오프 특성(L)(도 4b)을 나타낸다.
도 3a 및 도 3b와 같이, 롤 오프 특성을 개선하기 위해 익스텐션 영역의 P의 도우즈량을 저하시키면, Ion도 급격히 열화해 버린다. 이에 비해, 도 4a 및 도 4b와 같이 C를 도입한 경우에서는, Ion을 유지한 상태로 롤 오프 특성이 개선되고 있다.
(제2 실시 형태)
제2 실시 형태에서는, 익스텐션 영역 형성시에 있어서의 열량 저감을 목적으로 한, 이른바 디스포절(disposal) 프로세스에 의해 CMOS 트랜지스터를 형성하는 경우에 대해 예시한다.
디스포절 프로세스란, 게이트 전극의 형성 후, 더미의 사이드월을 이용하여 디프 S/D 영역을 먼저 형성한다. 그 후, 더미 사이드월을 제거하고, 익스텐션을 주입하여, 비교적 저온에서 어닐링함으로써 익스텐션의 확산을 최대한 억제하고자 하는 것이다. 이 프로세스의 과제는 디프 S/D 영역 형성시에 이온 주입하는 불순물인 인(P)(nMOS 트랜지스터의 경우) 또는 붕소(B)(pMOS 트랜지스터의 경우)를, 어 떻게 채널 방향으로 확산시키지 않도록 설계하는지이다. 여기에서, 상술한 탄소(C)의 주입 기술을 활용할 수 있다. 디프 S/D 영역을 형성할 때에 C를 도입함으로써 횡방향으로의 확산이 억제되고, 게다가 충분한 활성화는 확보할 수 있으므로 이상적인 상자형 프로파일에 근접할 수 있다. 이 때 도입한 C는 익스텐션 영역의 확산 억제에도 공헌한다. 물론, 익스텐션 영역 형성시에 별도로 최적 조건의 C를 도입하는 것은 가능하다.
도 5a∼도 5c 및 도 6a∼도 6c는, 제2 실시 형태에 따른 CMOS 트랜지스터의 제조 방법을 공정순으로 도시하는 개략 단면도이다.
먼저, 도 5a에 도시한 바와 같이, 통상의 CMOS 프로세스에 의해 소자 활성 영역 및 게이트 전극을 형성한다.
구체적으로는, 예를 들면 STI(Shallow Trench Isolation)법에 의해, 실리콘 반도체 기판(1)의 소자 분리 영역이 되는 부위에 포토리소그래피 및 건식 에칭에 의해 홈을 형성하고, CVD법 등에 의해 이 홈을 메우도록 실리콘 산화막을 퇴적하고, 이 홈만을 충전하도록 CMP(Chemical Mechanical Polishing)법에 의해 실리콘 산화막을 연마 제거하고, STI 소자 분리 구조(2)를 형성하여, n형 소자 활성 영역(3) 및 p형 소자 활성 영역(4)을 획정한다. 이어서, n형 소자 활성 영역(3)에는 p형 불순물을, p형 소자 활성 영역(4)에는 p형 불순물을 각각 이온 주입하여, p웰(3a) 및 n웰(4a)을 형성한다. 여기에서는, n형 소자 활성 영역(3)이 nMOS 트랜지스터의 형성부, p형 소자 활성 영역(4)이 pMOS 트랜지스터 형성부가 된다.
계속해서, 소자 활성 영역(3, 4)상에 열 산화 등에 의해 실리콘 산화막인 게 이트 절연막(5)을 형성하고, 그 다음에 CVD법 등에 의해 다결정 실리콘막을 퇴적한 후, 이들 다결정 실리콘막 및 게이트 절연막(5)을 포토리소그래피 및 건식 에칭에 의해 전극 형상으로 패터닝하여, 소자 활성 영역(3, 4)상에서 게이트 절연막(5)을 통해 이루어지는 게이트 전극(6)을 각각 형성한다. 또, 게이트 절연막(5)으로서 실리콘 산질화막을 형성하도록 하여도 된다.
계속해서, 소자 활성 영역(3, 4)에 각각 깊은 소스/드레인 영역(디프 S/D 영역)을 형성한다.
구체적으로는, 먼저 도 5b에 도시한 바와 같이, CVD법 등에 의해 전면에 실리콘 산화막을 퇴적하고, 이 실리콘 산화막의 전면을 이방성 에칭(에치백)함으로써 실리콘 산화막을 각 게이트 전극(6)의 측면에만 남겨, 더미의 사이드월(32)을 형성한다.
그리고, 전면에 포토레지스트를 도포하고, 포토리소그래피에 의해 이를 가공하여, n형 소자 활성 영역(3)만을 개구하는 레지스트 마스크(31)를 형성한다. 그리고, 이 레지스트 마스크(31)로부터 노출되는 n형 소자 활성 영역(3)에, 각 게이트 전극(6) 및 사이드월(32)을 마스크로 하여 게이트 전극(6)의 양측에 있어서의 반도체 기판(1)의 표층에 n형 불순물, 여기에서는 인(P)을 이온 주입하여 디프 S/D 영역(17)을 형성한다. P의 이온 주입의 조건으로서는 가속 에너지를 4keV∼20keV, 도우즈량을 2×1015/㎠∼2×1016/㎠로 하고, 틸트각을 0°∼10°로 한다.
계속해서, 확산 억제 물질인 탄소(C)를 주입한다.
구체적으로는, 레지스트 마스크(31)로부터 노출되는 n형 소자 활성 영역(3)에, 사이드월(32)을 마스크로 하여 반도체 기판(1)의 표층에 확산 억제 물질인 C를 주입하여 디프 S/D 영역(17)보다 약간 얕은 정도로 C 확산 영역(33)을 형성한다. 이 주입의 조건으로서는, 가속 에너지를 2keV∼10keV, 도우즈량을 1×1014/㎠∼2×1015/㎠로 하고, 틸트각을 0°∼10°로 한다.
계속해서 마찬가지로 도 5c에 도시한 바와 같이, 레지스트 마스크(31)를 회화 처리 등에 의해 제거한 후, 전면에 포토레지스트를 도포하고, 포토리소그래피에 의해 이를 가공하여, 이번에는 p형 소자 활성 영역(4)만을 개구하는 레지스트 마스크(34)를 형성한다. 그리고, 이 레지스트 마스크(34)로부터 노출되는 p형 소자 활성 영역(4)에, 사이드월(32)을 마스크로 하여 게이트 전극(6)의 양측에 있어서의 반도체 기판(1)의 표층에 p형 불순물, 여기에서는 B를 이온 주입하여 디프 S/D 영역(18)을 형성한다. B의 이온 주입의 조건으로서는 가속 에너지를 2keV∼5keV, 도우즈량을 2×1015/㎠∼2×1016/㎠로 하고, 틸트각을 0°∼1O°로 한다. 여기에서, B의 이온 주입에는 BF2 등의 B를 함유하는 이온이면 된다.
계속해서, 확산 억제 물질인 탄소(C)를 주입한다.
구체적으로는, 레지스트 마스크(34)로부터 노출되는 p형 소자 활성 영역(4)에, 사이드월(32)을 마스크로 하여 반도체 기판(1)의 표층에 확산 억제 물질인 C를 주입하여 디프 S/D 영역(18)보다 약간 얕은 정도로 C 확산 영역(35)을 형성한다. 이 주입의 조건으로서는 가속 에너지를 2keV∼10keV, 도우즈량을 1×1014/㎠∼2×1015/㎠로 하고, 틸트각을 0°∼10°로 한다. 또, C 확산 영역(33, 35)의 형성은 사이드월(32)의 형성전에 행하여도 된다.
계속해서, 레지스트 마스크(34)를 회화 처리 등에 의해 제거한 후, 어닐링 처리(급속 어닐링: RTA)를 행한다. 어닐링 조건으로서는 저항을 낮추기 위해, 충분히 고온으로 하여, 불순물을 충분히 활성화시킨다. 어닐링 조건은 후의 익스텐션 영역의 활성화 어닐링과 맞추어 최적치를 결정할 필요가 있지만, 대표적으로는 1025℃∼1075℃, 0∼3초의 범위이다. 이 때, C가 도입되어 있음으로서 불필요한 횡방향의 확산이 억제되어, 단채널 내성을 열화시키는 일 없이 불순물의 활성화만을 높일 수 있다.
계속해서, n형 소자 활성 영역(3)에만, 먼저 포켓 영역을 형성하기 위한 이온 주입을 행한다.
구체적으로는 먼저, 도 6a에 도시한 바와 같이, 사이드월(32)을 제거한 후, 전면에 포토레지스트를 도포하고, 포토리소그래피에 의해 이를 가공하여, n형 소자 활성 영역(3)만을 개구하는 레지스트 마스크(36)를 형성한다.
그리고, 레지스트 마스크(36)로부터 노출되는 n형 소자 활성 영역(3)에, 게이트 전극(6)을 마스크로 하여 게이트 전극(6)의 양측에 있어서의 반도체 기판(1)의 표층에 p형 불순물, 여기에서는 인듐(In)을 이온 주입하여 포켓 영역(11)을 형성한다.
In의 이온 주입의 조건으로서는 가속 에너지를 20keV∼10OkeV, 도우즈량을 1×1012/㎠∼2×1013/㎠로 하고, 반도체 기판(1)의 표면에 수직인 방향으로부터 경사시켜 이온 주입한다. 이 경사각(틸트각)은 기판 표면에 수직인 방향을 O°로 하여, 0°∼45°로 한다. 이 경우, 상기의 가속 에너지 및 도우즈량으로 기판 표면에 대해 각각 대칭인 4방향으로부터 이온 주입하게 된다. 이후의 설명에서는, 틸트각을 부여하는 경우에는 마찬가지로 4방향 주입하는 것으로 하여 설명을 생략한다. 또, 불순물로서는 In에 더해 붕소(B)를 이용하여도 되지만, B만을 이용하는 경우는 없다.
계속해서, 익스텐션 영역을 형성하기 위한 이온 주입을 행한다.
구체적으로는, 레지스트 마스크(36)로부터 노출되는 n형 소자 활성 영역(3)에, 게이트 전극(6)을 마스크로 하여 게이트 전극(6)의 양측에 있어서의 반도체 기판(1)의 표층에 n형 불순물인 인(P)을 이온 주입하여 익스텐션 영역(13)을 형성한다. P는 고용 한계가 비소(As)보다 높기 때문에, 동일한 깊이의 접합으로 보다 저저항의 확산층을 형성할 수 있다는 이점이 있다. P의 이온 주입의 조건으로서는, 가속 에너지를 0.2keV∼2keV, 도우즈량을 1×1014/㎠∼2×1015/㎠로 하고, 틸트각을 0°∼10°로 한다.
계속해서, 도 6a에 도시한 바와 같이, 레지스트 마스크(36)를 회화 처리 등에 의해 제거한 후, 전면에 포토레지스트를 도포하고, 포토리소그래피에 의해 이를 가공하여, 이번에는 p형 소자 활성 영역(4)만을 개구하는 레지스트 마스크(37)를 형성한다.
그리고, 먼저 포켓 영역을 형성하기 위한 이온 주입을 행한다.
구체적으로는, 레지스트 마스크(37)로부터 노출되는 p형 소자 활성 영역(4)에, 게이트 전극(6)을 마스크로 하여 게이트 전극(6)의 양측에 있어서의 반도체 기판(1)의 표층에 n형 불순물, 여기에서는 안티몬(Sb)을 이온 주입하여 포켓 영역(14)를 형성한다.
Sb의 이온 주입의 조건으로서는 가속 에너지를 20keV∼100keV, 도우즈량을 2×1012/㎠∼2×1013/㎠로 하고, 틸트각을 0°∼45°로 한다. 또, 이 경우, Sb 대신에 다른 n형 불순물, 예를 들면 As나 P를 이용하여 이온 주입하여도 된다.
계속해서, 익스텐션 영역을 형성하기 위한 이온 주입을 행한다.
구체적으로는, 레지스트 마스크(37)로부터 노출되는 p형 소자 활성 영역(4)에, 게이트 전극(6)을 마스크로 하여 게이트 전극(6)의 양측에 있어서의 반도체 기판(1)의 표층에 p형 불순물, 여기에서는 붕소(B)를 이온 주입하여 익스텐션 영역(16)을 형성한다.
B의 이온 주입의 조건으로서는, 가속 에너지를 O.2keV∼0.5keV, 도우즈량을 1×1014/㎠∼2×1015/㎠로 하고, 틸트각을 O°∼10°로 한다. 여기에서, 주입 이온종으로 BF2를 이용하는 경우에는, 가속 에너지를 1keV∼2.5keV, 도우즈량을 약 2배로 함으로써 최적이 된다. 이 최적 조건은 사이드월의 유무나 그 두께에 따라 변화하고, 사이드월이 있는 경우에는 포켓 영역 형성의 이온 주입에서는 가속 에너지 를 높게 하고, 익스텐션 영역 형성의 이온 주입에서는 도우즈량을 많게 유도하여, 최적 조건으로 할 필요가 있다.
계속해서, 형성된 익스텐션 영역(13, 16)을 활성화한다.
구체적으로는, 도 6c에 도시한 바와 같이, 레지스트 마스크(37)를 회화 처리 등에 의해 제거한 후, CVD법 등에 의해 전면에 실리콘 산화막을 퇴적하고, 이 실리콘 산화막의 전면을 이방성 에칭(에치백)함으로써 실리콘 산화막을 각 게이트 전극(6)의 측면에만 남겨 사이드월(38)을 형성한다.
그리고, 어닐링(RTA) 처리를 실시하여 불순물을 활성화시킨다. 이 활성화는 비교적 저온 단시간으로 행하여, 익스텐션 영역의 불필요한 확산을 억제한다. 대표적으로는 95O℃∼1025℃, 0∼3초의 범위로, 디프 S/D 영역의 활성화보다 저온이고 또한 단시간으로 행한다. 이에 따라, n형 소자 활성 영역(3)에는 포켓 영역(11), N 확산 영역(33), 익스텐션 영역(13) 및 디프 S/D 영역(17)으로 이루어지는 n형 불순물 확산층(41)이 형성되고, p형 소자 활성 영역(4)에는 포켓 영역(14), N 확산 영역(35), 익스텐션 영역(16) 및 디프 S/D 영역(18)으로 이루어지는 p형 불순물 확산층(42)이 형성된다.
또, 600℃ 정도의 저온 어닐링에 의해 비평형 상태에서 활성화시키는 방법도 있다. 이 경우에는, 접합 리크 저감을 위해 SOI 기판과의 조합이 적당하다고 생각된다. 사이드월 형성 공정이나, 익스텐션 영역의 활성화 어닐링에 있어서도, C의 확산 억제 효과가 작용하여 단채널 내성의 열화가 억제된다. 또한, 익스텐션 영역 및 포켓 영역의 이온 주입시에, 여기에서 C, N 등의 확산 억제 물질을 더 도입하는 것도 가능하다. 익스텐션 영역의 어닐링 처리는 사이드월(38)의 형성전에 행하여도 된다.
그 후, 층간 절연막이나 컨택트홀, 각종 배선층 등의 형성 공정을 거쳐, n형 소자 활성 영역(3)에는 nMOS 트랜지스터를, p형 소자 활성 영역(4)에는 pMOS 트랜지스터를 각각 완성시킨다.
이상 설명한 바와 같이, 본 실시 형태에 따르면, 특히 nMOS 트랜지스터에 있어서의 임계치 전압의 롤 오프 특성 및 전류 구동 능력을 향상시키고, 드레인 리크 전류의 저감을 도모하면서, 소자의 미세화·고집적화를 용이하고 또한 확실하게 실현하고, CMOS 트랜지스터의 최적 설계를 가능하게 하여 디바이스 성능의 향상 및 저소비 전력화를 실현할 수 있다.
또, 제1 및 제2 실시 형태에서는, C의 도입을 이온 주입 기술을 이용하여 행하는 방법을 예시하였지만, 도입 방법은 이에 한정하지 않고, 미리 C를 포함하는 층을 에피텍셜 기술 등에 의해 반도체 기판에 형성하는 등의 방법도 적합하다.
본 발명에 따르면, 임계치 전압의 롤 오프 특성 및 전류 구동 능력을 향상시키고, 드레인 리크 전류의 저감을 도모하면서도, 소자의 미세화·고집적화를 용이하고 또한 확실하게 실현하고, 특히 CMOS 구조의 반도체 장치의 최적 설계를 가능하게 하여 디바이스 성능의 향상 및 저소비 전력화를 가능하게 하는 반도체 장치를 실현할 수 있다.

Claims (16)

  1. 반도체 기판과,
    상기 반도체 기판상에서 게이트 절연막을 통해 형성된 게이트 전극과,
    상기 게이트 전극의 양측에서의 상기 반도체 기판의 표층에 형성된 한쌍의 불순물 확산층
    을 포함하고,
    상기 불순물 확산층은,
    인(P)을 함유하여 이루어지고, 상기 게이트 전극의 하부 영역과 일부 중첩하는 얕은 제1 영역과,
    n형 불순물을 함유하여 이루어지고, 상기 제1 영역과 일부 중첩하며, 상기 제1 영역보다도 깊은 제2 영역과,
    인듐(In)을 함유하여 이루어지는 제3 영역과,
    탄소(C)를 함유하여 이루어지는 제4 영역을 갖는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 영역은 인(P) 및 비소(As)를 함유하여 이루어지는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 제3 영역은 인듐(In) 및 붕소(B)를 함유하여 이루어지는 것을 특징으로 하는 반도체 장치.
  4. 반도체 기판상에 게이트 절연막을 통해 게이트 전극을 형성하는 제1 공정과,
    상기 게이트 전극을 마스크로 하여, 그 양측에서의 상기 반도체 기판의 표층에 인듐(In)을 도입하는 제2 공정과,
    상기 게이트 전극을 마스크로 하여, 그 양측에서의 상기 반도체 기판의 표층에 탄소(C)를 도입하는 제3 공정과,
    상기 게이트 전극을 마스크로 하여, 그 양측에서의 상기 반도체 기판의 표층에 인(P)을 도입하는 제4 공정과,
    상기 게이트 전극을 마스크로 하여, 그 양측에서의 상기 반도체 기판의 표층에 상기 제4 공정의 인(P)보다 깊게, n형 불순물을 도입하는 제5 공정
    을 포함하고,
    상기 제1 공정후, 상기 제2∼제5 공정을 임의의 순서로 실행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제4항에 있어서,
    상기 제3 공정에서 탄소(C)를 2keV ~ 10keV의 가속 에너지로 이온 주입하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 반도체 기판상에 게이트 절연막을 통해 게이트 전극을 형성하는 공정과,
    상기 게이트 전극을 마스크로 하여, 그 양측에서의 상기 반도체 기판의 표층에 적어도 인듐(In)을 도입하는 공정과,
    상기 게이트 전극을 마스크로 하여, 그 양측에서의 상기 반도체 기판의 표층에 탄소(C)를 도입하는 공정과,
    상기 게이트 전극을 마스크로 하여, 그 양측에서의 상기 반도체 기판의 표층에 적어도 인(P)을 도입하는 공정과,
    상기 게이트 전극의 양측면에만 사이드월 막을 형성하는 공정과,
    상기 사이드월 막을 마스크로 하여, 그 양측에서의 상기 반도체 기판의 표층에 상기 제4 공정의 인(P)보다도 깊게, n형 불순물을 도입하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제6항에 있어서,
    탄소(C)를 2keV ~ 10keV의 가속 에너지로 이온 주입하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제6항에 있어서,
    n형 불순물을 도입하기 전 또는 후에, 상기 사이드월 막을 마스크로 하여, 그 양측에서의 상기 반도체 기판의 표층에 탄소(C)를 도입하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 반도체 기판상에 게이트 절연막을 통해 게이트 전극을 형성하는 공정과,
    상기 게이트 전극의 양측면에만 더미 사이드월 막을 형성하는 공정과,
    상기 더미 사이드월 막을 마스크로 하여, 그 양측에서의 상기 반도체 기판의 표층에 인(P)을 도입하는 공정과,
    상기 더미 사이드월 막을 마스크로 하여, 그 양측에서의 상기 반도체 기판의 표층에 탄소(C)를 도입하는 공정과,
    상기 더미 사이드월 막을 제거하는 공정과,
    상기 게이트 전극을 마스크로 하여, 그 양측에서의 상기 반도체 기판의 표층에 적어도 인(P)을 도입하는 공정과,
    상기 게이트 전극을 마스크로 하여, 그 양측에서의 상기 반도체 기판의 표층에 적어도 인듐(In)을 도입하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제9항에 있어서,
    상기 표층에 인(P)을 도입한 후에, 상기 게이트 전극의 양측면에 사이드월 막을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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