CN1243372C - 制造具有超浅超陡反向表面沟道的半导体器件的方法 - Google Patents

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Abstract

本发明涉及一种制造具有表面沟道结构的半导体器件的方法，该方法不用超低能量离子植入通过氧化硼化合物离子植入而提供SSR表面沟道掺杂；以及一种具有表面沟道结构的半导体器件的方法。用于形成半导体器件表面沟道的方法包括下列步骤：通过植入含硼的氟化硼化合物离子，在半导体衬底的表面下形成沟道掺杂层；进行退火工艺以去除在上述离子植入期间该沟道掺杂层内所注入的氟离子；进行表面处理工艺以去除在沟道掺杂层表面上所形成的本地氧化层，同时去除在该沟道掺杂层内所余留的氟离子；及利用选择性外延生长法，在该沟道掺杂层上生长外延层。

Description

制造具有超浅超陡反向 表面沟道的半导体器件的方法
技术领域
本发明涉及一种制造半导体器件的方法，更具体地说，本发明涉及具有栅信号宽度(gate length)小于100nm的超浅超陡反向表面沟道(super-steep-retrograde epi-channel)的半导体器件的制造方法。
背景技术
一般来说，在晶体管如金属氧化物半导体场效应晶体管(MOSFET)或金属绝缘半导体场效应晶体管(MISFET)中，配置在栅极(gate electrode)和栅氧化层下面的半导电衬底的表面区域的作用是由于施加到源极(source)和/或漏极(drain)的电场，在超过触发的电压施加到栅极上的状态下，使电流流通。因此，该表面区域被称为沟道(channel)。
上述晶体管的性能还取决于沟道的掺杂剂浓度，精确地掺杂沟道非常重要，因为掺杂剂浓度决定了多种性能如晶体管的阈电压(VT)、漏极电流(Id)等。
作为沟道的掺杂方法，使用离子植入法(ion implantation method)的沟道离子植入(channel ion implantation)(或临界电压调整离子植入)得到广泛应用。使用上述离子植入法所形成的沟道结构包括其深度中在沟道内具有恒定浓度的平坦沟道(flat channel)、在远离表面的预定深度处形成沟道的埋置沟道(buried channel)、和具有低表面浓度而且其在沟道内的浓度沿深度方向快速增加的反向沟道(retrograde channel)等。
在上述沟道中，反向沟道被广泛地使用在高性能微处理器中，其沟道长度是0.2μm或更小。反向沟道使In(铟)、As(砷)、Sb(锑)等的重离子植入来形成。因为反向沟道的低表面掺杂物浓度而具有高表面迁移性，所以其已应用在具有高驱动电流特性的高性能器件中。
然而，随着沟道长度减小，所需沟道深度必需更浅。而且，当用于形成其沟道深度为50nm或更小的反向沟道时，离子植入技术受到限制。
为了符合这些需求，已提议一种表面沟道(epi-channel)结构，其中在沟道掺杂层(channel doping layer)上形成外延层(epitaxial layer)。
图1A是具有常规表面沟道结构的半导体器件的横剖面图。
参照图1A，在半导体衬底11上形成栅极介电层12和栅极13，包括外延层14和沟道掺杂层15的表面沟道形成在半导体衬底11上，衬底11配置在栅极介电层12下面。在表面沟道的两个侧面上还形成高浓度(high-concentration)的源极/漏极延伸区(source/drain extension)(后面称为SDE)16和源极/漏极区(source/drain area)17。
然而，由于形成外延层的工艺及后续热工艺，难以控制掺杂物损失及沟道掺杂层15的扩散，所以实施具有表面沟道结构的高性能器件所需要的改善ON/OFF(开/关)电流特性是有问题的。
为了解决该问题，已提出一种方法，以形成由阶梯状掺杂的掺杂外延层及未掺杂外延层所构成的双外延层来进行三角(delta)掺杂的表面沟道，如图1B所示。
图1B示出在形成三角掺杂的表面沟道之前，掺杂曲线(doping profile)随瞬态增强型扩散(transient enhanced diffusion)(后面称为TED)或热平衡(thermal budget)的变化图。参照图1B，因为在栅极介电层(Gox)下的表面沟道的阶梯状三角掺杂曲线由于TED或热平衡而没有保持理想的三角掺杂曲线(P1)，从而发生了掺杂曲线的拓宽(P2)。
因而，在使用由掺杂外延层及未掺杂的外延层所构成的双外延层来形成三角掺杂的表面沟道的情况下，因为不能沉积1×1019原子/cm3(atoms/cm3)或更少的低浓度外延层，由于TED或热平衡而使掺杂物的扩散(D)过度，使得当实施沟道深度为30nm或更小的三角掺杂的表面沟道时受到限制。
为了改善这些问题，提出一种方法，其中在以超低能量硼离子植入来形成具有精确控制的浓度的三角掺杂n-沟道掺杂层之后，瞬时实施激光热退火(laser thermal annealing)(LTA)工艺来防止三角掺杂的n-沟道掺杂层的扩散(参照图2A及2B)。
图2A及2B表示具有以超低能量离子植入及以激光热退火(LTA)工艺所形成的表面沟道的半导体器件的制造方法的横剖面图。
如图2A所示，具有浅槽沟隔离(shallow trench isolation)(STI)结构的场氧化层(field oxide layer)22形成在半导体衬底21上，而P-型掺杂物离子植入到半导体衬底21内，从而形成P-型阱(well)23。随后，在超低能量(1kev)下植入硼离子来形成三角掺杂的沟道掺杂层24。
然后，直接进行0.36J/cm3至0.44J/cm3的激光热退火(LTA)工艺，而不用任何预先无定形化(preamorphization)来使得半导体衬底21的表面无定形化。由图2B可见，激光热退火工艺抑制硼在沟道掺杂层24内的重新分布，以及改变沟道掺杂层24成为化学稳定沟道掺杂层24A。
如图2B所示，外延层25在600℃至800℃的温度下在沟道掺杂层24A上选择性地生长，从而形成超陡反向(SSB)表面沟道结构。
同时，可以使用快速热退火(RTA)工艺以及激光热退火工艺来防止三角掺杂的沟道掺杂层的TED。
图3A及3B分别表示在1KeV离子植入或5KeV离子植入的硼掺杂的试样上选择性地外延生长所形成的SSR表面沟道的掺杂曲线。
从图3A和3B可以看出，在使用超低能量离子植入所形成SSR表面沟道的掺杂曲线中，因为离子植入能量变得较低，所以三角掺杂的分布范围变得更窄。因为图3A所示的这种窄分布的三角掺杂能大幅降低器件的结电容(junction capacitance)及结点(junction)的漏电流，所以是制造低电耗和高效率的半导体器件的基本技术。
然而，超低能量离子植入的缺点是可用能量的限制，因为在此超低能量范围难以提取足够离子束电流，而且制造时间较长。
发明内容
因此，本发明的目的是提供一种具有表面沟道结构的半导体器件的制造方法，它通过提供以氟化硼化合物离子植入而不用使用超低能量离子植入的掺杂SSR表面沟道的方法而适合克服可用能量的限制，并用于改善生产率。
此外，本发明的另一目的是提供一种具有表面沟道结构的半导体器件的制造方法，适用于防止在离子轰击(ion bombarded)及氟化沟道掺杂层上外延生长所造成的晶体缺陷。
在本发明的一个方面中，提供了一种形成半导体器件的表面沟道的方法，包括以下步骤：a)通过植入含硼的氟化硼化合物离子，在半导体衬底的表面下形成沟道掺杂层；b)进行退火工艺，来去除在沟道掺杂层内所注入的氟离子；c)进行表面处理，以去除在沟道掺杂层表面上所形成的本地氧化物层(native oxide layer)，并同时去除沟道掺杂层内所残留的氟离子；及d)使用选择性外延生长法(selective epitaxial growth method)在沟道掺杂层上生长外延层。
在本发明的另一方面中，提供了一种半导体器件的制造方法，包括以下步骤：a)通过植入含硼的氟化硼化合物离子，在半导体衬底的表面下形成沟道掺杂层；b)进行第一退火工艺，去除在上述沟道掺杂植入期间注入在沟道掺杂层内的氟离子；c)进行表面处理工艺，去除在沟道掺杂层的表面上所形成本地氧化层，而同时去除沟道掺杂层上所残留的氟离子；d)在沟道掺杂层上生长外延层；e)在外延层上依次形成栅极介电层与栅电极；f)形成在栅电极的边缘处配置的源极/漏极延伸区，其中源极/漏极延伸区比沟道掺杂层浅；g)形成接触栅电极两侧的隔板(spacer)；h)形成配置在栅电极隔板的边缘处的源极/漏极区，其中源极/漏极区比沟道掺杂层深；及i)进行第二退火工艺，在抑制沟道掺杂层扩散的温度下，用于活化源极/漏极延伸区和源极/漏极区内所包含的掺杂物。
附图说明
根据夏文参照附图对实施方案的说明，本发明的其它目的及方面将变得更显而易见，其中：
图1A是具有常规表面沟道的半导体器件的横剖面图；
图1B是表面沟道内的掺杂曲线随TED或热平衡的变化图；
图2A和2B是描述用超低能量的离子注入和激光热退火(LTA)技术制造具有表面沟道的半导体器件的方法的图；
图3A是示出在用1keV硼离子植入的样品上通过使用选择性外延生长法形成的SSR表面沟道的掺杂曲线的座标图；
图3B是示出在用5keV硼离子植入的样品上通过使用选择性外延生长法形成的SSR表面沟道的掺杂曲线的座标图；
图4是当B+离子或49BF2 +离子分别地植入硅衬底内时硼浓度的分布图；
图5A至5F是示出根据本发明第一实施方案制造NMOSFET的方法的横剖面图；
图6A至6F是示出根据本发明第二实施方案制造CMOSFET的方法的横剖面图；
图7是根据本发明第三实施方案的CMOSFET的横剖面图；
图8是根据本发明第四实施方案的CMOSFET的横剖面图；
图9是根据本发明第五实施方案的CMOSFET的横剖面图；
图10是根据本发明第六实施方案的CMOSFET的横剖面图；
图11是根据本发明第七实施方案的CMOSFET的横剖面图；
图12是其中49BF2 +离子植入沟道区的SSR表面沟道内硼浓度的分布图。
具体实施方式
下文将参照附图对本发明的优选实施方案进行详细说明。
本发明提供一种在形成表面沟道结构时增加用于形成沟道掺杂层(channel doping layer)的离子植入能量的方法，其中使用含掺杂物离子的分子离子束(molecular ion beam)。
下文将要描述的实施方案使用从BF3气体中提取的49BF2 +或30BF+作为形成沟道掺杂层的分子离子束。
与硼(B+)离子植入相比较，49BF2 +离子植入具有在4.5倍离子植入能量的相同离子植入深度。此外，因为可在4.5倍较高能量下离子植入，所以制造工艺可使用一般低能量离子植入装置来进行，而不用任何超低能量离子植入装置。进一步，在相同离子植入能量下，与硼离子的情况相比较，离子植入深度较浅，所以宽度较窄的三角掺杂具有更可调适的特性。
更进一步，从BF3气体提取的其它种类离子是30BF+。30BF+离子是经由使用BF3气体的离子束质量分析而选择质量为30来提取的离子。30BF+的氟键合数是49BF2 +离子的一半。而且，因为30BF+离子的氟植入量是49BF2 +离子的一半，所以可防止在后续热退火工艺之后因为过多的氟植入而发现的氟化合物沉淀及氟气泡(fluorine bubbles)的产生。
此外，30BF+离子植入的离子植入深度和硼离子植入相同，优点在于，30BF+离子植入可使用比硼离子植入高2.7倍的离子植入能量。
即使从氟化合物提取的分子离子的离子植入的优点在于使用比硼离子更高的能量，但是硼离子不可避免地随氟离子被植入，因为30BF+离子植入包含氟离子，所以非期望的含氟造成在后续外延层生长的晶体缺陷，而且可由于在栅极介电质或在栅极介电层及半导体衬底间的界面处堆积氟离子而使装置特性劣化。
因而，下述实施方案使用氟化合物离子，其在形成沟道掺杂层时，可使用较高离子植入能量来形成浅结(shallow junction)，而且说明一种方法，用于经下述退火工艺及表面处理工艺来释放在氟化合物离子植入期间所注入的氟离子到外部。
图4表示当B+离子或49BF2 +离子植入硅衬底内时半导体衬底的硼浓度分布图。
在图4中，水平轴表示衬底内的深度，而垂直轴表示硼浓度。曲线P3及P4分别表示B+或49BF2 +的情况。在此，硼离子植入以5KeV的加速能量及1×1014原子/cm3的剂量来进行，而BF2 +离子植入以5KeV的加速能量及1×1014原子/cm3的剂量来进行。
参照图4，在硼离子植入中，硼离子植入到衬底深处，而曲线的峰值分布在深于10nm的位置处。在49BF2 +的情况下，曲线的峰值分布在约3nm处，而且硼浓度在更深位置处快速降低。
曲线P3及P4表示相互不同的递减曲线。曲线P4具有较窄的硼分布。比较曲线P3及曲线P4，曲线P4的峰值高于P3。这意味着，49BF2 +离子植入使用小于硼(B+)离子剂量的更小离子植入量，可获得相同或更高的峰值浓度。
图5A至5F说明根据本发明第一实施方案来制造NMOSFET的方法的横剖面图。
如图5A所示，用于装置隔离的场氧化物层32使用浅槽沟隔离STI工艺或硅局部氧化(LOCOS)工艺来形成于半导体衬底31的预定部分上。然后，P-型掺杂物植入到半导体衬底31内来形成深P-型阱33。随后，植入P-型掺杂物，因而形成比P-型阱33更浅的P-型场阑层(field stop layer)34。在此，硼(B)用作P-型掺杂物，用于形成P-型阱33及P-型场阑层。
接着，作为P-型掺杂物，诸如49BF2 +或30BF+的氟化合物的分子离子被植入，因而形成浅P-型n-沟道掺杂层35，其深度距半导体衬底31的表面是10nm至50nm。
此时，当实施用于形成P-型n-沟道掺杂层35的离子植入时，植入从BF3气体提取的49BF2 +或30BF+分子离子。30BF+分子离子的植入具有和49BF2 +分子离子类似的效用。换言之，其优点在于可使用和硼离子植入一样高的离子植入能量，使得具有相同离子植入深度。此外，所植入的氟离子降低到和49BF2 +分子离子相同植入量的49BF2 +分子离子的一半。
然后，如图5B所示，实施回复退火工艺(recovery annealing process)。回复退火工艺回复在半导体衬底31的表面中的晶体缺陷(crystal defect)，其由在用于形成P-型n-沟道掺杂层35的离子植入中通过离子轰击所造成。而且，回复退火工艺使植入到P-型n-沟道掺杂层35中的掺杂物稳定地与晶体内的相邻硅原子结合，而且释放出如SiF4挥发气体的氟(F)离子到外部。
对于回复退火工艺，以在1414℃(硅的熔点)以下的温度来实施快速热退火(RTA)工艺或峰值快速热退火(spike rapid thermal annealing)(SRTA)工艺，其可回复晶体缺陷，以便防止植入P-型n-沟道掺杂层35内的掺杂物扩散。
在此，峰值快速热退火(SRTA)工艺表示一种退火工艺(升温速率(rampingrate)：150℃/秒或更高，延迟时间(delay time)：1秒或更小)，其在短时间从室温升高到目标温度，然后没有任何延迟地直接从目标温度降到室温。
优选地，快速热退火(RTA)工艺在600℃至1050℃的温度下实施，而峰值快速热退火(SRTA)工艺在600℃至1100℃的温度下实施，
结果，通过回复退火工艺，P-型n-沟道掺杂层35通过稳定地结合所植入的掺杂物和半导体衬底31的硅离子，而改善成没有晶体缺陷的层。换言之，氟(F)离子在退火工艺期间被释放出，而硼(B)离子稳定地结合硅(Si)离子。
如上所述，通过回复退火工艺，P-型n-沟道掺杂层35活化为化学稳定的很浅P-型n-沟道掺杂层35A。
如图5C所示，在氢气氛中进行表面处理，以便去除在回复退火工艺后在浅P-型n-沟道掺杂层35A上形成的本地氧化物层(native oxide layer)(未示出)。同时，如果在氢气氛中进行表面处理，氢(H2)和本地氧化物层(SiO2)反应而作为H2O挥发，从而去除本地氧化物层。而且，理想的是，表面处理的温度是可防止在P-型n-沟道掺杂层35内存在的掺杂物扩散的温度(如600℃至950℃)。
在上述在氢气氛下进行的表面处理中，在回复退火工艺后留在P-型n-沟道掺杂层35A内的氟(F)离子另外作为HF形式而释放出来。同时，在30BF+分子离子被植入到P-型n-沟道掺杂层35内的情况下，植入的氟离子降低到和49BF2 +分子离子具有相同植入量的49BF2 +分子离子的一半，使得更容易去除氟离子。
结果，当形成沟道掺杂层时，以相对更大的植入量植入具有较小氟含量的30BF+分子离子，去除氟离子很有效。
如图5D所示，外延层36在没有本地氧化物层的半导体衬底31上，优选在P-型n-沟道掺杂层35上，使用选择性外延生长(SEG)生长至厚度为5nm至30nm。
如上所述，因为P-型n-沟道掺杂层35经由回复退火工艺而活化成化学稳定的很浅P-型n-沟道掺杂层35A，所以即使在氢气氛下进行表面处理及外延层36的生长期间，也形成使掺杂物损失及重新分布最小化的具有SSR三角掺杂曲线的SSR表面沟道结构。
如图5E所示，栅极介电质层37以650℃至750℃的温度形成在SRR表面沟道结构上，如分布在P-型n-沟道掺杂层35A的下部的外延层36上。同时，用于形成栅极介电质层37的温度范围很低，以便防止在P-型n-沟道掺杂层35A内存在的掺杂物的重新分布及扩散。
因此，在低温形成的低温氧化物(LTO)层、氮氧化硅(silicon oxynitride)层、高介电质层或氧化物层/高介电质层的堆叠层(stack layer)用作栅极介电质层37。由于在低温下形成栅极介电质层37的低热工艺，所以通过防止在P-型n-沟道掺杂层35A内存在的掺杂物的重新分布及扩散可保持SSR掺杂曲线。
例如，低温氧化物层(即，硅热氧化物层)在650℃至750℃的温度下形成。在650℃至750℃的温度下形成硅热氧化物层(silicon thermal oxide layer)之后，通过在硅热氧化物层上进行氮化物等离子体或氨等离子体而形成氮氧化硅层。高介电质层是通过下述工艺形成的：在300℃至650℃的温度下进行沉积工艺，然后在400℃至700℃的温度下进行炉内退火工艺(furnaceannealing process)，或在300℃至650℃的温度下进行沉积工艺，然后在600℃至800℃的温度下进行快速热退火工艺。在使用高介电质层的情况下，进行退火工艺时的最高温度限制为300℃至700℃，以便改进介电质层的层品质(layer quality)。
接着，用于栅极介电质层的导电层沉积在栅极介电质层37上，而且图案化所沉积的导电层，从而形成栅电极38。在此，用于形成栅电极38的导电层可以是多晶硅层(polysilicon layer)、多晶硅层/金属层的堆叠层、或多晶硅层/硅化物层的堆叠层。
然后，利用另外的光刻胶掩膜(photoresist mask)(未图示)和栅电极38作为离子植入掩膜，以低能量植入大植入量的N-型掺杂物，从而形成N-型源极/漏极延伸区39。同时，用于形成N-型源极/漏极延伸区39的N-型掺杂物是磷(P)或砷(As)。
随后，在沉积用于含栅电极38的整个表面上的隔板的绝缘层后，用于隔板的绝缘层被深腐蚀(etch back)以形成与栅电极38的侧壁接触的隔板40。在此，隔板使用氮化物层或氧化物层。
然后，使用另外的光刻胶掩膜、栅电极38及隔板40作为离子植入掩膜，植入大植入量的N-型掺杂物以形成N-型源极/漏极区41，它电连接到N-型源极/漏极延伸区39。同时，N-型源极/漏极区41具有比较N-型源极/漏极延伸区39更深的离子植入深度。
如图5F所示，进行活化退火工艺(activation annealing process)以便电活化在N-型源极/漏极区41及N-型源极/漏极延伸区39内存在的掺杂物。同时，在预定温度下进行活化退火工艺，同时抑制P-型n-沟道掺杂层35A扩散以及N-型源极/漏极区41和N-型源极/漏极延伸区39的结深度加深。
优选的是，活化退火工艺选自：600℃至1000℃的快速热退火(RTA)工艺、300℃至750℃的炉内退火工艺、600℃至1100℃的峰值快速热退火(SRTA)工艺及其组合。
同时，如果形成栅电极38及N-型源极/漏极区41的工艺通过具有低热平衡的低温工艺来进行，则可保持其中抑制掺杂物扩散的SSR表面沟道结构。
在上述实施方案中，P-型n-沟道掺杂层35A还用作防止短沟道效应的止穿层(punch stop layer)。此外，通过形成比N-型源极/漏极区41更浅的P-型n-沟道掺杂层35A的最大掺杂深度，而降低NP结的结电容(junctioncapacitance)及结漏电流(junction leakage current)。
图6A至6F是根据本发明第二实施方案来制造CMOSFET的方法的横剖面图。
如图6A所示，使用浅沟槽隔离(STI)工艺或硅局部氧化(LOCOS)工艺在半导体衬底51的预定部分上形成用于器件隔离的场氧化物层52。然后，使用曝光及显影工艺来将光刻胶涂布在半导体衬底51上并将其图案化，从而形成第一掩膜53，用于曝光将要形成PMOSFET的区域(下文中称为″PMOS″区域)。
然后，N-型掺杂物诸如磷(P)被植入通过掩膜53曝光的半导体衬底51内，从而形成深N-型阱54。依次植入N-型掺杂物来形成比N-型阱54浅的N-型场阑层55。
然后，以低于形成N-型场阑层55的离子植入能量的能量植入N-型掺杂物，而形成浅N-型p-沟道掺杂层56，其深度离半导体衬底51的表面为10nm至50nm。同时，使用磷(P)或砷(As)作为N-型掺杂物。
如图6B所示，在去除第一掩膜53之后，再使用曝光及显影工艺将光刻胶涂布在半导体衬底51上并且将其图案化，从而形成第二掩膜57，用于曝光将要形成NMOSFET的区域(下文中称为″NMOS″区)。
然后，P-型掺杂物植入通过第二掩膜57曝光的半导体衬底51内，从而形成深P-型阱58。依次植入P-型掺杂物以形成比P-型阱54更浅的P-型场阑层59。此时，将硼(B)用作P-型掺杂物。
接着，植入氟化合物诸如49BF2 +或30BF+的分子离子，从而形成浅P-型n-沟道掺杂层60，其深度距半导体衬底51表面为10nm至50nm。
如图6C所示，在去除第二掩膜57之后，进行回复退火工艺。回复退火工艺回复在半导体衬底51表面中的晶体缺陷，该缺陷由用于形成N-型p-沟道掺杂层56及P-型n-沟道掺杂层60的离子植入中的离子轰击所造成。而且，回复退火工艺使植入到N-型p-沟道掺杂层56及P-型n-沟道掺杂层60内的掺杂物稳定地与晶体内的相邻硅原子结合，并且将植入到P-型n-沟道掺杂层60内的氟(F)离子释放到外部。
对于回复退火工艺，在低于1414℃(硅的熔点)的温度下进行快速热退火(RTA)工艺或峰值快速热退火(SRTA)工艺，其可回复晶体缺陷，以便避免植入到N-型p-沟道掺杂层56及P-型n-沟道掺杂层60内的掺杂物扩散。优选，快速热退火(RTA)工艺在600℃至1050℃的温度下进行，而峰值快速热退火(SRTA)工艺在600℃至1100℃的温度下进行。
如上所述，通过回复退火工艺，N-型p-沟道掺杂层56及P-型n-沟道掺杂层60通过稳定地结合所植入的掺杂物和半导体衬底的硅离子而改善成没有缺陷的层。尤其是，在P-型n-沟道掺杂层60中，在退火工艺期间释放氟(F)离子，而硼(B)离子与硅(Si)离子稳定地结合。
结果，在回复退火工艺之后，N-型p-沟道掺杂层56及P-型n-沟道掺杂层35活化为很浅的N-型p-沟道掺杂层56A及很浅的P-型n-沟道掺杂层，它们的化学性质稳定。
如图6D所示，在回复退火工艺之后，在氢气氛中进行表面处理，以便除去在回复退火工艺期间没有晶体缺陷的N-型p-沟道掺杂层56A及P-型n-沟道掺杂层60A上所形成的本地氧化物层(未图示)。同时，如果在氢气氛中进行表面处理，氢(H2)和本地氧化物层(SiO2)反应以作为H2O挥发，使得本地氧化物层被去除。此外，甚至在回复退火工艺之后，留在P-型n-沟道掺杂层60A内的氟(F)离子另外被释放出。
如图6E所示，使用选择性外延生长(SEG)在没有本地氧化物层的N-型p-沟道掺杂层56A及P-型n-沟道掺杂层60A上将外延层61及62同时地生长为5nm至30nm的厚度。
如上文所述，因为N-型p-沟道掺杂层56及P-型n-沟道掺杂层60通过回复退火工艺活化成化学性质稳定的很浅N-型p-沟道掺杂层56A及很浅P-型n-沟道掺杂层60A，所以即使在氢气氛下的表面处理及外延层61及62的生长期间，形成具有SSR三角掺杂分布的SSR表面沟道结构，其中在NMOS区及PMOS区的掺杂物损失及重新分布最小化。
如图6F所示，在650℃至750℃的温度下栅极介电质层63形成于SSR表面沟道结构，如N-型p-沟道掺杂层56A及P-型n-沟道掺杂层60A上。此时，用于形成栅极介电质层63的温度范围较低，从而抑制在P-型n-沟道掺杂层60A内所存在的掺杂物的扩散。
因此，低温氧化物(LTO)层、氮氧化硅层、高介电质层或氧化物层/高介电质层的堆叠层用作栅极介电质层63。因为在低温形成栅极介电质层63的低热工艺，通过防止N-型p-沟道掺杂层56A及P-型n-沟道掺杂层60A内所存在的掺杂物的重新分布及扩散可保持SSR掺杂分布。
例如，在650℃至750℃的温度下形成硅热氧化物层。在以650℃至750℃的温度形成硅热氧化物层后，通过在硅热氧化物层上进行氮化物等离子体或氨等离子体而形成氮氧化硅层。高介电质层是通过下述工艺形成的：在300℃至650℃的温度下进行沉积工艺，然后400℃至700℃的温度下进行炉内退火工艺，或在300℃至650℃的温度下进行沉积工艺，然后在600℃至800℃的温度进行快速热退火工艺。在使用高介电质层的情况下，当进行退火工艺时最大温度限制在300℃至700℃，以便改善介电质层的层品质。
接着，用于栅极介电质层的导电层沉积在栅极介电质层63上，而且图案化所沉积的导电层，从而形成栅电极64。然后，对PMOS区及NMOS区，使用另外的光刻胶掩膜(未图示)与栅极介电质层64作为各自的离子植入掩膜，以低能量将大植入量的P-型掺杂物植入PMOS区内，从而形成P-型源极/漏极延伸区65。以低能量将大植入量的N-型掺杂物植入到NMOS区内，从而形成N-型源极/漏极延伸区66。
在此，形成栅电极64的导电层可以是多晶硅层、多晶硅层/金属层的堆叠层、或多晶硅层/硅化物层的堆叠层。此外，用于形成N-型源极/漏极延伸区66的N-型掺杂物是磷(P)或砷(As)，而用于形成P-型源极/漏极延伸区65的P-型掺杂物是硼(B)、BF2或含硼的硼化合物离子。
顺序地，在含栅电极64的整个表面上沉积用于隔板的绝缘层以后，用于隔板的绝缘层被深腐蚀以形成和栅电极64侧壁接触的隔板67。此处，隔板使用氮化物层、氧化物层或氮化物层及氧化物层的组合。
然后，使用另外的光刻胶掩膜、栅电极64及隔板67作为离子植入掩膜，将大植入量的P-型掺杂物(硼或硼化合物)植入到PMOS区内，形成P-型源极/漏极区68，其电连接到P-型源极/漏极延伸区65上。
此外，使用另外的光刻胶掩膜、栅电极64及隔板67作为离子植入掩膜，将大植入量的N-型掺杂物(磷或砷)植入NMOS区内以形成N-型源极/漏极区69，其电连接到P-型源极/漏极延伸区66上。
此时，N-型源极/漏极区69及P-型源极/漏极区68分别具有比N-型源极/漏极延伸区66及P-型源极/漏极延伸区65深的离子植入深度。
然后，进行活化退火工艺，以便电活化植入到N-型源极/漏极区69、N-型源极/漏极延伸区66、P-型源极/漏极区68及P-型源极/漏极延伸区65内的掺杂物。
同时，在预定温度下来进行活化退火工艺，同时抑制P-型源极/漏极区68及P-型源极/漏极延伸区65加深。
原因在于，P-型源极/漏极区68及P-型源极/漏极延伸区65具有比N-型源极/漏极区69及N-型源极/漏极延伸区66更严重的扩散变化。
优选，活化退火工艺选自：600℃至1000℃的快速热退火(RTA)工艺、300℃至750℃的炉内退火工艺、600℃至1100℃的峰值快速热退火(SRTA)工艺及其组合。
同时，如果形成栅电极64、P-型源极/漏极延伸区65、N-型源极/漏极延伸区66、P-型源极/漏极区68及N-型源极/漏极区69的工艺通过具有低热平衡的低温工艺来进行，则可保持其中掺杂物扩散受到抑制的SSR表面沟道结构。
在上述第二实施方案中，N-型p-沟道掺杂层56A及P-型n-沟道掺杂层60A也用作防止短沟道效应的止穿层。此外，通过形成比P-型源极/漏极区68及N-型源极/漏极区69浅的N-型p-沟道掺杂层56B及P-型n-沟道掺杂层60A的各自最大掺杂深度，降低来PN结及NP结的结电容及结泄漏电流。
图7是根据本发明第三实施方案的CMOSFET的横剖面图。图7的CMOSFET除了第一N-型止穿层70、第二N-型止穿层72、第一P-型止穿层71及第二P-型止穿层73以外，具有和第二实施方案相同的结构。下文中，在图7中使用与图6F中相同的标号，而其相同部分的详细说明省略。
按照和上述第二实施方案相同方式，在PMOS区上形成表面沟道结构。表面沟道包括通过植入磷或砷离子所形成的第一N-型止穿层70及在第一N-型止穿层70上生长的外延层61。同时，在NMOS区上形成表面沟道。表面沟道包括通过植入氟化合物离子而形成的第一P-型止穿层71及在第一P-型止穿层71上生长的外延层62。
然后，第二N-型止穿层72及第二P-型止穿层73分别形成在P-型源极/漏极延伸区65及N-型源极/漏极延伸区66的下部分上。此时，通过植入和第一N-型止穿层70相等的N-型掺杂物(磷或砷)形成第二N-型止穿层72。同时，不同于通过植入硼-氟化合物而形成的第一P-型止穿层71，通过植入硼或硼化合物形成第二P-型止穿层73。
在此，为了分别在P-型源极/漏极延伸区65及N-型源极/漏极延伸区66的下部分上形成第二N-型止穿层72及第二P-型止穿层73，在形成P-型源极/漏极区68及N-型源极/漏极区69之前进行离子植入工艺。
第一P-型止穿层71及第一N-型止穿层70用作防止短沟道效应的沟道掺杂层和止穿层。
结果，根据本发明的第三实施方案的CMOSFET具有双止穿层结构。比较单止穿层结构，双止穿层结构具有改良的穿通(punch-through)特性。
图8是根据本发明的第四实施方案的CMOSFET的横剖面图。图8的CMOSFET除了升高的源极/漏极区外，具有和第三实施方案相同的结构。下文中，图8中使用和图6F相同的标号，而省略有关相同部分的详细说明。
参照图8，按照和第三实施方案相同的方式，根据第四实施方案的CMOSFET具有包括在PMOS区上的第一N-型止穿层70及第二N-型止穿层72的双止穿层结构，及包括在NMOS区上的第一P-型止穿层71及第二P-型止穿层73的双止穿层结构。此外，外延层分别在P-型源极/漏极区68及N-型源极/漏极区69上生长，从而形成升高的源极/漏极区74及75。
在图8的第四实施方案中，通过提供经由硼氟化合物的离子植入的双止穿层来改善穿通特性，而且通过提供升高的源极/漏极结构而防止源极/漏极的结电阻的增加。
图9是根据本发明的第五实施方案的CMOSFET的横剖面图。
参照图9，N-型阱83及P-型阱84分别在具有场氧化物层82所定义的PMOS区及NMOS区的半导体衬底81内形成。N-型场阑层85在比N-型阱83更浅的部分上形成，而P-型场阑层86在比P-型阱84浅的部分上形成。
栅极介电质层87、多晶硅层88、金属层89及硬掩膜90顺序地形成在半导体衬底81区的PMOS及NMOS区上，从而形成堆叠栅极结构。然后，在构成栅极结构的多晶硅层88的两侧壁上分别形成侧壁层88。在栅极结构的两侧壁上形成隔板92。
具有N-型p-沟道掺杂层93及外延层94的表面沟道在PMOS区的栅极介电质层87下形成，而具有P-型n-沟道掺杂层93及外延层96的表面沟道在NMOS区的栅极介电质层87下形成。
P-型源极/漏极延伸区97在PMOS区的表面沟道的两侧上形成，而和P-型源极/漏极延伸区97接触的P-型源极/漏极区98在比P-型源极/漏极延伸区97更深的结深度处形成。N-型源极/漏极延伸区99在NMOS区的表面沟道的两侧上形成，而和N-型源极/漏极延伸区99接触的P-型源极/漏极区100在比N-型源极/漏极延伸区99更深的结深度处形成。
在图9中，在多晶硅层88上形成的金属层89适用于栅电极的阻抗性(resistivity)及高速作业，而且通常使用钨及硅化钨。此外，扩散阻隔层(diffusion barrier layer)可插在多晶硅层88及金属层89之间。
在多晶硅层88的两侧壁上形成的侧壁氧化物层91是利用栅极再氧化工艺来氧化多晶硅层88而形成的，用于回复在用于形成栅极结构的蚀刻工艺期间受损坏的栅极介电质层87。众所周知，进行栅极再氧化工艺以便改善可靠度，所述改善是通过回复当蚀刻栅电极时造成的栅极介电质层87的微槽沟(microtrench)及损失、氧化留在栅极介电质层87表面上的蚀刻残留材料(etching remaining material)及增加在栅电极边缘处形成的栅极介电质层87的厚度而进行的。
进行栅极再氧化工艺，以便防止植入到P-型n-沟道掺杂层95内的掺杂物因为过度热工艺(excessive thermal process)扩散造成的SSR掺杂曲线破坏。同时，如果利用快速热氧化(RTO)进行热氧化工艺诸如再氧化工艺，其最高温度限制在750℃至950℃。同时，如果利用炉内退火工艺进行热氧化工艺，则其最高温度限制在650℃至800℃。
如上所述，如果利用具有低热平衡的低温工艺来进行栅极再氧化工艺，则可保持其中掺杂物扩散受抑制的SSR表面沟道结构。
在图9的第五实施方案中，N-型p-沟道掺杂层93及P-型n-沟道掺杂层95也用作防止短沟道效应的止穿层。此外，通过形成比P-型源极/漏极区98及N-型源极/漏极区100更浅的N-型p-沟道掺杂层93及P-型n-沟道掺杂层95的各最大掺杂深度，PN结及NP结的结电容及结泄漏电流得到降低。
图10是根据本发明的第六实施方案的CMOSFET的横剖面图。
图10的CMOSFET具有包括在PMOS区上的第一N-型止穿层93及第二N-型止穿层101的双止穿层结构，包括NMOS区上的第一P-型止穿层95及第二P-型止穿层102的双止穿层结构。其它结构和图9的CMOSFET相同。
图11是根据本发明第七实施方案的CMOSFET的横剖面图。
图11的CMOSFET具有包括在PMOS区上的第一N-型止穿层93及第二N-型止穿层101的双止穿层结构，包括在NMOS区上的第一P-型止穿层95及第二P-型止穿层102的双止穿层结构。此外，外延层分别生长在P-型源极/漏极区98及N-型源极/漏极区100上，从而形成升高的源极/漏极区103及104。其它结构和图9及图10的CMOSFET相同。
在根据本发明第一至第七实施方案来制造NMOSFET及CMOSFET时，为了防止SSR掺杂曲线由于沟道掺杂层内的掺杂物扩散而破坏，掺杂物扩散是由形成SSR表面沟道结构之后进行的后续工艺期间的过度热工艺造成的，所以在后续快速退火工艺中的最高温度限制在600℃至1000℃。此外，在后续峰值快速热退火工艺中的最高温度限制在600℃至1100℃，而在后续炉内退火工艺的最高温度限制在300℃至750℃。
同时，虽然在本发明第一至第五实施方案中说明了具有源极/漏极延伸区的半导体器件，但本发明也可应用在具有轻掺杂(lightly doped)漏极(LDD)结构的半导体器件。
图12是在沟道区内植入49BF2 +离子的SSR表面沟道的硼浓度分布图。图12表示在完成制造半导体器件所需的全部热工艺诸如在形成源极/漏极后的栅极氧化及峰值快速热退火工艺的结果。水平轴表示在衬底内的深度，而垂直轴表示硼浓度。曲线P5是以2×1013原子/cm3剂量及5KeV加速能量来植入49BF2 +离子所获得的结果，而曲线P6是以2×1013原子/cm3的剂量及10KeV加速能量来植入49BF2 +离子所获得的结果。
参照图12，在植入49BF2 +离子时，浓度的峰值定位在约30nm，而且硼浓度在较深位置处快速地减少。
曲线P5及P6具有相互不同的降低曲线。曲线P5具有较窄的硼扩散，而曲线P5的峰值高于曲线P6的峰值。
因为本发明可容易地实施具有三角掺杂曲线的窄宽度的超浅SSR沟道结构，所以可通过降低亚100nm级器件的结电容来实现高速器件。
此外，与SSR掺杂方法相比，使用低能量硼离子植入可改善生产性，所以可以低成本制造高性能器件。本发明可防止因为随机掺杂物诱导(induced)而造成的临限电压的变动并同时防止亚10nm栅极长度的短沟道效应，因而改善器件的生产率。
与沟道掺杂层的最大浓度相比，沟道表面区域的掺杂物浓度可降低到1/100或更低，从而改善了表面迁移性及驱动电流特性。
此外，由于容易进行超浅SSR沟道结构，所以容易实现具有低临界电压及低能耗的低电压器件。
虽然仅相对一些优选实施方案对本发明进行了详细说明，但是在偏离权利要求书所要求保护的精神和范围的情况下，可以对本发明作出其它改变和变型。

Claims (15)

1.一种形成半导体器件的表面沟道的方法，包含下列步骤：
a)通过植入含硼的氟化硼化合物离子，在半导体衬底的表面下形成沟道掺杂层；
b)进行退火工艺以去除在上述离子植入期间在该沟道掺杂层内所注入的氟离子；
c)在氢气气氛中进行表面处理工艺以去除在沟道掺杂层表面上所形成的本地氧化层，同时去除在该沟道掺杂层内所余留的氟离子；及
d)利用选择性外延生长法，在该沟道掺杂层上生长外延层。
2.如权利要求1的方法，其中该含硼的氟化合物离子包括49BF2 +或30BF+。
3.如权利要求1的方法，其中步骤b)是快速热退火工艺或峰值快速热退火工艺中的一种。
4.如权利要求3的方法，其中快速热退火工艺在600℃至1050℃的温度下进行，而该峰值快速热退火工艺在600℃至1100℃的温度下进行。
5.一种制造半导体器件的方法，包含下列步骤：
a)通过植入含硼的氟化硼化合物离子，在半导体衬底的表面下形成沟道掺杂层；
b)进行第一退火工艺以去除在上述离子植入期间在该沟道掺杂层内注入的氟离子；
c)在氢气气氛中进行表面处理工艺以去除在沟道掺杂层的表面上形成的本地氧化物层，同时去除在该沟道掺杂层内所余留的氟离子；
d)在该沟道掺杂层上生长外延层；
e)在外延层上顺序地形成栅极介电层与栅电极；
f)形成在栅电极边缘处对齐的源极/漏极延伸区，其中该源极/漏极延伸区比沟道掺杂层浅；
g)形成和栅电极两侧接触的隔板；
h)形成在栅电极的隔板边缘处对齐的源极/漏极区，其中源极/漏极延伸区比沟道掺杂层深；及
i)进行第二退火工艺，在抑止沟道掺杂层扩散的温度下，活化源极/漏极延伸区及源极/漏极区内所含的掺杂物。
6.如权利要求5的方法，进一步包括：在步骤f)之后，在源极/漏极延伸区下形成止穿掺杂层的步骤，其中止穿掺杂层和沟道掺杂层接触。
7.如权利要求6的方法，其中通过植入硼离子而形成止穿掺杂层。
8.如权利要求5的方法，其中步骤b)是快速热退火工艺或峰值快速热退火工艺中的一种。
9.如权利要求8的方法，其中快速热退火工艺在600℃至1050℃的温度下进行，而峰值快速热退火工艺在600℃至1100℃的温度下进行。
10.如权利要求5的方法，其中含硼的氟化硼化合物离子包括49BF2 +和30BF+。
11.如权利要求5的方法，其中第二活化退火工艺选自600℃至1000℃的快速热退火工艺、300℃至750℃的炉内退火工艺、600℃至1100℃的峰值快速热退火工艺及其组合。
12.如权利要求5的方法，进一步包含：在该步骤i)之后在源极/漏极区上选择性生长升高的源极/漏极区的步骤。
13.如权利要求5的方法，其中步骤e)进一步包含：在形成栅电极之后，使曝光的栅极介电层再氧化的步骤。
14.如权利要求13的方法，其中使用最高温度限制在750℃至950℃的范围内的快速氧化方法来进行再氧化栅极介电层的步骤。
15.如权利要求13的方法，其中再氧化栅极介电层的步骤是通过使用最高温度限制在750℃至950℃范围内的炉的热氧化方法来进行的。
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