CN1617352A - 半导体装置的制造方法 - Google Patents

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Abstract

一种半导体装置的制造方法，当作为势垒金属层使Ti与硅衬底表面设置的硼扩散区域时，具有硼被钛硅化物吸收，接触电阻降低的问题。虽然也有追加注入被钛硅化物吸收的量的方法，但是，在以例如p沟道型向源极区域的硼中进行追加注入时，在扩散工序中，追加的量会较深地扩散，使特性劣化。在本发明中，在元件区域形成后，以元件区域的10％程度的剂量向整个面追加注入硼，通过势垒金属层的合金化处理，在硅衬底表面附近使其活化。由此，可维持规定元件区域的浓度曲线，可仅提高表面附近的杂质浓度。因此，即使硼被钛硅化物吸收，元件区域也可以维持规定的硼浓度，可以抑制接触电阻的增大。

Description

半导体装置的制造方法
技术领域
本发明涉及半导体装置的制造方法，特别是涉及抑制钛吸收硼引起的接触电阻的增加，谋求特性改善的半导体装置的的制造方法。
背景技术
随着半导体装置的细微化，在硅衬底的半导体装置中，在配线层形成前形成由钛系金属(例如，Ti、TiN、TiON、TiW等)构成的势垒金属层。
参照图15～图17，在现有的半导体装置的制造方法中，显示了槽结构的功率MOSFET的例子。
在图15中，在p+型硅半导体衬底21上层积p-型外延层，形成漏极区域22。在表面形成氧化膜(未图示)后，蚀刻规定的沟道层24的局部的氧化膜。在以该氧化膜为掩模，在以剂量1.0×1013cm-2整面注入硼后，使其扩散，形成n型沟道层24。
其次，形成槽。在整个面上设置由NSG(Non-doped Silicate Glass)的CVD氧化膜形成的掩模，利用CF系及HBr系气体干蚀刻硅半导体衬底，并形成贯通沟道层24到达漏极区域22的槽27。
在图16中，首先，通过虚拟氧化，在槽27内壁和沟道层24表面形成虚拟氧化膜，除去干蚀刻时的蚀刻损伤。可通过将由该虚拟氧化形成的虚拟氧化膜和CVD氧化膜同时利用氟酸等氧化膜腐蚀剂除去，形成稳定的栅氧化膜。另外，通过高温热氧化，在槽27开口部形成圆角，也具有避免槽27开口部的电场集中的效果。然后，形成栅氧化膜31。即，热氧化整个面，使栅氧化膜31与阈值相对应，形成例如厚度为数百。
然后，在整个面上堆积非掺杂多晶硅层，并向其高浓度地注入、扩散硼，来谋求高导电率，对整个面上堆积的多晶硅层进行无掩模干蚀刻，保留槽27内埋设的栅极电极33。
另外，形成用于衬底电位稳定化的体接触(ボデイコンタクト)区域34和源极区域35。首先，利用由抗蚀膜形成的掩模选择性地离子注入例如As+等n+型杂质，然后，除去抗蚀膜。然后，以新的抗蚀膜形成掩模，使规定的源极区域35及栅极电极33露出，离子注入例如硼等p+型杂质，除去抗蚀膜。
然后，采用CVD法等手法，在整个面上堆积作为层间绝缘膜的BPSG(Boron Phosphorus Silicate Glass)等绝缘膜及多层膜，将注入的n+型杂质及p+型杂质扩散到沟道层24的表面，形成邻接槽27的p+型源极区域35和源极区域35间的n+型体接触区域34。
再以抗蚀膜为掩模，蚀刻层间绝缘膜，至少在栅极电极33上保留层间绝缘膜36，同时，形成和金属配线层38接触的接触孔CH。由此，形成MOSFET的元件区域。
在图17中，首先，利用钛系材料(例如Ti/TiN等)形成作为势垒金属层的高融点金属层37，接着，向整个面喷溅作为金属配线层38的铝合金(例如，参照专利文献1)。
专利文献1特开2003-151917号公报
如上所述，硅衬底的半导体装置的金属配线层一般采用铝合金等铝系金属材料。此时，向铝合金内混入硅。
但是，目前随着元件的细微化发展，各区域进一步变得微小。因此，存在为抑制尖峰信号(铝和硅的相互扩散)而混入铝内的硅的颗粒(硅粒)堵塞从接触孔CH露出的源极区域或体接触区域，产生接触不良，使衬底电位不稳定等问题。
因此，在Al配线层形成前，形成由钛系金属(例如，Ti、TiN、TiON、TiW等)构成的势垒金属层，抑制连接孔中的Si粒的成长，防止Al配线层和半导体衬底表面的接触部分的相互扩散。
在此，元件区域由p型杂质扩散区域及n型杂质扩散区域构成，一般采用硼(B+)作为p型杂质，而且，如前所述，作为势垒金属层，在元件区域形成至少在最下层含有Ti的金属层。即，和扩散了p型杂质的硅层通过钛的化学反应形成钛硅化物层。
但是，具有如下问题，在进行该反应时，在硅衬底上形成的元件区域中的硼原子被吸收在钛硅化物层上，p型杂质扩散区域的表面浓度降低。
例如，如上所述，在p沟道型MOSFET中，源极区域是扩散硼形成的区域，当由于钛硅化物吸收硼，源极区域的表面浓度降低时，和作为源极电极的配线层的接触电阻增加，使元件特性劣化。
另一方面，省略图示，在n沟道型MOSFET中，在源极区域间的p+型体接触区域采用硼。并且，由于在体接触区域也接触势垒金属层，故体接触区域中的硼原子会被钛硅化物层吸收。
这样，当体接触区域的表面浓度降低时，衬底电位容易不稳定，并产生雪崩容量劣化。
因此，采用追加注入被吸收的量的硼，防止p+型区域表面浓度低下的方法。
例如，图18显示追加注入硼的工序。其是在图16显示的形成源极区域的工序中追加注入硼时的剖面图。
首先，离子注入构成体接触区域的n+型杂质，在形成n+型杂质区域34’后，形成抗蚀膜PR掩模，对预定形成源极区域的区域，以注入能量50KeV、剂量5×1015cm-2，离子注入构成源极区域的硼，形成p+型杂质区域35’(图18(A))。
然后，考虑吸收的量，追加注入硼。即，以注入能量100KeV、剂量5×1015cm-2，离子注入氟化硼。在此，介由栅极绝缘膜31，注入源极区域35的杂质及要追加注入的杂质。另外，在所述的情况下，为使杂质离子留在表面附近，采用质量数大的氟化硼(BF2)。因此，在氟化硼的离子注入时，需要100KeV程度的注入能量，以穿过栅极氧化膜31，到达Si衬底(图18(B))。
然后，采用CVD法在整个面上堆积构成层间绝缘膜的BPSG(BoronPhosphorus Silicate Glass)等的绝缘膜及多层膜，使n+型杂质区域34’、p+型杂质区域35’及要追加注入的硼扩散，形成体接触区域34及源极区域35。
然后，形成金属配线层和源极区域35及体接触区域的接触孔CH，并进行反流。
即，在该工序中，在硼的追加注入后，进行层间绝缘膜成膜时的热处理(1000℃以下，60分钟左右)和形成接触孔CH后的热处理(1000℃以下，30分钟左右)两次热处理工序。因此，源极区域35受追加注入的硼的影响，比规定源极区域35的深度更深入到槽27的底部方向(图18(C))。
这样，当源极区域35扩大时，沿槽27形成的沟道区域缩短，由于短沟道效应，会产生IDSS泄漏的增加或VDSS的劣化的问题。
另外，在为n沟道型时，要在形成体接触区域34的离子注入时，进行硼的追加注入。条件和所述的p沟道型源极区域35时相同。但是，由于此时也要进行BPSG膜的成膜及接触孔CH形成后的反流，故采用两次热处理工序，会导致很深地扩散，体接触区域34的表面浓度不太增加，由于被钛硅化物吸收，体接触区域34的表面浓度会降低。
发明内容
本发明是鉴于所述问题点产生的，第一，半导体装置的制造方法具有如下工序，在半导体衬底表面形成由p型杂质扩散区域及n型杂质扩散区域构成的元件区域，形成介由连接孔至少与所述p型杂质扩散区域连接的高融点金属层，其中，在所述元件区域形成后，向所述连接孔内注入p型杂质，形成所述高融点金属层。
第二，半导体装置的制造方法包括如下工序：在半导体衬底上形成漏极区域、栅极电极、源极区域、体接触区域，从而形成元件区域，并在该元件区域上形成具有和金属配线层连接的连接孔的层间绝缘膜；在所述连接孔内注入p型杂质；形成介由所述连接孔至少与所述源极区域及体接触区域接触的高融点金属层；在所述高融点金属层上形成金属配线层。
第三，半导体装置的制造方法包括如下工序：在半导体衬底上形成p型漏极区域，并在该漏极区域表面形成n型沟道层，形成介由绝缘膜和该沟道层连接的栅极电极；在所述沟道层表面形成p型源极区域及n型体接触区域，从而形成元件区域，并在该元件区域上形成具有和金属配线层连接的连接孔的层间绝缘膜；在所述连接孔内注入p型杂质；形成介由所述连接孔与所述源极区域及体接触区域接触的高融点金属层；在所述高融点金属层上形成金属配线层。
第四，半导体装置的制造方法包括如下工序：在半导体衬底上形成n型漏极区域，并在该漏极区域表面形成p型沟道层，形成介由绝缘膜和该沟道层连接的栅极电极；在所述沟道层表面形成n型源极区域及p型体接触区域，从而形成元件区域，并在该元件区域上形成具有和金属配线层连接的连接孔的层间绝缘膜；在所述连接孔内注入p型杂质；形成介由所述连接孔与所述体接触区域及源极区域接触的高融点金属层；在所述高融点金属层上形成金属配线层。
另外，所述高融点金属层包括钛。
所述p型杂质是硼。
以所述源极区域杂质浓度的十分之一程度的剂量注入所述p型杂质。
以所述体接触区域杂质浓度的十分之一程度的剂量注入所述p型杂质。离子注入所述p型杂质，以使该杂质浓度曲线的峰值位于距所述衬底表面1000程度以下的浅区域。
另外，以4×1014cm-2～1×1015cm-2程度的剂量注入所述p型杂质。
在本实施例中，在元件区域形成后，追加相当于被钛硅化物吸收的硼的量的硼，进行离子注入、扩散，形成钛硅化物。
此时，在层间绝缘膜的成膜及接触孔CH形成后，追加进行离子注入，使通过接触孔CH的反流追加注入的硼扩散。然后，接着形成高融点金属层17，故追加注入的硼在扩散后受到的热处理量少，可抑制扩散的进行。因此，即使硼被钛硅化物吸收，也可维持表面附近硼的杂质浓度，可抑制元件区域的浓度曲线变化。
另外，可在源极区域15及体接触区域14露出的状态下注入硼。即，由于在除去栅极氧化膜的状态下，进行追加的离子注入，故即使对浅的区域进行注入，注入能的控制也是容易的，可在表面附近保留离子。
另外，可不设置掩模对整个面进行追加的离子注入，因此，具有不增加掩模个数即可实施的优点。
由此，例如，在p沟道型MOSFET中，可提高源极区域表面附近的杂质浓度，且源极区域可维持浅的曲线。由此，不会引起由于短沟道效应引起的IDSS泄漏及VDSS的劣化，可实现接触电阻的降低。
另一方面，在n沟道型MOSFET的情况下，可提高体接触区域的表面附近的杂质浓度。另外，由于追加的离子注入在表面附近被活化，不会较深地扩散，故可维持体接触区域的表面浓度。
因此，即使硼被钛硅化物吸收，也不降低体接触区域的表面浓度，可防止雪崩容量的劣化，防止接触电阻的增加。
附图说明
图1是说明本发明半导体装置的剖面图；
图2是说明本发明半导体装置制造方法的剖面图；
图3是说明本发明半导体装置制造方法的剖面图；
图4是说明本发明半导体装置制造方法的剖面图；
图5是说明本发明半导体装置制造方法的剖面图；
图6是说明本发明半导体装置制造方法的剖面图；
图7是说明本发明半导体装置的特性图；
图8是说明本发明半导体装置的特性图；
图9是说明本发明半导体装置测定方法的概要图；
图10是说明本发明半导体装置测定方法的概要图；
图11是说明本发明半导体装置的特性图；
图12是说明本发明半导体装置制造方法的剖面图；
图13是说明本发明半导体装置制造方法的剖面图；
图14是说明本发明半导体装置制造方法的剖面图；
图15是说明现有的半导体装置制造方法的剖面图；
图16是说明现有的半导体装置制造方法的剖面图；
图17是说明现有的半导体装置制造方法的剖面图；
图18是说明进行硼追加注入的半导体装置制造方法的剖面图。
具体实施方式
参照图1～图14详细说明本发明的实施方式。
首先，参照图1～图8以p沟道型槽结构的MOSFET为例说明本发明的第一实施例。
图1显示本发明的槽型MOSFET的结构。在p+型硅半导体衬底1上设置由p-型外延层构成的漏极区域2，并在其表面设置n型沟道层4。
贯通沟道层4直至到达漏极区域2设置槽7，并由栅极氧化膜11包敷槽7的内壁，设置由填充在槽7内的多晶硅构成的栅极电极13。
在邻接槽7的沟道层4表面设置p+型源极区域15，在邻接的两个单元的源极区域15间的沟道层4表面配置n+型体接触区域140然后在施加在栅极电极13时，从源极区域15沿槽7形成沟道区域(未图示)。栅极电极13上由层间绝缘膜16覆盖。层间绝缘膜16间形成和金属配线层18接触的接触孔CH，在露出的源极区域15及体接触区域14上接触构成势垒金属层的高融点金属层17，并在高融点金属层17上设置采用铝合金等的金属配线层18。
图2～图6表示所述MOSFET的制造方法。本发明的槽型功率MOSFET的制造方法包括如下工序：在半导体衬底上形成漏极区域、栅极电极、源极区域、体接触区域，从而形成元件区域，并在该源极区域上形成具有和金属配线层连接的连接孔的层间绝缘膜；向所述连接孔注入p型杂质；形成介由所述连接孔与源极及体接触区域接触的高融点金属层；在高融点金属层上形成金属配线层。
第一工序(参照图2、图3)：在半导体衬底上形成漏极区域、栅极电极、源极区域、体接触区域，从而形成元件区域，并在元件区域上形成具有和金属配线层连接的连接孔的层间绝缘膜。
首先，在p+型硅半导体衬底1上层积p-型外延层等，形成漏极区域2。在表面形成氧化膜(未图示)后，蚀刻规定的沟道层4的局部的氧化膜。以该氧化膜为掩模，在以剂量1.0×1013cm-2向整个面注入例如P(磷)后，进行扩散，形成n型沟道层4。
其次，形成槽。利用CVD法，在整个面上生成NSG(Non-doped SilicateGlass)的CVD氧化膜(未图示)，除去作为槽开口部的部分外覆盖以抗蚀膜形成的掩模，干蚀刻CVD氧化膜，将其部分地除去，形成沟道区域4露出的槽开口部。
然后，以CVD氧化膜为掩模，利用CF系及HBr系气体干蚀刻槽开口部的硅半导体衬底，形成贯通沟道层4直至到达漏极区域2的槽7(图2(A))。
然后，进行虚拟氧化，在槽7内壁和沟道层4表面形成虚拟氧化膜(未图示)，除去干蚀刻时的蚀刻损伤。可通过将由该虚拟氧化形成的虚拟氧化膜和作为掩模的CVD氧化膜同时利用氟酸等氧化膜腐蚀剂除去，形成稳定的栅极氧化膜。另外，通过高温下的热氧化，在槽7开口部形成圆弧，也具有避免槽7开口部的电场集中的效果。然后，形成栅极氧化膜11。即，将整个面热氧化，对应阈值，形成例如厚度约数百的栅极氧化膜11(图2(B))。
然后，在整个面上堆积非掺杂的多晶硅层，将例如硼高浓度地注入、扩散，谋求高导电率化，对整个面上堆积的多晶硅层，进行无掩模干蚀刻，形成埋设在槽7内的栅极电极13(图2(C))。
然后，如图3所示，形成用于使衬底电位稳定的体接触区域14和源极区域15。即，通过采用抗蚀膜形成的掩模，选择性地将As+等n+型杂质以剂量1015cm-2程度离子注入，形成n+型杂质区域14’，然后，除去抗蚀膜(图3(A))。
之后，由新的抗蚀膜作为掩模，露出规定源极区域15及栅极电极13，以注入能量50KeV、剂量5×1015cm-2程度离子注入硼，形成p+型杂质区域15’(图3(B))。
然后，利用CVD法向整个面堆积作为层间绝缘膜的BPSG(BoronPhosphorus Silicate Glass)等绝缘膜及多层膜。通过该成膜时的热处理(1000℃以下，60分钟左右)，使n+型杂质区域14’及p+型杂质区域15’扩散，形成邻接槽7的沟道层4表面的源极区域15和位于源极区域15间的体接触区域14。由此，形成元件区域20。
另外，在本实施例中，虽然是在形成n+型杂质区域14′后，形成p+型杂质区域15′，但也可以在形成p+型杂质区域15’后，形成n+型杂质区域14’。
然后，以抗蚀膜为掩模，蚀刻层间绝缘膜，至少在栅极电极13上保留层间绝缘膜16，同时，形成源极区域15及体接触区域14露出的接触孔CH。介由接触孔CH将源极区域15及体接触区域14和由以后工序形成的金属配线层连接。
第二工序(参照图4)：在连接孔中注入p型杂质的工序
不设置掩模，对整个面离子注入例如氟化硼(BF2)。由于在栅极电极上形成有层间绝缘膜16，故实际上是在形成接触孔CH的源极区域15及体接触区域14表面离子注入氟化硼。
此时，氟化硼为源极区域15形成时的硼浓度的10％程度。具体地说，最好为剂量4×1014cm-2～1×1015cm-2。在本实施例中，采用7×1014cm-2程度的剂量。
另外，氟化硼的注入深度，是以硼的浓度曲线的峰值位于距露出的源极区域15即衬底1表面1000程度以下(例如自衬底表面300左右)浅的区域的条件进行离子注入。具体地说，注入能量为40KeV程度。
在本实施例中，在追加的离子注入时，源极区域15露出，如图15那样，没有栅极氧化膜。即，只要有40KeV程度的离子注入能量，就可进行注入使硼的浓度曲线的峰值位于源极区域15的表面附近(例如距表面300左右的深度)。目前由于要通过栅极氧化膜，故必需100KeV程度的注入能量，但在本实施例中，由于注入能量低，故可稳定地注入规定区域。
在此，在本实施例中，采用氟化硼作为追加注入的杂质，但并不限于此，也可以采用硼(B)。由于硼和氟化硼比较时，硼的质量小，因此，此时，注入能量采用10KeV程度，并使硼保留在源极区域15的表面附近。
然后，通过1000℃以下，30分钟左右的热处理，进行接触孔CH成形后的反流。利用该反流使追加注入的硼扩散。
另一方面，由于未设置掩模，故在体接触区域14表面也注入、扩散氟化硼。但是，由于在体接触区域14的注入量是1015cm-2左右浓度高，故离子注入的硼几乎没有影响。另外，由于硼的注入，故即使例如总的n型杂质浓度低一些，n型区域的接触电阻具有和钛系金属层接触时比和铝接触时更低的特性，故没有问题。
第三工序(参照图5)：形成至少介由连接孔与源极区域及体接触区域接触的高融点金属层的工序。
层间绝缘膜16以外的部分露出硅衬底，当喷溅构成金属配线层18的铝合金时，铝合金中含有的硅颗粒(硅粒)有时会堵塞作为细微区域的体接触区域14或源极区域15。为了抑制该硅粒并防止被称为尖峰(スパイク)的金属和硅衬底的相互扩散，在金属配线层18形成前形成采用钛系材料的势垒金属层。
在整个面上喷溅钛，形成厚度500～1000程度的钛及氮化钛的层积膜17。该高融点金属层17和露出于接触孔CH的源极区域15及体接触区域14接触。然后，在高融点金属层17进行400℃～500℃程度的热处理，形成钛硅化物膜。
另外，也可以在氮气氛围中进行RTA(Rapid Thermal Anneal)，形成氮化钛。
这样，在本实施例中，追加注入的硼通过接触孔CH形成后的反流而扩散，然后，接着形成高融点金属层17。即，与在追加注入的硼扩散后进行接触孔CH的反流的图15所示的情况相比，追加注入的硼扩散后的热处理量少。
由此，追加注入的硼不会比源极区域更深地扩散，源极区域15表面的杂质浓度维持在高浓度。因此，即使硼被和源极区域15接触的钛硅化物膜吸收，也可以维持规定的源极区域15的表面浓度。
第四工序(参照图6)：在高融点金属层上形成金属配线层的工序。
在整个面上喷溅例如铝合金使其形成5000程度的膜厚。然后，为使金属和硅表面稳定，进行合金化热处理。该热处理在含有氢的气体中以300～500℃(例如400℃左右)的稳度进行30分钟左右，除去金属膜内的晶体形变，使界面稳定。
然后，制图形成规定的形状，在高融点金属层17上形成金属配线层18。
然后，虽未图示，但设置作为钝化膜的SiN等。然后，为除去损伤，以300～500℃(例如400℃)进行30分钟左右的热处理。
另外，在500℃以下的热处理中，可以说氟化硼的扩散几乎没有不会进行，可维持规定的表面浓度。
在此，图7表示源极区域的浓度模拟曲线。在图中，虚线是如现有的技术(图13)那样，在源极区域35形成时，未进行追加的离子注入，以注入能量50KeV、剂量5×1015cm-2形成源极区域的情况。实线是如图15那样将源极区域35的硼利用和刚才相同的条件注入后，以注入能量100KeV、剂量5×1015cm-2进行硼的追加注入及扩散，进行接触孔CH形成后的反流的情况。另外，粗线是如本实施例那挡将源极区域15利用和刚才相同的条件形成后，以注入能量40KeV、剂量5×1014cm-2进行硼的追加注入，并通过接触孔CH形成的反流使硼扩散的情况。另外，Y轴是硼的浓度，X轴是扩散深度。
在图7的曲线中，在图15所示的硼的追加注入中，由于在追加注入后，具有源极区域的扩散工序及接触孔形成后的反流工序，故如实线所示，源极区域向衬底方向扩大。
但是，根据本实施例，深度方向的浓度曲线和单独形成图13中所示的源极区域的情况(虚线)大致一致，可维持浅的浓度曲线。而且，可仅在源极区域表面附近将其杂质浓度提高。
另外，图8中显示，使用图9的TEG时，本实施例的追加硼注入量和接触电阻值的依存性。这是通过改变追加的硼注入量来测定接触电阻值，标绘其平均值而成的曲线。
如图所示，在注入量少(比4×1014cm-2少)时，不能追加被钛硅化物吸收的量，不能维持源极区域15的表面浓度，故接触电阻增高。
另一方面，在注入量过多(1×1015cm-2以上)时，由于作为n型区域的体接触区域14的导电型多少会形成本质的倾向，故衬底表面杂质浓度的总和降低，可推定接触电阻仍会增高。尤其会影响正向特性。
即，本实施例的追加的硼注入量为4×1014cm-2以上1×1015cm-2以下，最好是7×1014cm-2左右。
如果是这种程度，则体接触区域的表面浓度也不会受到影响。
图9是测定图8的接触电阻的TEG150的概要图，图9(A)是平面图，图9(B)是图9(A)X-X线的剖面图。
图9的TEG150和实器件的源极区域20同样，是在衬底101上设置元件区域15(和其相同浓度的n型杂质区域)，并在其中央部形成体接触区域14(和其相同浓度的p型区域)的图案，介由在绝缘膜102上设置的接触孔CH，接触测定用电极100。
另外，图10和图9同样也是TEG150的概要图，图10(A)是平面图，图10(B)是图10(A)Y-Y线的剖面图。
图9的TEG150是使体区域14和源极区域15复合的TEG。即，体接触区域14被重叠，扩散形成于源极区域15的一部分上，在源极区域15的杂质和体接触区域14的杂质混合的状态下，测定接触电阻。
因此，如图10所示，仅由源极区域15(和其相同浓度的n型区域)及体接触区域14(和其相同浓度的p型区域)形成测定接触电阻的TEG150，也进行了由此进行的测定。
图11显示其结果。图11(A)显示体接触区域14的接触电阻和硼注入量的关系，图11(B)是源极区域15的接触电阻和硼注入量的关系。另外，虚线是采用外插法的推定值。
如图11(A)所示，在体接触区域14，当硼注入量为7×1014cm-2程度以上时，接触电阻增加。如前所述，这是由于作为n型区域的体接触区域14的导电型形成若干本质的倾向，故衬底表面的杂质浓度的总和降低，接触电阻增高。
另外，如图11(B)所示，在源极区域15上，当硼注入量为7×1014cm-2程度以上时，接触电阻降低。
即，根据图11，硼注入量理想的是4×1014cm-2～1×1015cm-2左右，最好是7×1014cm-2左右。
其次，参照图12～图14，作为本发明的第二实施例，说明n沟道型MOSFET。另外，第一工序和第一实施例仅导电型相反，省略详细说明。
第一工序(参照图12)：在n+型硅半导体衬底1上形成由n-型外延层构成的漏极区域2，并在其表面上设置p型沟道层4。形成贯通沟道层4直至漏极区域2的槽7，并由栅极氧化膜11覆盖槽7的内壁，设置由填充在槽7内的多晶硅构成的栅极电极13。
然后，形成体接触区域14和源极区域15。即，利用抗蚀膜作为掩模使规定的硬接触区域14露出，并以注入能量50KeV、剂量5×1015cm-2左右选择性离子注入p+型杂质。然后，除去抗蚀膜。
然后，以新的抗蚀膜为掩模，使规定的源极区域15及栅极电极13露出，然后，以剂量1015cm-2、注入能量50KeV左右离子注入n+型杂质。
然后，利用CVD法在整个面上堆积作为层间绝缘膜的BPSG(BoronPhosphorus Silicate Glass)等绝缘膜及多层膜。通过该成膜时的热处理(1000℃以下、60分钟左右)，扩散n+型杂质及p+型杂质，形成邻接槽7的沟道层4表面的源极区域15和位于源极区域15间的体接触区域14。由此，形成元件区域20。
另外，在本实施例中，在注入p+型杂质后，注入n+型杂质，但也可以在注入n+型杂质后，注入p+型杂质。
然后，以抗蚀膜为掩模，蚀刻层间绝缘膜16，至少在栅极电极13上保留层间绝缘膜16，同时，形成露出源极区域15及体接触区域14的接触孔CH。介由接触孔CH将源极区域15及体接触区域14和后述工序形成的金属配线层连接。
第二工序(参照图13)：在元件区域的和金属配线层连接的连接孔内注入p型杂质的工序。
不设置掩模，在整个面上离子注入氟化硼。由于栅极电极13上形成有层间绝缘膜16，故实际上在源极区域15及体接触区域14表面上离子注入氟化硼。
此时，氟化硼为体接触区域14形成时的硼浓度的10％左右。具体地说，最好剂量是4×1014cm-2～1×1015cm-2，在本实施例中，采用7×1014cm-2程度的剂量。
另外，氟化硼的注入深度，以硼浓度曲线的峰值位于露出的源极区域15即距衬底1表面1000程度以下(例如距衬底表面300程度)的浅区域条件进行离子注入。具体地说，注入能量为40KeV程度。另外，也可以代替氟化硼以10KeV程度的注入能量离子注入硼。
然后，在1000℃以下、进行30分钟左右的热处理，进行接触孔CH形成后的反流。另外，通过该反流使追加注入的硼扩散。
另一方面，由于未设置掩模，在源极区域15表面也离子注入氟化硼。但是，由于在源极区域15上的注入量是1015cm-2程度的高浓度，故离子注入的硼几乎不产生影响。另外，通过硼的注入，即使例如总的n型杂质浓度低若干，由于n型区域的接触电阻在和钛系金属层接触时，具有比和铝合金接触时更低的特性，故没有问题。
第三工序(参照图14)：形成至少介由连接孔与源极区域及体接触区域接触的高融点金属层的工序。
在层间绝缘膜16以外的部分露出硅衬底，当喷溅构成金属配线层18的铝合金时，铝合金中含有的硅颗粒(硅粒)有时会堵塞细微区域即体接触区域14或源极区域15。为了抑制该硅粒并防止被称为尖峰的金属和硅衬底的相互扩散，在金属配线层18形成前形成采用钛系材料的势垒金属层。
在整个面上喷溅钛，形成厚度500～1000程度的钛及氮化钛的层积膜17。该高融点金属层17和露出于接触孔CH的源极区域15及体接触区域14接触。然后，对高融点金属层17进行400℃～500℃程度的热处理，形成钛硅化物膜。
这样，在本实施例中，追加注入的硼通过接触孔CH形成后的反流而扩散，然后，接着形成高融点金属层17。即，和在追加注入的硼扩散后进行接触孔CH的反流的图15所示的情况相比，追加注入的硼扩散后的热处理量少。
由此，由于体接触区域14表面的杂质浓度维持高浓度，故即使硼被和体接触区域14接触的钛硅化物膜吸收，也可以维持规定的体接触区域14的表面浓度。
在本实施例中，体接触区域14在前工序中被形成规定深度，追加注入的硼只要在体接触区域14的表面附近被活化，可提高杂质浓度即可。
另外，即使体接触区域14较深地形成，也和p沟道型的情况不同，不会因短沟道效应产生特性劣化。但是，当追加注入的硼较深地扩散时，其结局是体接触区域14的表面不能维持高的杂质浓度，因钛硅化物的吸收表面杂质浓度降低，接触电阻增大。
但是，根据本实施例，体接触区域14表面的杂质浓度维持高浓度。而且，即使硼被钛硅化物膜吸收，也可以维持规定体接触区域的表面浓度，可以防止雪崩容量的劣化。
第四工序(参照图6)：在高融点金属层上形成金属配线层。另外，该工序也和第一实施例相同，故省略说明。
另外，第二实施例的体接触区域的形成条件及追加硼注入的离子注入条件和第一实施例的相同，因此，本实施例的浓度模拟曲线及接触电阻和追加注入量的相关性和图7及图8、图11的相同。
另外，如上所述，在本实施例中，以功率MOSFET为例进行了说明，但本发明不限于此，具有含有硼的杂质区域和钛接触的接触孔的半导体器件也同样可以实施。

Claims (10)

1、一种半导体装置的制造方法，包括如下工序：在半导体衬底表面形成由p型杂质扩散区域及n型杂质扩散区域构成的元件区域，并形成介由连接孔至少连接所述p型杂质扩散区域的高融点金属层，其特征在于，在所述元件区域形成后，向所述连接孔内注入p型杂质，形成所述高融点金属层。
2、一种半导体装置的制造方法，其特征在于，包括：在半导体衬底上形成漏极区域、栅极电极、源极区域、体接触区域，从而形成元件区域，并在该元件区域上形成具有和金属配线层连接的连接孔的层间绝缘膜的工序；在所述连接孔内注入p型杂质的工序；形成介由所述连接孔至少与所述源极区域及体接触区域接触的高融点金属层的工序；在所述高融点金属层上形成金属配线层的工序。
3、一种半导体装置的制造方法，其特征在于，包括：在半导体衬底上形成p型漏极区域，并在该漏极区域表面形成n型沟道层，形成介由绝缘膜和该沟道层连接的栅极电极的工序；在所述沟道层表面形成p型源极区域及n型体接触区域，形成元件区域，并在该元件区域上形成具有和金属配线层连接的连接孔的层间绝缘膜的工序；在所述连接孔内注入p型杂质的工序；形成介由所述连接孔与所述源极区域及体接触区域接触的高融点金属层的工序；在所述高融点金属层上形成金属配线层的工序。
4、一种半导体装置的制造方法，其特征在于，包括：在半导体衬底上形成n型漏极区域，并在该漏极区域表面形成p型沟道层，形成介由绝缘膜和该沟道层连接的栅极电极的工序；在所述沟道层表面形成n型源极区域及p型体接触区域，形成元件区域，并在该元件区域上形成具有和金属配线层连接的连接孔的层间绝缘膜的工序；在所述连接孔内注入p型杂质的工序；形成介由所述连接孔与所述体接触区域及源极区域接触的高融点金属层的工序；在所述高融点金属层上形成金属配线层的工序。
5、如权利要求1～4任意一项所述的半导体装置的制造方法，其特征在于，所述高融点金属层含有钛。
6、如权利要求1～4任意一项所述的半导体装置的制造方法，其特征在于，所述p型杂质是硼。
7、如权利要求3所述的半导体装置的制造方法，其特征在于，以所述源极区域杂质浓度十分之一程度的剂量注入所述p型杂质。
8、如权利要求4所述的半导体装置的制造方法，其特征在于，以所述体接触区域杂质浓度十分之一程度的剂量注入所述p型杂质。
9、如权利要求1～4任意一项所述的半导体装置的制造方法，其特征在于，离子注入所述p型杂质，使该杂质浓度曲线的峰值位于距所述衬底表面面1000程度以下的较浅区域。
10、如权利要求1～4任意一项所述的半导体装置的制造方法，其特征在于，以4×1014cm-2～1×1015cm-2程度的剂量注入所述p型杂质。
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C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Open date: 20050518