CN1122316C - 垂直型金属绝缘体半导体场效应晶体管及其制造方法 - Google Patents

垂直型金属绝缘体半导体场效应晶体管及其制造方法 Download PDF

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Abstract

具有沟槽结构的垂直型MISFET提高了抗压力特性而没有增加其导通电阻。在垂直型MISFET中，p型基区形成得比沟槽深，直接在沟槽下面形成n型半导体区。该区与n型外延层相邻并且杂质浓度比n型半导体衬底的高。

Description

垂直型金属绝缘体半导体场效应晶体管及其制造方法
技术领域
本发明涉及垂直型MISFET(金属绝缘体半导体场效应晶体管)及其制造方法，特别涉及垂直型MISFET及其制造方法，其中MISFET具有沟槽结构。
背景技术
迄今为止，MOSFET(金属氧化物半导体场效应晶体管)已经用作控制相对大的电流和大电压的一种功率器件。由于MOSFET是电压控制器件，所以MOSFET的优点在于不需要任何输入电流。而且原则上，由于大量空穴和电子中仅一种用作MOSFET在工作中的载流子，所以没有载流子积累的效应，从而MOSFET在转换特性和抗击穿特性上非常好。由于这些特性，MOSFET已经广泛地应用于感应负载，诸如转换调节器等。
关于这种MOSFET，有横向型MSOFET的初始型，其中工作电流(漏极电流)在平行于半导体衬底的主平面的方向(或者横向)流动。与这种初始类型相反，最近，垂直型MOSFET已经广泛使用，其中漏极电流在垂直于半导体衬底的主平面方向(或者垂直方向)流动。在这种垂直型MOSFET中，可以彼此平行连接大量单元(即单元器件)，形成MOSFET。因而，这种垂直型MOSFET的优点是能够增加它的电流容量。
这里，作为包括垂直型MOSFET的常规MOSFET的最主要的特性，具有导通电阻特性(on-resistance characteristics)。由于导通电阻特性大大影响MOSFET的转换操作，所以希望减少导通电阻。因而，即使是垂直型MOSFET，为了享有上述优点，也需要减少导通电阻。
作为减少其导通电阻的垂直型MOSFET，日本特许公开昭63-23365公开了如图16中所示的MOSFET，其中：在形成在n+型衬底51上的n-型外延层52表面上形成一对分隔的n+型源区53；通过这些源区53之间的栅氧化膜54形成栅极55。另外，直接形成在n+型源区53下面的是一对p+型基区56。在控制栅电压时，直接位于栅氧化膜54下面的几个这种区域56形成反型区(inverted region)。这种反型区起沟道区的作用。另外，形成在直接位于形成一部分用于漏极电流的路径的栅极55下面的区域中的是n+型区57，其功能是在操作中减少垂直型MOSFET的导通电阻。顺便提及，如图16所示，漏极58在垂直方向与源极59相反设置。
另一方面，在上述日本特许公开昭63-23365中披露的现有技术中，虽然可以减少垂直MOSFET的导通电阻，但是由于在配置栅极55的水平方向中形成沟道区，所以在缩减其单元尺寸上有限制。由于这一点，当为了增加其电流容量而在MOSFET中彼此平行连接大量单元时，必然使如此形成的半导体芯片的尺寸增加。
在这方面，日本特许公开平3-55879披露了一种MOSFET，如图17所示，其中：垂直形成沟道区；在形成在p+型衬底61中的沟槽(或凹槽)62中，通过栅氧化膜63形成栅极64；形成在沟槽62底部的是n+型区域65，由此当控制电压时，在直接位于栅氧化膜63下面的区域中形成在垂直方向延伸的反型区，这个反型区是起到沟道区的作用。顺便提及，栅极64用层间绝缘膜66覆盖。
但是，在上面日本特许公开平3-55879披露的现有技术中，漏极电流没有通过p+型衬底61在垂直方向流动。因此，这现有技术的主题不是垂直型MOSFET。换言之，该现有技术仅仅表示了具有在垂直方向形成沟道区的结构的MOSFET。
至于能够缩减其单元尺寸的垂直型MOSFET，本专利申请的申请人已经在他的在先申请(即日本专利申请平9-254671)中公开了这种垂直型MOSFET。如图18所示，在该垂直型MOSFET中：在形成在n+型衬底71上的n-型外延层72中形成p型基区73；如此形成沟槽74，使其延伸穿过n-型外延层72和p型基区73；在沟槽74中通过栅绝缘膜75形成栅极76；在p型基区73中形成围绕沟槽74的n+型源区77；栅极76用绝缘(即不导电)膜78覆盖；n+型源区77与源极79连接；并且，n+型衬底71与漏极80连接，由此形成垂直型MOSFET。
在具有上述结构的垂直型MOSFET中，可以改进其导通电阻特性，并且由于其沟道区是在沿着沟槽74的侧表面方向的垂直方向形成的，所以还可以缩减它的单元尺寸。
但是，在上述日本专利申请平9-254671中公开的现有技术中，由于基区的深度比沟槽浅，所以很难提高垂直型MOSFET的抗压力特性。
换言之，虽然垂直型MOSFET已经广泛地应用于感应负载，诸如转换调节器等，但是当这种垂直型MOSFET应用于感应负载时，需要提高MOSFET的抗压力特性，这要求基区的深度比沟槽的深。
但是，当基区形成得仅仅深度比沟槽深时，必然产生不希望的电阻的RJFET部分(即结场效应晶体管的电阻部分)，并会不利地增加。图19是表示上述内容的示意图，具体为：当p型基区73深深地形成在在n+型衬底71上形成的n-型外延层72中时，在n-型外延层72中产生的RJFET部分增加，从而对增加这种垂直型MOSFET的导通电阻特性起作用。附带地，在图19中：RSUB表示n+型衬底71的电阻部分；Repi表示n-型外延层72的电阻部分；并且Rch表示沟道区的电阻部分。
这里，通过改变沟槽的深度和宽度可以减少导通电阻。但是，这不仅增加了Rch，而且还改变了形成在沟槽中的层间绝缘膜的形状。因而，当把布线键合到形成在层间绝缘膜上的源极上时，由于作用于源极上的应力而可能发生短路等故障。
发明内容
本发明是在这种情况下做出的。因而，本发明的目的是提供垂直型MOSFET(金属绝缘体半导体场效应晶体管)及其制造方法，特别涉及一种垂直型MOSFET及其制造方法，其中MISFET具有能使MISFET提高抗压力特性而不增加其导通电阻的沟槽结构。
根据本发明的第一方案，本发明的上述目的是如此实现的：
在具有如下结构的垂直型MISFET中，其中第二导电型基区形成在形成漏区的第一导电型半导体衬底中，栅极通过栅绝缘膜形成在在基区中形成的沟槽中，第一导电型源区形成在围绕沟槽的基区中，改进之处在于：
基区形成得使其深度比沟槽深；
直接在沟槽下面形成的是第一导电型半导体区，其杂质浓度比第一导电型半导体衬底的高。
根据本发明的第二方案，本发明的上述目的是如此实现的：
前述本发明第一方案中的垂直型MISFET，其中：
在第一导电型半导体衬底中形成有第一导电型半导体层，其杂质浓度比第一导电型半导体衬底的低；和
在第一导电型半导体层中形成第二导电型基区。
根据本发明的第三方案，本发明的上述目的是如此实现的：
前述本发明第一方案中的垂直型MISFET，其中：
在基区表面形成杂质浓度比基区高的第二导电半导体区。
根据本发明的第四方案，本发明的上述目的是如此实现的：
前述本发明第二方案中的垂直型MISFET，其中：
在基区表面形成杂质浓度比基区高的第二导电半导体区。
根据本发明的第五方案，本发明的上述目的是如此实现的：
前述本发明第二方案中的垂直型MISFET，其中：
第一导电型半导体层是由外延层构成。
根据本发明的第六方案，本发明的上述目的是如此实现的：
前述本发明第三方案中的垂直型MISFET，其中：
第一导电型半导体层是由外延层构成。
根据本发明的第七方案，本发明的上述目的是如此实现的：
前述本发明第一方案中的垂直型MISFET，其中：
沟槽的深度小于或等于约3μm。
根据本发明的第八方案，本发明的上述目的是如此实现的：
前述本发明第二方案中的垂直型MISFET，其中：
沟槽的深度小于或等于约3μm。
根据本发明的第九方案，本发明的上述目的是如此实现的：
前述本发明第三方案中的垂直型MISFET，其中：
沟槽的深度小于或等于约3μm。
根据本发明的第十方案，本发明的上述目的是如此实现的：
前述本发明第四方案中的垂直型MISFET，其中：
沟槽的深度小于或等于约3μm。
根据本发明的第十一方案，本发明的上述目的是如此实现的：
制造具有如下结构的垂直型MISFET的方法，其结构为：第二导电型基区形成在形成漏区的第一导电型半导体衬底中，栅极通过栅绝缘膜形成在在基区中形成的沟槽中，并且第一导电型源区形成在围绕沟槽的基区中，其中基区形成得使其深度比沟槽深，而且，直接在沟槽下面形成第一导电型半导体区，其杂质浓度比第一导电型半导体衬底高，该方法包括以下步骤：
在杂质浓度比第一导电型半导体衬底高并且形成在形成为漏区的第一导电型半导体衬底中的第一导电型半导体中形成沟槽；
在第一导电型半导体区中形成第二导电型基区，第二导电型基区的深度比沟槽的深；
在沟槽中形成栅绝缘膜之后，通过用导电元件填满沟槽形成栅极；
在围绕沟槽的基区中形成第一导电型源区。
根据本发明的第十二方案，本发明的上述目的是如此实现的：
制造具有如下结构的垂直型MISFET的方法，其结构为：第二导电型基区形成在形成漏区的第一导电型半导体衬底中，栅极通过栅绝缘膜形成在在基区中形成的沟槽中，并且第一导电型源区形成在围绕沟槽的基区中，其中基区形成得使其深度比沟槽深，而且，直接在沟槽下面形成第一导电型半导体区，其杂质浓度比第一导电型半导体衬底高，其中形成在第一导电型半导体衬底中的是第一导电型半导体层，其杂质浓度比第一导电型半导体衬底低，并且第二导电型基区形成在第一导电型半导体层中，该方法包括以下步骤：
在杂质浓度比第一导电型半导体衬底低并且形成在形成为漏区的第一导电型半导体衬底中的第一导电型半导体中形成沟槽；
在第一导电型半导体区中形成第二导电型基区，第二导电型基区的深度比沟槽的深；
在沟槽中形成栅绝缘膜之后，通过用导电元件填满沟槽形成栅极；
在围绕沟槽的基区中形成第一导电型源区；
直接在沟槽下面形成第一导电型半导体区，以便使其与第一导电型半导体层相邻，第一导电型半导体区的杂质浓度比第一导电型半导体衬底高。
根据本发明的第十三方案，本发明的上述目的是如此实现的：
前述本发明的第十一方案的制造垂直型MISFET的方法，其中：
第一导电型半导体区是用杂质-离子注入工艺或者杂质-离子扩散工艺形成的。
根据本发明的第十四方案，本发明的上述目的是如此实现的：
前述本发明的第十二方案的制造垂直型MISFET的方法，其中：
第一导电型半导体区是用杂质-离子注入工艺或者杂质-离子扩散工艺形成的。
根据本发明的第十五方案，本发明的上述目的是如此实现的：
前述本发明的第十二方案的制造垂直型MISFET的方法，其中：
在形成第一导电型半导体层的步骤中形成的第一导电型半导体层是用外延工艺形成的。
前述根据本发明的第十六方案，本发明的上述目的是如此实现的：
本发明的第十一方案的制造垂直型MISFET的方法，其中：
在形成栅极的步骤中，多晶硅膜用作导电元件。
根据本发明的第十七方案，本发明的上述目的是如此实现的：
前述本发明的第十二方案的制造垂直型MISFET的方法，其中：
在形成栅极的步骤中，多晶硅膜用作导电元件。
根据本发明的第十八方案，本发明的上述目的是如此实现的：
前述本发明的第十三方案的制造垂直型MISFET的方法，其中：
在形成栅极的步骤中，多晶硅膜用作导电元件。
根据本发明的第十九方案，本发明的上述目的是如此实现的：
前述本发明的第十四方案的制造垂直型MISFET的方法，其中：
在形成栅极的步骤中，多晶硅膜用作导电元件。
根据本发明的第二十方案，本发明的上述目的是如此实现的：
前述本发明的第十五方案的制造垂直型MISFET的方法，其中：
在形成栅极的步骤中，多晶硅膜用作导电元件。
附图说明
通过下面结合附图的详细说明，本发明的上述和其它目的、优点和特点将更明显，其中：
图1是本发明第一实施例的垂直型MISFET的剖面图；
图2表示制造垂直型MISFET的方法的步骤之一；
图3表示制造垂直型MISFET的方法的步骤之一；
图4表示制造垂直型MISFET的方法的步骤之一；
图5表示制造垂直型MISFET的方法的步骤之一；
图6表示制造垂直型MISFET的方法的步骤之一；
图7表示制造垂直型MISFET的方法的步骤之一；
图8表示制造垂直型MISFET的方法的步骤之一；
图9表示制造垂直型MISFET的方法的步骤之一；
图10表示制造垂直型MISFET的方法的步骤之一；
图11表示制造垂直型MISFET的方法的步骤之一；
图12表示制造垂直型MISFET的方法的步骤之一；
图13表示制造垂直型MISFET的方法的步骤之一；
图14表示制造垂直型MISFET的方法的步骤之一；
图15表示制造垂直型MISFET的方法的步骤之一；
图16是常规垂直型MISFET的剖面图；
图17是常规垂直型MISFET的剖面图；
图18是常规垂直型MISFET的剖面图；
图19是常规垂直型MISFET的剖面图，表示形成深度比沟槽深的基区的缺点。
具体实施方式
现在参照附图详细说明本发明的最佳实施例。
Re：本发明的第一实施例
图1表示本发明第一实施例的垂直型MOSFET。图2-10按照处理步骤顺序示出制造垂直型MOSFET的方法的各个步骤。
如附图中所示，在垂直型MOSFET的本例中：例如形成在形成为漏区的n+型半导体衬底(即高杂质浓度半导体衬底)1上的是n-型外延层2(即低杂质浓度半导体层)，其杂质浓度比半导体衬底1低，电阻率为1-20Ωcm，并且厚度为5-60μm。通过向n-型外延层2中注入p型杂质，在n-型外延层2中形成深度为2-4μm的p-型基区3。顺便提及，虽然n+型半导体衬底1实际上厚度为250-300μm，但是为了简要说明本发明，在附图中所示的n+型半导体衬底1的厚度比n-型外延层2小。
如图1中所示，沟槽4的深度为1-3μm，比p型基区3的深度小，并且宽度为0.5-4.0μm，并基本上形成在p型基区3的中心区域中。换言之，在本例中，p型基区3形成得使其深度比沟槽4深。
另外，在沟槽4中，通过膜厚为500-1500埃的栅氧化膜5形成由多晶硅膜构成的栅极6，其膜厚约为6000埃。通过向表面中离子注入n型杂质，在p型基区3表面形成n+型源区7。另一方面，与n+型源区7和p型基区3的表面相邻，形成p+型接触区8。栅氧化膜5和栅极6都形成得向外延伸，以便覆盖n+型源区7的一部分表面。
最好是，沟槽4的深度小于或等于约3μm。当深度超过该最佳值时，形成在沟槽4内部的层间绝缘膜10的形状变得不稳定，这减弱了形成的源极的平面度，并且因此减弱了布线键合的运行特性。
杂质浓度比n+型半导体衬底1高并且与n-型外延层2相邻的n++型半导体区(高杂质浓度区)9直接形成在沟槽4下面。此n++型半导体区9的作用是减少导通电阻。
在沟槽4内部形成膜厚为5000-10000埃的层间绝缘膜10，使其部分地覆盖栅极6和n+型源区7。形成由铝等制成的源极11，使其覆盖层间绝缘膜10、n+型源区7和p+型接触区8的每个的暴露部分。
另一方面，在n+型半导体衬底1中形成由金、银、镍等构成的漏极12。
在具有上述结构的垂直型MOSFET中，当给栅极6和源极7之间的区域施加作为控制电压的等于或大于预定阈值的正电压时，与栅极6下面的栅氧化膜5相邻的p型基区3的侧表面转化为n型，从而形成沟道区。结果，漏极电流通过n+型半导体衬底1、n-型外延层2、n++型半导体区9和沟道区流到n+型源区7，由此垂直型MOSFET工作。
下面参照图2-10按照其制造步骤的顺序说明制造这种垂直型MOSFET的方法。
如图2所示，例如，预先通过外延工艺在形成为漏区的n+型半导体衬底1上形成n-型外延层2，其中n-型外延层2含有与半导体衬底1中相同的n型杂质，但是其杂质浓度比半导体衬底1低，并因此电阻率为1-20Ωcm，厚度为5-60μm。
然后如图3中所示，通过CVD工艺在该n-型外延层2上连续形成膜厚为约1000埃的氧化膜(SiO2)13和膜厚为约1000埃的氮化膜(Si3N4)14。之后，如此形成的氮化膜14用光刻胶膜15覆盖，而光刻胶膜后来将进行光刻工艺，从而只留下所需要的部分。
接着，通过光刻胶膜15用作抗蚀剂掩膜的干法腐蚀工艺部分去掉每个氮化膜14、氧化膜13和n-型外延层2，由此形成沟槽4。如此形成的沟槽4的深度，例如为1-3μm，宽度为0.5-4.0μm。
然后，如图4所示，去掉所有的光刻胶膜15。之后，通过公知的LOCOS(即局部硅氧化)工艺进行部分氧化工艺，从而在沟槽4内部形成相对厚的氧化膜16，氧化膜16的厚度约为1μm。在氧化工艺中，由于除了沟槽4以外的任何部分都用氮化膜14的掩膜覆盖，所以氧化膜16不会生长。顺便提及，氧化膜13防止氮化膜14与n-型外延层2接触，这可以防止任何晶体缺陷在n-型外延层2上生长。
接着，如图5所示，去掉氮化膜14之后，氧化膜16用作掩膜，向n-型外延层2中离子注入剂量为1013-1014/cm2的n型杂质，诸如磷(P)、砷(As)等杂质，从而形成p型基区3。在这种情况下，需要形成比沟槽4深的p型基区3。
然后，如图6所示，用光刻胶(未示出)作掩膜，剂量为1014-1016/cm2的p型杂质，诸如硼(B)等，被离子注入到p型基区3表面中，从而形成p+型接触区8。
用上述相同的方法，注入剂量为1015-1016/cm2的n型杂质，诸如P、As等，形成n+型源区7。n+型源区7和p+型接触区8彼此相邻形成。
接下来，如图7所示，去掉所有的氧化膜13、16和光刻胶膜17。之后，再次进行氧化处理，从而生长膜厚约为200埃的氧化膜18。
然后，如图8所示，用光刻胶作掩膜，向直接位于沟槽4下面的区域中离子注入剂量为1011-1013/cm2的n型杂质，诸如P、As等，直接在沟槽4下面形成n++型半导体区9，其中n++型半导体区9的杂质浓度比n+型半导体衬底1高，并且与n-型外延层2相邻。上述形成方法不仅可以用离子注入工艺实现，而且还可以用普通扩散工艺等工艺实现。
如图9所示，完成去掉氧化膜18之后，施加热氧化工艺，在整个表面上形成厚度为500-1500埃的氧化膜19。然后，通过CVD工艺形成厚度约为6000埃的多晶硅膜20，以便填充沟槽4内部。然后，施加光刻工艺，只容许位于所需要区域中的膜19、20留下，从而形成栅氧化膜5和栅极6。
然后如图10所示，用CVD工艺形成厚度为5000-10000埃的层间绝缘膜10，以便填满沟槽4，并覆盖栅极6和n+型源区7的整个表面。接着，用光刻工艺在层间绝缘膜10中形成接触窗口21，以便部分暴露n+型源区7和p+型接触区8。
此后，形成由铝等构成的源极11，覆盖n+型源区7的暴露部分和p+型接触区8的暴露部分。形成在n+型半导体衬底1上的是漏极12，其由金、银、镍等构成。最后完成本例的垂直型MOSFET。
如上所述，在具有上述结构的本发明的本实施例中：p型基区3形成得比沟槽4深；并且直接在沟槽4下面形成n++型半导体区9，其与n-型外延层2相邻并且杂质浓度比n+型半导体衬底1高。因而，对于本例的垂直型MOSFET来说，可以提高其抗压力特性而不会增加其导通电阻。
换言之，在本发明的本例中，由于p型基区3比沟槽4深，杂质浓度比n+型半导体衬底1高的n++型半导体区9直接位于沟槽4下面，所以不用担心必然形成的RJFET部分增加，这可以防止导通电阻增加。而且，在本发明的本例中，由于n型基区3形成得比沟槽4深，所以可以用很容易的方式提高本发明MOSFET的抗压力特性。
因而，在本发明的垂直型MOSFET有效保持其优异转换特性的条件下，MOSFET很容易适用于感应负载，例如转换调节器等。
Re：本发明的第二实施例：
下面说明本发明的第二实施例。
图11是该第二实施例的垂直型MOSFET的剖面图。此第二实施例的垂直型MOSFET和上述第一实施例(如图1所示)的垂直型MOSFET之间的结构主要区别在于，第二实施例没有对应于本发明的第一实施例中的n+型半导体衬底(即高杂质浓度衬底)1上的n型半导体层(即低杂质浓度层)2。
另外，预先通过向n+型半导体衬底中离子注入n型杂质，形成杂质浓度比n+型半导体衬底1高并且直接位于沟槽4下面的n++型半导体区22。用离子注入p型杂质形成p型基区3，其比n++型半导体区22深。另一方面，沟槽4形成得使其深度比p型基区3小。
下面参照图12-15按照工艺步骤的顺序说明制造本发明的垂直型MOSFET的方法。
首先，如图12所示，预先向例如形成漏区的n+型半导体衬底1中离子注入n型杂质，形成n++型半导体区22，其杂质浓度比n+型半导体衬底1高并且深度为2-5μm。该n++型半导体区22具有与第一实施例的n++型半导体区2相同的功能，并可以使用任何合适的工艺形成，例如离子注入工艺，普通的杂质扩散工艺等工艺。
然后，如图13所示，用CVD工艺在n++型半导体区22上依次形成：厚度约为100埃的氧化膜13；和厚度约为1000埃的氮化膜14。此后，形成覆盖氮化膜14的光刻胶膜15。接着，用光刻工艺去掉除了位于所需部分中以外的所有光刻胶膜15。然后，用没有去掉的光刻胶膜15作干法腐蚀工艺中的抗蚀剂掩膜，从而部分地去掉氮化膜14、氧化膜13和n++型半导体区22，形成沟槽，其深度为1-3μm，宽度为0.5-4.0μm。
接下来，如图14所示，去掉光刻胶15之后，用常规LOCOS工艺进行部分氧化工艺，从而在沟槽4内部生长具有约16μm的相对大厚度的氧化膜16。在此氧化工艺中，由于除了位于沟槽4内部以外的其余部分氧化膜16用氮化膜14覆盖或遮盖，所以不用担心剩余部分被生长。
然后如图15所示，去掉氮化膜14之后，用氧化膜16作掩膜，向n-型半导体区22中离子注入剂量为1013-1014/cm2的n型杂质，诸如硼(P)、砷(As)等，从而形成深度为2-6μm并且比n++型半导体区22深的p型基区3。在这种情况下，必需形成比沟槽4深的p型基区3。结果，只保留直接位于沟槽4下面的n++型半导体区22。
然后，通过上述参照本发明第一实施例(如图6-10所示)所述相同的工艺步骤，完成本发明第二实施例的垂直型MOSFET。相应地，在图10中，对应于图1中所示的部分用相同的参考标记表示，并为避免说明书冗长而省略了对它们的说明。
如上所述，即使在本发明的第二实施例中省略了n型外延层(在图2的步骤中)，对于本发明的垂直型MOSFET来说，也可以获得基本上与本发明第一实施例相同的效果。另外，在本发明的第二实施例中，不需要n型外延层(在图2的步骤中)，这使本发明在制造垂直型MOSFET时需要少的劳动，并因此相当大地减少了成本。
虽然上面参照附图详细说明了本发明的实施例，但是本发明不把结构限于实施例的具体结构。任何不脱离本发明的精神的修改都包括在本发明内。例如，在上述本发明的第一实施例中，虽然使用外延工艺在n+型半导体衬底1上形成n型外延(即半导体)层2，但是这种n型半导体层可以使用除了外延工艺以外其它任何合适的工艺形成，例如离子注入工艺，通过该工艺可以用从外部输送的杂质而形成n型半导体层。
此外，在本发明的第一和第二实施例中，虽然上面已经说明了垂直型MOSFET，但是本发明不限于此，而可以使用除了MOS结构以外的MONOS结构等，只要使用MIS(即金属绝缘体半导体)型FET即可。另外，在本发明中，每个半导体层或半导体区的导电类型可以是n型(或p型)，代替p型(或n型)。
如上所述，在垂直型MISFET及其制造方法中：基区形成得比沟槽深；直接在沟槽下面形成高杂质浓度半导体区，其杂质浓度比高杂质浓度半导体衬底高。由于上述结构，所以可以使本发明提高垂直型MISFET的抗压力特性而不增加其导通电阻。最后，本申请要求在1998年2月20日申请的日本专利申请平10-038287的优先权，在这里引用仅供参考。

Claims (20)

1、一种垂直型MISFET，具有以下结构：第二导电型基区形成在形成漏区的第一导电型半导体衬底中，栅极通过栅绝缘膜形成在在所述基区中形成的沟槽中，第一导电型源区形成在围绕所述沟槽的所述基区中，其特征在于：
所述基区形成得比所述沟槽深；和
直接在所述沟槽下面形成第一导电型半导体区，其杂质浓度比所述第一导电型半导体衬底高。
2、根据权利要求1所述的垂直型MISFET，其特征在于：在所述第一导电型半导体衬底中形成有第一导电型半导体层，其杂质浓度比所述第一导电型半导体衬底低；和
第二导电型基区形成在所述第一导电型半导体层中。
3、根据权利要求1所述的垂直型MISFET，其特征在于：杂质浓度比所述基区高的第二导电型半导体区形成在所述基区表面中。
4、根据权利要求2所述的垂直型MISFET，其特征在于：杂质浓度比所述基区高的第二导电型半导体区形成在所述基区表面中。
5、根据权利要求2所述的垂直型MISFET，其特征在于：所述第一导电型半导体层是由外延层构成。
6、根据权利要求3所述的垂直型MISFET，其特征在于：所述第一导电型半导体层是由外延层构成。
7、根据权利要求1所述的垂直型MISFET，其特征在于：所述沟槽的深度小于或等于约3μm。
8、根据权利要求2所述的垂直型MISFET，其特征在于：所述沟槽的深度小于或等于约3μm。
9、根据权利要求3所述的垂直型MISFET，其特征在于：所述沟槽的深度小于或等于约3μm。
10、根据权利要求4所述的垂直型MISFET，其特征在于：所述沟槽的深度小于或等于约3μm。
11、制造垂直型MISFET的方法，其中垂直型MISFET具有以下结构：第二导电型基区形成在形成漏区的第一导电型半导体衬底中，栅极通过栅绝缘膜形成在在所述基区中形成的沟槽中，第一导电型源区形成在围绕所述沟槽的所述基区中，其中所述基区形成得比所述沟槽深，直接在所述沟槽下面形成第一导电型半导体区，其杂质浓度比所述第一导电型半导体衬底高，该方法包括以下步骤：
在所述第一导电型半导体中形成所述沟槽，所述第一导电型半导体的杂质浓度比所述第一导电型半导体衬底的高并且形成在形成漏区的所述第一导电型半导体衬底中；
在所述第一导电型半导体区中形成所述第二导电型基区，所述第二导电型基区的深度比所述沟槽深；
在所述沟槽中形成所述栅绝缘膜之后，通过用导电元件填满所述沟槽形成所述栅极；和
在围绕所述沟槽的所述基区中形成所述第一导电型源区。
12、制造垂直型MISFET的方法，其中垂直型MISFET具有以下结构：第二导电型基区形成在形成漏区的第一导电型半导体衬底中，栅极通过栅绝缘膜形成在在所述基区中形成的沟槽中，第一导电型源区形成在围绕所述沟槽的所述基区中，其中所述基区形成得比所述沟槽深，直接在所述沟槽下面形成第一导电型半导体区，其杂质浓度比所述第一导电型半导体衬底高，其中形成在所述第一导电型半导体衬底中的是第一导电型半导体层，其杂质浓度比所述第一导电型半导体衬底低，第二导电型基区形成在所述第一导电型半导体衬底中，该方法包括以下步骤：
在所述第一导电型半导体中形成所述沟槽，第一导电型半导体的杂质浓度比所述第一导电型半导体衬底的低并且形成在形成漏区的所述第一导电型半导体衬底中；
在所述第一导电型半导体区中形成所述第二导电型基区，所述第二导电型基区的深度比所述沟槽深；
在所述沟槽中形成所述栅绝缘膜之后，通过用导电元件填满所述沟槽形成所述栅极；
在围绕所述沟槽的所述基区中形成所述第一导电型源区；和
直接在所述沟槽下面形成所述第一导电型半导体区，以便与所述第一导电型半导体层相邻，所述第一导电型半导体区的杂质浓度比所述第一导电型半导体衬底高。
13、根据权利要求11所述的制造垂直型MISFET的方法，其中：
所述第一导电型半导体区是用离子注入工艺或杂质离子扩散工艺形成的。
14、根据权利要求12所述的制造垂直型MISFET的方法，其中：
所述第一导电型半导体区是用离子注入工艺或杂质离子扩散工艺形成的。
15、根据权利要求12所述的制造垂直型MISFET的方法，其中：
在形成所述第一导电型半导体层的所述步骤中形成的所述第一导电型半导体层是用外延工艺形成的。
16、根据权利要求11所述的制造垂直型MISFET的方法，其中：
多晶硅膜用作形成所述栅极的所述步骤中的所述导电元件。
17、根据权利要求12所述的制造垂直型MISFET的方法，其中：
多晶硅膜用作形成所述栅极的所述步骤中的所述导电元件。
18、根据权利要求13所述的制造垂直型MISFET的方法，其中：
多晶硅膜用作形成所述栅极的所述步骤中的所述导电元件。
19、根据权利要求14所述的制造垂直型MISFET的方法，其中：
多晶硅膜用作形成所述栅极的所述步骤中的所述导电元件。
20、根据权利要求15所述的制造垂直型MISFET的方法，其中：
多晶硅膜用作形成所述栅极的所述步骤中的所述导电元件。
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