CN1297011C - 半导体装置及其制造方法 - Google Patents

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Abstract

提供一种其基片主面上形成的绝缘膜的可靠性得到改善的半导体装置及其制造方法。其要点如下：在由元件隔离绝缘膜(5a)的底面和BOX层(2)的上面夹着的那部分硅层(3)内，用离子注入法以杂质浓度P1注入元件隔离用的P型杂质。并且，通过该离子注入，在栅氧化膜(7a)的下方与BOX层(2)的界面附近的硅层(3)内，以杂质浓度P2注入P型杂质。另一方面，在电容器介质膜(7b)的下方与BOX层(2)的界面附近的硅层(3)的杂质浓度为硅层(3)最初的杂质浓度P0。

Description

半导体装置及其制造方法
技术领域
本发明涉及半导体装置及其制造方法，具体涉及在基片上形成的绝缘膜(具体地说，涉及MOS电容器的电容器介质膜或MOSFET的栅绝缘膜)可靠性提高了的半导体装置及其制造方法。
背景技术
图42是表示传统的第一半导体装置构造的断面图。传统的第一半导体装置中有：SOI基片104、元件隔离绝缘膜105a～105e、NMOSFET(N型金属氧化物半导体场效应晶体管)106a、PMOSFET(P型金属氧化物半导体场效应晶体管)106c和MOS(金属氧化物半导体)电容器106b、106d。MOS电容器106b、106d，例如，可作为去耦电容器使用。SOI基片104具有按硅基片101、BOX(buried oxide：掩埋氧化物)层102、P型硅层103这样的顺序层叠的结构。元件隔离绝缘膜105a～105e部分地在硅层103的上面内形成。元件隔离绝缘膜105a～105e的底面不与BOX层102的上面接触。这样构造的元件隔离绝缘膜称作“部分隔离型元件隔离绝缘膜”。
NMOSFET 106a含有：在硅层103的上面形成的栅氧化膜107a、栅电极108a和成对的N+型源-漏区109a。MOS电容器106b含有：在硅层103上面形成的电容器介质膜107b、电容器上部电极108b和成对的P+型接触区别109b。PMOSFET 106c含有：在硅层103上面形成的栅氧化膜107c、栅电极108c和成对的P+型源-漏区109c。。MOS电容器106d含有：在硅层103上面形成的电容器介质膜107d、电容器上部电极108d和成对的N+型接触区109d。
在夹持于元件隔离绝缘膜105a～105e底面和BOX层102的上面之间的部分的硅层103内，用离子注入法以杂质浓度P1和杂质浓度N1注入元件隔离用的P型杂质或N型杂质。另外，由于该离子注入，在栅氧化膜107a、107c及电容器介质膜107b、107d的下方，在BOX层102的界面附近的硅层103内，以杂质浓度P2或杂质浓度N2注入P型杂质或N型杂质。
此外，在栅氧化膜107a、107c的下方、硅层103的上面内，用离子注入法以杂质浓度P3或杂质浓度N3注入设置NMOSFET 106a或PMOSFET 106c的阈值电压用的P型杂质或N型杂质。并且，由于该离子注入，在电容器介质膜107b、107d的下方、硅层103的上面内，以杂质浓度P3或杂质浓度N3注入P型杂质或N型杂质。
图43是表示传统的第二半导体装置构造的断面图。传统的第二半导体装置含有：杂质浓度P0的P型硅基片110、杂质浓度P2的P型阱111、杂质浓度N2的N型阱112、元件隔离绝缘膜105a～105e、NMOSFET 106a、PMOSFET 106c和MOS电容器106b、106d。P型阱111和N型阱112在硅基片110的上面内形成。MOS电容器106b在P型阱111上形成，MOS电容器106d在N型阱112上形成。。
这样，传统的第一和第二半导体装置中，栅氧化膜107a的下方的硅层103或硅基片110的杂质浓度分布与电容器介质膜107b下方的硅层103或硅基片110的杂质浓度分布曲线彼此相等。并且，栅氧化膜107c的下方的硅层103或硅基片110的杂质浓度分布曲线与电容器介质膜107d下方的硅层103或硅基片110的杂质浓度分布曲线彼此相等。
随着半导体集成电路规模的增大，在电容器上部电极108b、108d上被施加电压的有效时间，比在栅电极108a、108c的施加时间长。随之而来，要求电容器介质膜107b、107d上具有比栅氧化膜107a、107c更高的可靠性。尤其在MOS电容器106b、106d用作去耦电容器的场合，由于电容器上部电极108b、108d被持续施加直流电压，要求电容器介质膜107b、107d具有更高的可靠性。
并且，不只限于MOS电容器，在其栅电极上被施加高压的MOSFET中，也要求栅绝缘膜具有高可靠性。因而，与栅电压低的MOSFET相比，对于栅电压高的MOSFET，需要进行旨在提高其栅绝缘膜可靠性的改进。
但是，如采用传统的第一和第二半导体装置，则由于无法进行提高其可靠性的改进，因此存在电容器介质膜107b、107d的可靠性不够高的问题。
发明内容
本发明旨在解决这些问题，目的在于得到一种在基片的主面上形成的绝缘膜(MOS电容器的电容器介质膜或或MOSFET的栅绝缘膜)的可靠性得到提高的半导体装置及其制造方法。
[解决课题的手段]
本发明第一方面所记述的半导体装置中设有：其上依次层叠了支承基片、绝缘层、预定导电型的第一浓度半导体层的SOI基片；在所述SOI基片的第一元件形成区域内形成的、含有在半导体层的表面上形成的第一栅绝缘膜的第一MOSFET；在第一栅绝缘膜的下方，在比与主表面相隔预定距离的深度还深的部分半导体层内形成的预定导电型的第一杂质引入区域；在SOI基片的第二元件形成区域内形成的、含有在主表面上形成的第一电容器介质膜的第一MOS电容器。第一杂质引入区域，含有杂质浓度比第一浓度高的第二浓度的第一杂质浓度分布；在第一电容器介质膜的下方，至少在从与主表面相隔预定距离的深度处开始，直至半导体层与绝缘层的接触面为止的范围内，半导体层的杂质浓度具有深度方向上均匀且为第一浓度的第二杂质浓度分布。
并且，本发明第二方面所记述的半导体装置是第一方面的半导体装置，其特征在于：在第二杂质浓度分布上，在从主表面起直至接触面为止的整个范围内，杂质浓度在深度方向上均匀且具有第一浓度。
此外，本发明中第三方面所记述的半导体装置是权利要求1的半导体装置，其特征在于：在第一栅绝缘膜的下方有在比第一杂质引入区浅的主表面内形成的预定导电型的第二杂质引入区；在第一电容器介质膜的下方，还有在比第一杂质引入区浅的主表面内形成的预定导电型的第三杂质引入区。
此外，本发明中第四方面所记述的半导体装置是权利要求1的半导体装置，其特征在于：
还设有在SOI基片的第三元件形成区内形成的、包含在主表面上形成的第二栅绝缘膜的第二MOSFET；在第二栅绝缘膜的下方，在比与主表面相隔预定距离的深度深的部分半导体层内形成的预定导电型的第二杂质引入区；以及在SOI基片的第四元件形成区内形成，含有在主表面上形成的第二电容器介质膜第二MOS电容器。
第一MOSFET是设于由第一电压驱动的第一半导体电路中的MOSFET；第一MOS电容器是连接第一半导体电路的MOS电容器；第二MOSFET是设于由高于第一电压的第二电压驱动的第二半导体电路的MOSFET；第二MOS电容器是连接第二半导体电路的MOS电容器；第二杂质引入区的杂质浓度具有为比第一浓度高的第二浓度的第三杂质浓度分布，在第二电容器介质膜的下方，半导体层杂质浓度至少在从与主表面相隔预定距离的深度起直至半导体层和绝缘层的接触面为止的范围内，具有深度方向上均匀且为第一浓度的第四杂质浓度分布。
并且，本发明第五方面所记述的半导体装置是第四方面的半导体装置，其特征在于：还设有向第一半导体电路提供第一电压的第一电源，向第二半导体电路提供第二电压的第二电源，以及共同连接第一和第二半导体电路的共用布线；第一MOS电容器连接在第一电源和共用布线之间，第二MOS电容器连接在第二电源和共用布线之间。
并且，本发明第六方面所记述的半导体装置中设有：预定导电型的第一浓度的半导体基片；在半导体基片的第一元件形成区内形成的、其栅绝缘膜在半导体基片的第一主表面上形成的MOSFET；在栅绝缘膜的下方的第一主表面内形成的预定导电型的杂质引入区；以及在半导体基片的第二元件形成区内形成的、含有在第一主表面上形成的电容器介质膜的MOS电容器；杂质引入区具有其杂质浓度高于第一浓度的第二浓度的第一杂质浓度分布，在电容器介质膜的下方，半导体基片的杂质浓度具有从第一主表面起直至第一主表面的反面的第二主表面为止的整个范围内，深度方向上均匀且为第一浓度的第二杂质浓度分布。
此外，本发明第七方面所记述的半导体装置制造方法包括如下工序：(a)准备SOI基片的工序，该基片包含形成有栅绝缘膜的MOSFET的预定的第一元件形成区和形成有电容器介质膜的MOS电容器的预定的第二元件形成区，其上依次层叠支承基片、绝缘层和预定导电型的半导体层；(b)形成杂质引入区的工序，该工序通过以第一掩模材料遮盖第二元件形成区来注入第一杂质，在比与主表面相隔预定距离的深度深的部分的第一元件形成区内的半导体层内，形成预定导电型的第一杂质引入区；(c)在(b)工序之后进行的、在第一元件形成区的主表面上形成栅绝缘膜的工序；以及(d)在工序(b)之后进行的、在第二元件形成区的主表面上形成电容器介质膜的工序。
并且，本发明第八方面所记述的半导体装置制造方法是第七方面记述的半导体装置制造方法，其特征在于：还包括(e)工序，即在工序(d)之前用第二掩模材料遮盖第二元件形成区，在第一元件形成区注入第二杂质，从而在比第一杂质引入区还浅的主表面内形成预定导电型的第二杂质引入区的工序。
并且，本发明第九方面所记述的半导体装置制造方法包括如下工序：(a)准备预定导电型的半导体基片的工序，该基片包含形成有栅绝缘膜的MOSFET的预定的第一元件形成区和形成有电容器介质膜的MOS电容器的预定的第二元件形成区；(b)以第一掩模材料遮盖第二元件形成区来注入第一杂质，在第一元件形成区中的半导体基片内形成预定导电型的阱区的工序；(c)以第二掩模材料遮盖第二元件形成区来注入第二杂质，在第一元件形成区中的半导体基片的主表面内形成预定导电型沟道掺杂区的工序；(d)在工序(b)和(c)之后进行的、在第一元件形成区中的主表面上形成栅绝缘膜的工序；以及(e)在工序(b)和(c)之后进行的、在第二元件形成区中的主表面上形成电容器介质膜的工序。
附图说明
图1是表示本发明实施例1的半导体装置结构的断面图；
图2是本发明实施例1的硅层的杂质浓度分布曲线图；
图3是按工序依次表示本发明实施例1的半导体装置制造方法的断面图；
图4是按工序依次表示本发明实施例1的半导体装置制造方法的断面图；
图5是按工序依次表示本发明实施例1的半导体装置制造方法的断面图；
图6是按工序依次表示本发明实施例1的半导体装置制造方法的断面图；
图7是表示本发明实施例1的半导体装置之变形例的断面图；
图8是表示本发明实施例2的半导体装置结构的断面图；
图9是本发明实施2的硅层的杂质浓度分布曲线图；
图10是表示本发明实施例2的半导体装置制造方法中一工序的断面图；
图11是表示本发明实施例2的半导体装置之变形例的断面图；
图12是表示本发明实施例3的半导体装置结构的断面图；
图13是本发明实施3的硅基片杂质浓度分布曲线图；
图14是按工序依次表示本发明实施例3的半导体装置制造方法的断面图；
图15是按工序依次表示本发明实施例3的半导体装置制造方法的断面图；
图16是按工序依次表示本发明实施例3的半导体装置制造方法的断面图；
图17是按工序依次表示本发明实施例3的半导体装置制造方法的断面图；
图18是按工序依次表示本发明实施例3的半导体装置制造方法的断面图；
图19是表示本发明实施例4的半导体装置结构的断面图；
图20是本发明实施例4的硅层的杂质浓度分布曲线图；
图21是按工序依次表示本发明实施例4的半导体装置制造方法的断面图；
图22是按工序依次表示本发明实施例4的半导体装置制造方法的断面图；
图23是表示本发明实施例5的半导体装置结构的断面图；
图24是按工序依次表示本发明实施例5的半导体装置制造方法的断面图；
图25是按工序依次表示本发明实施例5的半导体装置制造方法的断面图；
图26是按工序依次表示本发明实施例5的半导体装置制造方法的断面图；
图27是按工序依次表示本发明实施例5的半导体装置制造方法的断面图；
图28是按工序依次表示本发明实施例5的半导体装置制造方法的断面图；
图29是按工序依次表示本发明实施例5的半导体装置制造方法的断面图；
图30是按工序依次表示本发明实施例5的半导体装置制造方法的断面图；
图31是表示本发明实施例6的半导体装置结构的断面图；
图32是表示本发明实施例6的半导体装置制造方法中一工序的断面图；
图33是表示本发明实施例7的半导体装置结构的断面图；
图34是表示本发明实施例7的半导体装置制造方法中一工序的断面图；
图35是表示本发明实施例7的半导体装置之变形例的断面图；
图36是表示本发明实施例8的半导体装置结构的断面图；
图37是采用本发明实施例8的半导体装置的电路的第一实例的电路图；
图38是采用本发明实施例8的半导体装置的电路的第二实例的电路图；
图39是表示本发明实施例9的半导体装置结构的断面图；
图40是表示本发明实施例10的半导体装置结构的断面图；
图41是表示本发明实施例1～10的半导体装置之变形例的断面图；
图42是传统的第一半导体装置结构的断面图；
图43是传统的第二半导体装置结构的断面图。
[符号说明]
1：硅基片；2：BOX层；3：硅层；4：SOI基片；5aa～5dd：元件隔离绝缘膜；6a、35a、35b、50a、50b：NMOSFET；6b、13b、35c、50c、50d：MOS电容器；7a、36a、36b、51a、51b：栅绝缘膜；7b、36c、51c、51d：电容器介质膜；8a、37a、37b、52a、52b：栅电极；8b、37c、52c、52d：电容器上部电极；10、23、25、27、29、40、42、44、46、47：光刻胶；11、12、24、26、41、43、45：P型杂质；13a：PMOSFET；20：硅基片；21：P型阱；22：N型阱；28、30：N型杂质；57：低压电路；58：高压电路；60：元件隔离绝缘膜；61：完全隔离部分。
具体实施方式
实施例1
图1是表示本发明实施例1的半导体装置结构的断面图。本发明实施例1的半导体装置中设有：SOI基片4、部分隔离型元件隔离绝缘膜5a～5c、NMOSFET 6a和MOS电容器6b。MOS电容器6b例如作为去耦电容器使用。SOI基片4具有依次层叠硅基片1、BOX层2和P型硅层3的结构。硅层3的杂质浓度P0约为1E15cm-3。元件隔离绝缘膜5a～5c部分地在硅层3的上面内形成。元件隔离绝缘膜5a～5c为沟道型或LOCOS型元件隔离绝缘膜。
NMOSFET 6a在由元件隔离绝缘膜5a、5b限定的第一元件形成区内形成。NMOSFET 6a含有栅氧化膜7a、栅电极8a和成对的N+源-漏区9a。栅氧化膜7a在硅层3的上面形成。栅电极8a在栅氧化膜7a的上面形成。源-漏区9a夹着栅氧化膜7a下方的沟道形成区，在硅层3内形成。
MOS电容器6b有在由元件隔离绝缘膜5b、5c限定的第二元件形成区内形成。MOS电容器6b含有在在硅层3上面形成的电容器介质膜7b和在电容器介质膜7b上形成的电容器上部电极8b。电容器介质膜7b是一种可靠性要求比栅氧化膜7a高的薄膜。这里，对绝缘膜而言，所谓“可靠性”是指即使施加在绝缘膜上的应力及其积聚也不会破坏该绝缘膜绝缘性能的性质。作为表示可靠性的尺度，有MTBF(平均故障间隔)和MTTF(平均故障时间)等。
与夹着电容器介质膜7b的电容器上部电极8b相对的部分硅层3起着MOS电容器6b电容器的下部电极的作用。另外，MOS电容器6b含有成对的P+型接触区9b。接触区9b夹着起电容器下部电极作用的部分的硅层3，在硅层3内形成。
通过在元件隔离绝缘膜5a的底面和BOX层2的上面夹着部分的硅层3内进行离子注入，注入元件隔离用的P型杂质。这种注入了P型杂质的部分的硅层3的杂质浓度P1约为1E17～2E18cm-3。同样，在由图1中元件隔离绝缘膜5b的左半部的底面(与NMOSFET 6a连接的一侧的底面的一半)和BOX层2的上面夹着的部分的硅层3内，以杂质浓度P1注入P型杂质。
并且，通过此时的离子注入，在栅氧化膜7a的下方与BOX层2的界面附近的硅层3内，注入了P型杂质。另一方面，在电容器介质膜7b的下方，与BOX层2的界面附近的硅层3的杂质浓度是硅层3最初的杂质浓度P0。
在栅氧化膜7a的下方，硅层3的上面内，用离子注入法注入设定NMOSFET 6a阈值电压用的P型杂质。就是说，形成P型沟道掺杂区。这个注入了P型杂质的部分的硅层3的杂质浓度P3约为1E16～1E18cm-3。并且，通过此时在离子注入，在电容器介质膜7b的下方，硅层3上面，以杂质浓度P3注入了P型杂质。
图2(图2(A)、图2(B))表示栅氧化膜7a下方硅层3的杂质浓度分布曲线(图2(A))和电容器介质膜7b下方硅层3杂质浓度分布曲线(图2(B))。如图2所示，在本发明实施例1的半导体装置中，栅氧化膜7a的下方硅层3的杂质浓度分布曲线和电容器介质膜7b下方硅层3的杂质浓度分布曲线彼此不同。如图2(A)所示，在栅氧化膜7a的下方，硅层3具有比杂质浓度P0高的杂质浓度P2、P3杂质浓度分布曲线。此外，如图2(B)所示，在电容器介质膜7b下方，从与硅层3上面(深度0)相隔预定距离的深度起直至硅层3和BOX层2的接触面为止的那部分硅层3的杂质浓度为P0，具有均匀的杂质浓度分布曲线。
图3～图6是按工序依次表示本发明实施例1的半导体装置制造方法的断面图。参见图3，首先，制备SOI基片4。其次，用众所周知的沟道隔离(trench isolation)技术或LOCOS隔离技术，在硅层3上面内形成元件隔离绝缘膜5a～5c。如图3所示，形成元件隔离绝缘膜5a～5c时，在硅层3上面内残留起氮化硅膜的垫层膜作用的氧化硅膜150。
参见图4，接着通过照相制版法形成光刻胶层10，将第二元件形成区遮盖。在图4中，在元件隔离绝缘膜5b右半部的上面，以及元件隔离绝缘膜5c的上面，用光刻胶10遮盖。接着，注入光刻胶10用作掩模，用离子注入法，以能够达到与BOX层2界面附近的硅层3内的较高的能量，将P型杂质11注入到硅层3的深部。P型杂质11通过元件隔离绝缘膜5a、5b以及第一元件形成区上的氧化硅膜150，注入硅层3内。这样，在硅层3内，形成杂质浓度P1、P2的杂质注入区。此后，除去光刻胶10。
参见图5，接着用离子注入法，以较低的能量把P型杂质12较浅地注入到硅层3的上面内。穿过第一和第二元件形成区中的氧化硅膜150，P型杂质12被注入硅层3内。以此在不形成元件隔离绝缘膜5a～5c的部分的硅层3上面内形成杂质浓度P3的杂质注入区。此后，用氢氟酸以湿蚀刻法除去氧化硅膜150。
参见图6，接着用热氧化法在第一和第二元件形成区中的硅层3上面形成膜厚约3.5nm的氧化硅膜。接着，用CVD法全面地形成多晶硅膜。然后，用照相制版法和各向异性干蚀刻法，对该多晶硅膜形成图案，从而形成栅电极8a和电容器上部电极8b。在栅电极8a的下面形成栅氧化膜7a，在电容器上部电极8b的下面形成电容器介质膜7b。栅氧化膜7a在第一元件形成区中的硅层3的上面形成，电容器介质膜7b在第二元件形成区中的硅层3的上面形成。
此后，用照相制版法及离子注入法在硅层3内部分地注入N型杂质，从而形成源-漏区9a。此时用离子注入法也在栅电极8a内注入N型杂质。并且，用照相制版法和离子注入法在硅层3内部分地注入P型杂质，从而形成接触区9b。此时用离子注入法也在电容器上部电极8b内注入P型杂质。通过以上工序，得到图1所示的结构。
图7是表示本实施例1的半导体装置之变形例的断面图。以上说明中，以形成NMOSFET 6a的情况为例进行描述，但是，如图7所示，也可以不形成NMOSFET 6a而形成PMOSFET 13a。PMOSFET 13a含有P+型源-漏区9a和P+栅电极8a。
另外，在以上说明中，以形成含有P+型接触区9b的MOS电容器6b的情况为例进行描述，但是，也可以不形成MOS电容器6b，而形成含有N+型接触区9b的MOS电容器13b。MOS电容器13b含有N+型上部电极8b。
图7所示的半导体装置上，不用图1所示的半导体装置中的杂质浓度P1、P2和P3的杂质注入区，而分别形成杂质浓度为N1、N2和N3的杂质注入区。
这样，采用本实施例1的半导体装置及其制造方法，如图4所示，形成光刻胶10将第二元件形成区遮盖之后，以该光刻胶10用作注入掩模，用离子注入法在硅层3内注入P型杂质11。如上所述，P型杂质11要用较高的能量进行离子注入，所以由于P型杂质11的注入，硅层3受到严重的损伤。而且，这个损伤便成了此后硅层3上面形成的绝缘膜可靠性降低的原因。但是，若采用本实施例1的半导体装置的制造方法，在用离子注入法注入P型杂质11之际，预先形成光刻胶10来遮盖第二元件形成区。因此，用离子注入法注入P型杂质11，第二元件形成区中的硅层3不会受损伤。结果是，其后第二元件形成区中的硅层3上面形成的电容器介质膜7b的可靠性能得以提高。
实施例2
图8是表示本发明实施例2的半导体装置的结构的断面图。并且，图9(图9(A)、图9(B))表示栅氧化膜7a下方的硅层3的杂质浓度分布曲线(图9(A))和电容器介质膜7b下方的硅层3的杂质浓度分布曲线(图9(B))。如图8所示，在电容器介质膜7b的下方，硅层3的上面内不形成杂质浓度P3的杂质注入区。结果是，如图9(B)所示，电容器介质膜7b下方的硅层3的杂质浓度对应于从硅层3上面到底面整个深度，是硅层3最初的杂质浓度P0。本实施例2的半导体装置的其余结构，和图1所示的上述实施例1的半导体装置的相同。
图10是表示本发明实施例2的半导体装置的制造方法一工序的断面图。在上述实施例1的半导体装置的制造方法中，在除去图4所示的光刻胶10之后，在图5所示的工序中用离子注入法注入P型杂质12。与此形成对比，在本实施例2的半导体装置制造方法中，如图10所示，在除去光刻胶10之前，用离子注入法注入P型杂质12。就是说，以光刻胶10作为注入掩模，用离子注入法把P型杂质注入硅层3上面。
图11是表示本实施例2的半导体装置之变形例的断面图。如图11所示，也可以不形成NMOSFET 6a，而形成PMOSFET 13a，并且，不形成MOS电容器6b，而形成MOS电容器13b。图1、8所示的MOS电容器6b上，上部电极(电容器上部电极8b)的导电型和下部电极(硅层3)的导电型相同(都是P型)。与此形成对比，图11所示的MOS电容器13b上，上部电极的导电型(N型)和下部电极的导电型(P型)彼此不同。
这样，采用本实施例2的半导体装置及其制造方法，不仅不会因P型杂质11的离子注入而使第二元件形成区中的硅层3受损伤，而且还可以避免因P型杂质12的离子注入而使第二元件形成区中的硅层3受损伤。所以，与上述实施例1相比，电容器介质膜7b的可靠性可进一步得到提高。
实施例3
图12是本发明实施例3的半导体装置的结构的断面图。本实施例3的半导体装置含有杂质浓度P0的P型硅基片20、元件隔离绝缘膜5a～5e、NMOSFET 6a、PMOSFET 6c、MOS电容器6b、6d。硅基片20不属于SOI基片(亦称“bulk substrate：体基片”)。NMOSFET 6a在由元件隔离绝缘膜5a、5b限定的第一元件形成区中形成。MOS电容器6b在由元件隔离绝缘膜5b、5c限定的第二元件形成区内形成。PMOSFET 6c在由元件隔离绝缘膜5c、5d限定的第三元件形成区内形成。MOS电容器6d在由元件隔离绝缘膜5d，5e限定的第四元件形成区内形成。
在第一元件形成区中的硅基片20的上面内，形成杂质浓度P2的P型阱21。NMOSFET 6a的源-漏区9a在P型阱21内形成。在第三元件形成区硅基片20的上面内，形成杂质浓度N2的N型阱22。PMOSFET 6c的源-漏区9c在N型阱22内形成。在第二与第四元件形成区中的硅基片20内，不形成P型阱21与N型阱22。
图13(图13(A)、图13(B))表示栅氧化膜7a下方的硅基片20的杂质浓度分布曲线(图13(A))和电容器介质膜7b下方的硅基片20的杂质浓度分布曲线(图13(B))。如图13所示，本实施例3的半导体装置中，栅氧化膜7a下方的硅基片20的杂质浓度分布曲线和电容器介质膜7b下方硅基片20的杂质浓度分布曲线，彼此不同。如图13(A)所示，在栅氧化膜7a的下方，硅基片20含有比杂质浓度P0高的杂质浓度P2、P3的杂质浓度分布曲线。另外，如图13(B)所示，在电容器介质膜7b的下方，从与硅基片20的上面(深度0)相隔预定距离的深度起直至硅基片20底面为止的部分，硅基片20的杂质浓度为P0，具有均匀的杂质浓度分布曲线。
图14～图18是按工序依次表示本发明实施例3的半导体装置的制造方法的断面图。参见图14，首先制备硅基片20。接着，在硅基片20的上面内形成元件隔离绝缘膜5a～5e。如图14所示，在硅基片20的上面残留氧化硅膜150，在形成元件隔离绝缘膜5a～5e时作为氮化硅膜的垫层膜。
接着，参见图15，用照相制版法形成光刻胶23，遮盖第二～第四元件形成区。接着，以光刻胶23用作注入掩模，用离子注入法，以较高的能量把P型杂质24注入硅基片20内。以此在第一元件形成区的硅基片20的上面内，较深地形成杂质浓度P2的P型阱21。此后，除去光刻胶23。
参见图16，接着用照相制版法形成光刻胶25，遮盖第三和第四元件形成区。接着，以光刻胶25用作注入掩模，用离子注入法以较低的能量把设定NMOSFET 6a阈值用的P型杂质注入硅基片20内。以此在第一与第二元件形成区的硅基片20的上面内较浅地形成杂质浓度P3的杂质注入区。此后，除去光刻胶25。
接着，参见图17，用照相制版法形成光刻胶27，遮盖第一、第二和第四元件形成区。然后，以光刻胶27用作注入掩模，用离子注入法以较高的能量把N型杂质28注入硅基片20内。以此在第三元件形成区中的硅基片20上面内较深地形成杂质浓度N2的N型阱22。其后，除去光刻胶27。
接着，参见图18，用照相制版法形成光刻胶29，遮盖第一和第二元件形成区。接着，以光刻胶29用作注入掩模，用离子注入法以较低的能量把设定PMOSFET 6c阈值用的N型杂质30注入硅基片20。以此，在第三和第四元件形成区的硅基片20的上面内，较浅地形成杂质浓度N3的杂质注入区。此后，除去光刻胶29。
此后，与上述实施例1的半导体装置的制造方法相同，依次进行氧化硅膜除去工序和栅氧化膜7a、7c、电容器介质膜7b、7d、栅电极8a、8c及电容器上部电极8b、8d的形成工序和源-漏区9a及接触区9b、9d的形成工序，从而得到图12所示的结构。
这样，采用本实施例3的半导体装置及其制造方法，如图15所示，至少在形成光刻胶23将第二和第四元件形成区遮盖之后，以光刻胶23用作注入掩模，用离子注入法把P型杂质24注入硅基片20内。并且，如图17所示，至少形成光刻胶27将第二和第四元件形成区遮盖，之后以光刻胶27用作注入掩模，以离子注入法把N型杂质28注入硅基片20。因此，注入P型杂质24和N型杂质28不会使第二和第四元件形成区的硅基片20受损伤，所以电容器介质膜7b、7d的可靠性得以提高。
实施例4
图19是表示本发明实施例4的半导体装置的结构的断面图。并且，图20(图20(A)、图20(B))表示栅氧化膜7a下方的硅基片20的杂质浓度分布曲线(图20(A))和电容器介质膜7b下方的硅基片20的杂质浓度分布曲线(图20(B))。如图19所示，在电容器介质膜下方，在硅基片20上面内，不形成杂质浓度P3的杂质注入区。并且，电容器介质膜7d下方，在硅基片20的上面内，不形成杂质浓度N3的杂质注入区。结果是，如图20(B)所示，在电容器介质膜7b、7d下方的硅基片20的对应于从硅基片20的上面到底面整个深度上的杂质浓度，为硅基片20最初的杂质浓度P0。本实施例4的半导体装置的其余结构和图12所示的上述实施例3的半导体装置的结构相同。
图21、22是按工序依次表示本发明实施例4的半导体装置的制造方法的断面图。上述实施例3的半导体装置的制造方法中，在除去图15所示的光刻胶23之后，在图16所示工序形成光刻胶25，其后用离子注入法注入P型杂质26。与此形成对比，在本发明实施例4的半导体装置的制造方法中，如图21所示，在除去光刻胶23之前，进行P型杂质26的离子注入。就是说，不形成光刻胶25，以光刻胶23用作注入掩模，用离子注入法将P型杂质26注入硅基片20的上面内。
并且，在上述实施例3的半导体装置制造方法中，除去图17所示的光刻胶27之后，在图18所示工序形成光刻胶29，之后进行N型杂质30的离子注入。与此形成对比，在本实施例4的半导体装置的制造方法中，如图22所示，在除去光刻胶27之前，进行N型杂质30的离子注入。就是说，不形成光刻胶29，以光刻胶27用作注入掩模，在硅基片20上面内进行N型杂质30的离子注入。
这样，采用本发明实施例4的半导体装置的制造方法，不仅不会因P型杂质24和N型杂质28的离子注入而使第二和第四元件形成区中的硅基片20受损伤，而且还能避免因P型杂质26和N型杂质30的离子注入而使第二和第四元件形成区中的硅基片20受损伤。因此，与上述实施例3相比，能够进一步提高电容器介质膜7b、7d的可靠性。
实施例5
图23是表示本发明实施例5的半导体装置结构的断面图。本实施例5的半导体装置中有：SOI基片4、部分隔离型元件隔离绝缘膜5a～5d、NMOSFET 35a、35b和电容器35c。NMOSFET 35a在元件隔离绝缘膜5a、5b所限定的第一元件形成区内形成。NMOSFET 35a是一种构成以较低的电压驱动的低压电路的MOSFET，含有膜厚约为3.5nm的栅氧化膜36a。NMOSFET 35a的栅电极37a上，施加约为1.8v的栅电压。并且，NMOSFET 35a含有成对的源-漏区38a。
NMOSFET 35b在由元件隔离绝缘膜5b、5c限定的第二元件形成区内形成。NMOSFET 35b是构成以较高压驱动的高压电路的MOSFET，包含要求可靠性比栅氧化膜36a还高的栅氧化膜36b。栅氧化膜36b的膜厚约为7.5nm，大于栅氧化膜36a的膜厚。NMOSFET 35b的栅电极37b上施加约为3.3v的栅电压，比栅电极37a上所加的栅电压高。并且，NMOSFET 35b含有成对的源-漏区38b。
MOS电容器35c在元件隔离绝缘膜5c、5d限定的第三元件形成区内形成。MOS电容器35c含有电容器介质膜36c和电容器上部电极37c。电容器介质膜36c是要求可靠性比栅氧化膜36a高的薄膜，电容器介质膜36c的膜厚与栅氧化膜36b的膜厚相同。但是，也可以使电容器介质膜36c的膜厚大于栅氧化膜36b的膜厚。在这种情况下，在硅层3的上面，形成膜厚彼此不同的3种绝缘膜。此外，MOS电容器35c有成对的接触区38c。
在由元件隔离绝缘膜5a、5b的底面和BOX层2的上面夹着的那部分硅层3内，用离子注入法以杂质浓度P1注入P型杂质。同样，在图23中，元件隔离绝缘膜5c的左半的底面(与NMOSFET 35b相连侧的半边底面)和BOX层2的上面所夹着的那部分硅层3内，以杂质浓度P1注入P型杂质。并且，因此时的离子注入，在栅氧化膜36a、36b的下方BOX层2的界面附近的硅层3内，以杂质浓度P2注入P型杂质。另一方面，在电容器介质膜36c的下方，BOX层2的界面附近的硅层3的杂质浓度，是硅层3最初的杂质浓度P0。
在栅氧化膜36a的下方在硅层3上面内，用离子注入法以杂质浓度P3注入设定NMOSFET 35a阈值电压用的P型杂质。
在栅氧化膜36b的下方硅层3上面内，用离子注入法以杂质浓度P4注入设定NMOSFET 35b阈值电压用的P型杂质。杂质浓度P4比杂质浓度P3低。并且，通过此时的离子注入，P型杂质被以杂质浓度P4注入到电容器介质膜36c的下方硅层3的上面内。
图24～图30是按工序依次表示本发明实施例5的半导体装置的制造方法的断面图。参照图24，首先，在制备SOI基片之后形成元件隔离绝缘膜5a～5d。与上述实施例1相同，在硅层3的上面残留氧化硅膜150。
参照图25，接着用照相制版法形成光刻胶40，遮盖第三元件形成区。然后，以光刻胶40用作注入掩模，用离子注入法以能到达BOX层2界面附近的硅层3内的较高能量，把P型杂质41较深地注入硅层3内。以此在第一和第二元件形成区中的硅层3内形成杂质浓度P1、P2的杂质注入区。此后，除去光刻胶40。
参照图26，接着，用照相制版法形成光刻胶42，以遮盖第二和第三元件形成区。然后，以光刻胶42用作注入掩模，用离子注入法以较低的能量把P型杂质43较浅地注入硅层3的上面内。以此在第一元件形成区中的硅层3的上面内，形成杂质浓度P3的杂质注入区。此后，除去光刻胶42。
参照图27，接着，用照相制版法形成光刻胶44，以遮盖第一元件形成区。然后，以光刻胶44用作注入掩模，用离子注入法以较低的能量把P型杂质较浅地注入硅层3的上面内。以此在第二和第三元件形成区的硅层3的上面内，形成杂质浓度P4的杂质注入区。此后，除去光刻胶44与氧化硅膜150。
参照图28，接着，用热氧化法，在第一～第三元件形成区的硅层3上面形成氧化硅膜39a～39c。
参照图29，接着，用照相制版法和蚀刻法除去氧化硅膜39a，以此使第一元件形成区中的硅层3的上面露出。接着，用热氧化法在第一元件形成区中的硅层3的上面形成氧化硅膜36。通过这种热氧化，增大氧化硅膜39b、39c的膜厚，形成氧化硅膜36b、36c。
参照图30，接着，给已全面形成的多晶硅膜制作图案，形成栅电极37a、37b以及电容器上部电极37c。此后，用照相制版法和离子注入法，把N型杂质和P型杂质部分地注入硅层3内，从而形成源-漏区38a、38b与接触区38c。通过以上的工序，得到图23所示的结构。
这样，采用本实施例5的半导体装置及其制造方法，如图25所示，形成光刻胶40将第三元件形成区遮盖之后，以该光刻胶40用作注入掩模将P型杂质41注入硅层3内。因此，不会因P型杂质的离子注入而使第三元件形成区中的硅层3受损伤，所以可使电容器介质膜36c的可靠性得以提高。
并且，栅氧化膜36b和电容器介质膜36c的膜厚大于栅氧化膜36a的膜厚，所以与栅氧化膜35a相比，栅氧化膜36b与电容器介质膜36c的可靠性可得以提高。
实施例6
图31是表示本发明实施例6的半导体装置的结构的断面图。在氧化硅膜36b的下方硅层3内，不形成杂质浓度P2的杂质注入区。结果，在栅氧化膜36b的下方BOX层2的界面附近，硅层3的杂质浓度是硅层3最初的杂质浓度P0。并且，在图31中，由元件隔离绝缘膜5b的右半底面(与NMOSFET 35b连接侧的半边底面)和BOX层2的上面夹着的那部分硅层3的杂质浓度是硅层3最初的杂质浓度P0。此外，由元件隔离绝缘膜5c的底面和BOX层2上面夹着的那部分硅层3的杂质浓度是硅层3最初的杂质浓度P0。本实施例6的半导体装置的其余结构和图23所示的上述实施例5的半导体装置的结构相同。
图32是表示本发明实施例6的半导体装置的制造方法一的断面图。在上述实施例5的半导体装置的制造方法中，在图25所示的工序形成光刻胶40，以遮盖第三元件形成区。在本实施例6的半导体装置的制造方法中，不形成光刻胶40，而如图32所示形成光刻胶46，遮盖第二和第三元件形成区。以光刻胶46用作注入掩模，用离子注入法注入P型杂质41。
这样，采用本实施例6的半导体装置制造方法，不会因P型杂质41的离子注入而使第二元件形成区的硅层3受损伤。所以，与上述实施例5相比，栅氧化膜36b的可靠性可得以提高。
实施例7
图33是表示本发明实施例7的半导体装置的结构的断面图。在电容器介质膜36c的下方硅层3的上面，不形成杂质浓度P4的杂质注入区。结果，在电容器介质膜36c的下方硅层3上面附近的杂质浓度是硅层3最初的杂质浓度P0。本实施例7的半导体装置的其余结构和图23所述上述实施例5的半导体装置的结构相同。
图34是表示本发明实施例7的半导体装置制造方法中一工序的断面图。在上述实施例5的半导体装置的制造方法中，在图27所示的工序形成遮盖第一元件形成区的光刻胶44。在本实施例7的半导体装置的制造方法中，不形成光刻胶44，而如图34所示形成遮盖第一和第三元件形成区的光刻胶47。以光刻胶47用作注入掩模，进行P型杂质45的离子注入。
这样，采用本实施例7的半导体装置及其制造方法，不仅不会因P型杂质41的离子注入而使第三元件形成区中的硅层3受损伤，而且还能避免因P型杂质45的离子注入而使第三元件形成区的硅层3受损伤。所以，与上述实施例5相比，电容器介质膜36c的可靠性可得到进一步提高。
图35是表示本实施例7的半导体装置之变形例的断面图。这个变形例是通过组合上述实施例6和本实施例7而实现的。与上述实施例5的半导体装置不同，在栅绝缘膜36b的下方不形成杂质浓度P2的杂质注入区。并且，在电容器介质膜36c的下方不形成杂质浓度P4的杂质注入区。由此，可以同时具有上述实施例6的效果和本实施例7的效果。
实施例8
图36是表示本发明实施例8的半导体装置结构的断面图。本实施例8的半导体装置中设有：SOI基片、部分隔离型元件隔离绝缘膜5a～5e、NMOSFET 50a、50b和MOS电容器50c、50d。NMOSFET 50a在第一元件形成区内形成，NMOSFET 50b在第二元件形成区内形成，MOS电容器50c在第三元件形成区内形成，MOS电容器50d在第四元件形成区内形成。
NMOSFET 50a是构成低压电路的MOSFET，NMOSFET 50b是构成高压电路的MOSFET。本实施例8的半导体装置中，为了稳定器件的动作，个别地形成对应于低压电路的MOS电容器50c和对应于高压电路的MOS电容器50d。MOS电容器50c与低压电路相连，MOS电容器50d与高压电路相连。
栅氧化膜51b和电容器介质膜51c、51d，是一种可靠性要求比栅氧化膜51a高的薄膜。栅氧化膜51b和电容器介质膜51d的膜厚比栅氧化膜51a的膜厚大。
在第一和第二元件形成区中的硅层3的底部注入P型杂质时，用光刻胶遮盖第三和第四元件形成区。结果，在电容器介质膜51c、51d的下方BOX层2的界面附近的硅层3的杂质浓度，具有硅层3最初的杂质浓度P0。
作为变形例，在第一元件形成区中的硅层3的上部用离子注入法注入P型杂质时，也可用光刻胶至少遮盖第三元件形成区。这样可避免在电容器介质膜51c的下方形成杂质浓度P3的杂质注入区。
并且，在第二元件形成区中的硅层3的上部用离子注入法注入P型杂质时，也可以用光刻胶至少遮盖第四元件形成区。这样可避免在电容器介质膜51d的下方形成杂质浓度P4的杂质注入区。
图37是表示采用本实施例8的半导体装置的电路的第一示例的电路图。在低压电路57和高压电路58中，分别包含图36所示的NMOSFET 50a和NMOSFET 50b。提供较低电源电位的电源55连接到低压电路57。提供较高电源电位的电源56连接到高压电路58。低压电路57和高压电路58连接到赋予地电位GND的共用布线上。MOS电容器50c连接在电源55和共用布线之间，作为低压电路57的去耦电容器。MOS电容器50d连接在电源56和共用布线之间，作为高压电路58的去耦电容器。
图38是表示采用本实施例8的半导体装置的电路的第二示例的电路图。图38所示的电路中不设置两个电源55和56，而只设置一个电源56。由高压电路58对电源56的电源电位降压转换之后的电位提供给低压电路57。就是说，图38所示的电路中，高压电路58具有低压电路57电源的作用。
这样，采用本实施例8的半导体装及其制造方法，在个别地形成低压电路57用的电容器50c和高压电路58用电容器50d的半导体集成电路中，可通过抑制或避免由于离子注入而使硅层3受损伤，提高电容器介质膜51c、51d的可靠性。结果，可提高半导体集成电路电容器部分的可靠性，进而使半导体集成电路自身的可靠性得以提高。
实施例9
图39是表示本发明实施例9的半导体装置结构的断面图。在上述实施例1、2，5～8上，在SOI基片4的硅层3上面内形成部分隔离型的元件隔离绝缘膜5a～5e。对此，在本实施例9的半导体装置中，如图39所示，不形成部分隔离型的元件隔离绝缘膜5a～5e，而形成元件隔离绝缘膜5aa～5dd。元件隔离绝缘膜5aa～5dd的底面触及BOX层2的上面。这种结构的元件隔离绝缘膜称为“完全隔离型元件隔离绝缘膜”。
这样，采用本实施例9的半导体装置，通过形成完全隔离型元件隔离绝缘膜5aa～5dd，与上述实施例1、2，5～8的半导体装置相比，元件间的隔离效果可得以提高。
实施例10
在上述实施例1、2，5～8中，在电容器部分不进行元件隔离用的杂质注入，以提高电容器介质膜的可靠性。但是，上述实施例1、2，5～8中由于采用部分隔离型的元件隔离绝缘膜5a～5e，通过半导体元件的布置，有产生电路缺陷的可能性。例如，如图11所示，在PMOSFET13a和含有N型接触区9b的MOS电容器13b彼此相邻而形成的场合，P+-N1-P0-N+型寄生半导体闸流管结构在硅层3内形成，所以有发生闭锁的可能性。在本实施例10中，提出了使这种缺陷的发生得以避免的半导体装置。
图40是表示例如以图11为基础的本发明实施例10的半导体装置的结构的断面图。在PMOSFET 13a和MOS电容器13b之间，不形成部分隔离型元件隔离绝缘膜5b，而形成元件隔离绝缘膜60。在元件隔离绝缘膜60的底面的一部分上，形成与BOX层2的上面接触的完全隔离部61，元件隔离绝缘膜60起完全隔离型元件隔离绝缘膜的作用。
这样，采用本实施例10的半导体装置，彼此相邻的MOSFET和MOS电容器之间，形成完全隔离型元件隔离绝缘膜60。因而，例如，即使在PMOSFET和有N型接触区的MOS电容器彼此相邻形成的情况下，由于不形成寄生半导体闸流管结构，可使闭锁得以避免。
另外，在上述实施例1～10的说明中，对MOSFET和MOS电容器的结构作了简化图示。但是，本发明不只限于MOSFET和MOS电容器。本发明的目的在于：为了提高在基片的主面上形成的绝缘膜的可靠性，抑制或避免在形成绝缘膜的预定区域下方的那部分基片内因离子注入而发生基片损伤。因此，在采用LDD结构(或扩展(extension)结构)和硅化物结构的半导体装置及其制造方法中，均可采用本发明。
图41是表示本发明实施例1～10的半导体装置之变形例的断面图。在栅电极8a与电容器上部电极8b的各侧面，分别形成侧壁65a、65b。在栅电极8a及电容器上部电极8b的各上面分别形成硅化物层66a、66b。源-漏区9a和接触区9b分别含有扩展区68a、69a。源-漏区9a和接触区9b的各上面分别形成硅化物层67a、67b。
[本发明的效果]
依据本发明的第一与第三方面，在第一浓度是半导体层最初杂质浓度的场合，半导体装置的制造方法包括这样的工序：即通过形成光刻胶将第二元件形成区遮盖，以该光刻胶用作注入掩模，把杂质离子注入半导体层的底部，来形成第一元件形成区中的半导体层内的第一杂质引入区的工序。因此，由于不会因为该离子注入而使第二元件形成区中的半导体层受损伤，其后在第二元件形成区中的半导体层的主表面上形成的第一电容器介质膜的可靠性可得以提高。
并且，依据本发明的第二方面，在第一浓度是半导体层最初杂质浓度的场合，在半导体装置的制造工序中，第二元件形成区内不进行杂质的离子注入。因而，不会因离子注入而使第二元件形成区的半导体层受损伤，所以可进一步提高第一电容器介质膜的可靠性。
并且，依据本发明的第四方面，在第一浓度是半导体层最初杂质浓度的场合，半导体装置的制造方法包括这样的工序：即通过形成光刻胶将第二和第四元件形成区遮盖，以该光刻胶用作注入掩模，用离子注入法将杂质注入半导体层的底部内，在第一和第三元件形成区中的半导体层内分别形成第一和第二杂质引入区的工序。因此，不会因该离子注入而使第二和第四元件形成区的半导体层受损伤，所以其后在第二和第四元件形成区中的半导体层的主表面上分别形成的第一和第三电容器介质膜的可靠性可得以提高。
并且，依据本发明的第五方面，作为去耦电容器的第一与第二MOS电容器的第一与第二电容器介质膜的可靠性可得以提高。
并且，依据本发明的第六方面，在第一浓度是半导体层最初杂质浓度的场合，半导体装置的制造方法包括这样的工序：即通过形成光刻胶将第二元件形成区遮盖，以该光刻胶用作注入掩模用离子注入法将杂质注入半导体层基片的第一主表面内，在第一元件形成区中的半导体基片内形成杂质引入区的工序。因此，由于不会因该离子注入而使第二元件形成区中的半导体基片受损伤，其后在第二元件形成区中的半导体基片的主表面上形成的电容器介质膜的可靠性可得以提高。
并且，依据本发明的第七方面，不会由于第一杂质注入工序而使第二元件形成区中的半导体层受损伤。结果，其后在第二元件形成区中的半导体层的主表面上形成的电容器介质膜的可靠性可得以提高。
并且，依据本发明的第八方面，不会由于第二杂质注入工序而使第二元件形成区中的半导体层受损伤。结果，其后在第二元件形成区中的半导体层的主表面上形成的电容器介质膜的可靠性可得以提高。
并且，依据本发明的第九方面，不会由于第一和第二杂质注入工序而使第二元件形成区中的半导体基片受损伤。结果，其后在第二元件形成区中的半导体基片的主表面上形成的电容器介质膜的可靠性可得以提高。

Claims (6)

1.一种半导体装置，其中包括：
其上依次层叠了支承基片、绝缘层和预定导电型的第一浓度的半导体层的SOI基片，
在所述SOI基片的第一元件形成区内形成的、含有在所述半导体层的主表面上形成的第一栅绝缘膜的第一MOSFET，
在所述第一栅绝缘膜的下方，在比与所述主表面相隔预定距离的深度还深的那部分所述半导体层内形成的、所述预定导电型的第一杂质引入区，以及
在所述SOI基片的第二元件形成区内形成的、含有在所述主表面上形成的第一电容器介质膜的第一MOS电容器；
所述第一杂质引入区具有杂质浓度为高于所述第一浓度的第二浓度的第一杂质浓度分布；
在所述第一电容器介质膜的下方，至少在从与所述主表面相隔预定距离的深度起直至所述半导体层和所述绝缘层的接触面为止的那部分范围内，所述半导体层具有杂质浓度为在深度方向上均匀的所述第一浓度的第二杂质浓度分布。
2.如权利要求1所述的半导体装置，其特征在于，在所述第二杂质浓度分布中，在从所述主表面起直至所述接触面为止的整个范围内，杂质浓度为在深度方向上均匀的所述第一浓度。
3.如权利要求1所述的半导体装置，其特征在于：
还设有，
在所述第一栅绝缘膜的下方、比所述第一杂质引入区浅的所述主表面内形成的所述预定导电型的高于所述第一浓度的第二杂质引入区，以及
在所述第一电容器介质膜的下方、比所述第一杂质引入区浅的所述主表面内形成的所述预定导电型的高于所述第一浓度的第三杂质引入区。
4.如权利要求1所述的半导体装置，其特征在于：
还设有，
在所述SOI基片的第三元件形成区内形成的、含有在所述主表面上形成的第二栅绝缘膜的第二MOSFET，
在所述第二栅绝缘膜的下方、比与所述主表面相隔预定距离的深度深的那部分所述半导体层内形成的、所述预定导电型的第四杂质引入区，以及
在所述SOI基片的第四元件形成区内形成的、含有在所述主表面上形成的第二电容器介质膜的第二MOS电容器；
所述第一MOSFET是为由第一电压驱动的第一半导体电路所包含的MOSFET；
所述第一MOS电容器是与所述第一半导体电路相连接的MOS电容器；
所述第二MOSFET是为由高于所述第一电压的第二电压驱动的第二半导体电路所包含的MOSFET；
所述第二MOS电容器是与所述第二半导体电路相连接的MOS电容器；
所述第四杂质引入区具有杂质浓度为高于所述第一浓度的第二浓度的第三杂质浓度分布；
在所述第二电容器介质膜的下方，至少在从与所述主表面相隔预定距离的深度起直至所述半导体层和所述绝缘层的接触面为止的那部分范围内，所述半导体层具有杂质浓度为在深度方向上均匀的第一浓度的第四杂质浓度分布。
5.如权利要求4所述的半导体装置，其特征在于：
还设有，
向所述第一半导体电路提供所述第一电压的第一电源，
向所述第二半导体电路提供所述第二电压的第二电源，以及
共同连接所述第一和第二半导体电路的共用布线；
所述第一MOS电容器连接在所述第一电源和所述共用布线之间，
所述第二MOS电容器连接在所述第二电源和所述共用布线之间。
6.一种半导体装置，其特征在于：
设有，
预定导电型的第一浓度的半导体基片，
在所述半导体基片的第一元件形成区内形成的、含有在所述半导体基片的第一主表面上形成的栅绝缘膜的MOSFET，
在所述栅绝缘膜的下方所述第一主表面内形成的所述预定导电型的杂质引入区，以及
在所述半导体基片的第二元件形成区内形成的、含有在所述第一主表面上形成的电容器介质膜的MOS电容器；
所述杂质引入区具有杂质浓度为高于所述第一浓度的第二浓度的第一杂质浓度分布；
在所述电容器介质膜的下方，在从所述第一主表面起直至所述第一主表面对侧的第二主表面为止的整个范围内，所述半导体基片具有杂质浓度为在深度方向上均匀的第一浓度的第二杂质浓度分布。
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Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050012087A1 (en) * 2003-07-15 2005-01-20 Yi-Ming Sheu Self-aligned MOSFET having an oxide region below the channel
US7078742B2 (en) 2003-07-25 2006-07-18 Taiwan Semiconductor Manufacturing Co., Ltd. Strained-channel semiconductor structure and method of fabricating the same
US6936881B2 (en) * 2003-07-25 2005-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. Capacitor that includes high permittivity capacitor dielectric
US7112495B2 (en) 2003-08-15 2006-09-26 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method of a strained channel transistor and a second semiconductor component in an integrated circuit
US7071052B2 (en) * 2003-08-18 2006-07-04 Taiwan Semiconductor Manufacturing Company, Ltd. Resistor with reduced leakage
US7888201B2 (en) 2003-11-04 2011-02-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor-on-insulator SRAM configured using partially-depleted and fully-depleted transistors
SE527487C2 (sv) * 2004-03-02 2006-03-21 Infineon Technologies Ag En metod för framställning av en kondensator och en monolitiskt integrerad krets innefattande en sådan kondensator
KR101155943B1 (ko) * 2004-04-28 2012-06-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Ｍｏｓ 캐패시터 및 반도체 장치
JP2006066897A (ja) * 2004-07-30 2006-03-09 Semiconductor Energy Lab Co Ltd 容量素子及び半導体装置
JP2006303377A (ja) * 2005-04-25 2006-11-02 Renesas Technology Corp 半導体装置
US7298008B2 (en) 2006-01-20 2007-11-20 International Business Machines Corporation Electrostatic discharge protection device and method of fabricating same
EP1863090A1 (en) 2006-06-01 2007-12-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US7718503B2 (en) * 2006-07-21 2010-05-18 Globalfoundries Inc. SOI device and method for its fabrication
TWI357147B (en) * 2007-01-01 2012-01-21 Sandisk Corp Integrated circuits and methods with two types of
US8558278B2 (en) 2007-01-16 2013-10-15 Taiwan Semiconductor Manufacturing Company, Ltd. Strained transistor with optimized drive current and method of forming
JP4817324B2 (ja) * 2007-02-05 2011-11-16 Ｏｋｉセミコンダクタ株式会社 半導体素子の製造方法
US7943961B2 (en) 2008-03-13 2011-05-17 Taiwan Semiconductor Manufacturing Company, Ltd. Strain bars in stressed layers of MOS devices
KR101013922B1 (ko) * 2008-06-27 2011-02-14 고려대학교 산학협력단 모스 버랙터가 구비된 반도체 집적회로의 제조방법
KR101013924B1 (ko) * 2008-06-27 2011-02-14 고려대학교 산학협력단 큐-인자가 개선된 모스 버랙터가 구비된 반도체 집적회로 및 이의 제조방법
KR101010945B1 (ko) * 2008-06-30 2011-01-25 주식회사 하이닉스반도체 펌핑 모스 커패시터
US7808051B2 (en) 2008-09-29 2010-10-05 Taiwan Semiconductor Manufacturing Company, Ltd. Standard cell without OD space effect in Y-direction
US8513723B2 (en) * 2010-01-19 2013-08-20 International Business Machines Corporation Method and structure for forming high performance MOS capacitor along with fully depleted semiconductor on insulator devices on the same chip
JP2011176039A (ja) * 2010-02-23 2011-09-08 Oki Semiconductor Co Ltd 半導体集積装置及び半導体集積装置の製造方法
JP2013135059A (ja) * 2011-12-26 2013-07-08 Fujitsu Ltd 半導体装置
JP2013149710A (ja) * 2012-01-18 2013-08-01 Fujitsu Ltd 半導体装置
US9960284B2 (en) * 2015-10-30 2018-05-01 Globalfoundries Inc. Semiconductor structure including a varactor
US9905707B1 (en) 2016-10-28 2018-02-27 Globalfoundries Inc. MOS capacitive structure of reduced capacitance variability

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4377756A (en) * 1979-02-12 1983-03-22 Mitsubishi Denki Kabushiki Kaisha Substrate bias circuit
JPH06132477A (ja) * 1992-10-14 1994-05-13 Nippondenso Co Ltd Ｍｏｓコンデンサを有する半導体装置
JPH0656878B2 (ja) * 1988-07-22 1994-07-27 ローム株式会社 Ｃｍｏｓ半導体装置の製造方法
JP2613960B2 (ja) * 1990-08-16 1997-05-28 山形日本電気株式会社 半導体集積回路
US6057572A (en) * 1997-06-14 2000-05-02 Kabushiki Kaisha Toshiba Semiconductor integrated circuit device with MOS transistor and MOS capacitor and method for manufacturing the same
EP1191479A1 (en) * 2000-09-21 2002-03-27 Texas Instruments Inc. Programmable neuron mosfet

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4377756A (en) * 1979-02-12 1983-03-22 Mitsubishi Denki Kabushiki Kaisha Substrate bias circuit
JPH0656878B2 (ja) * 1988-07-22 1994-07-27 ローム株式会社 Ｃｍｏｓ半導体装置の製造方法
JP2613960B2 (ja) * 1990-08-16 1997-05-28 山形日本電気株式会社 半導体集積回路
JPH06132477A (ja) * 1992-10-14 1994-05-13 Nippondenso Co Ltd Ｍｏｓコンデンサを有する半導体装置
US6057572A (en) * 1997-06-14 2000-05-02 Kabushiki Kaisha Toshiba Semiconductor integrated circuit device with MOS transistor and MOS capacitor and method for manufacturing the same
EP1191479A1 (en) * 2000-09-21 2002-03-27 Texas Instruments Inc. Programmable neuron mosfet

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Publication number Publication date
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US6798021B2 (en) 2004-09-28
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