KR101013924B1 - 큐-인자가 개선된 모스 버랙터가 구비된 반도체 집적회로 및 이의 제조방법 - Google Patents

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Abstract

본 발명은 밀리미터 웨이브(millimeter wave) 등의 고주파 동작특성에도 불구하고 Q-인자(Q-factor)의 유지 및 개선과 더불어 상대적으로 넓은 튜닝범위(tuning range)를 확보할 수 있어 RFIC(Radio Frequency Integrated Circuit) 등에 적용 가능한 큐-인자가 개선된 모스 버랙터가 구비된 반도체 집적회로 및 이의 제조방법에 관한 것이다. 구체적으로 본 발명은 (a) 버랙터를 위한 제 1 활성영역과 트랜지스터를 위한 제 2 활성영역이 구분 정의된 실리콘기판을 준비하는 단계와; (b) 상기 제 1 활성영역에 제 1 도핑농도(D1)의 제 1 폴리실리콘게이트를 포함하는 MOS 버랙터를 형성하고, 상기 제 2 활성영역에 제 2 도핑농도(D2, 단 D1<D2)의 제 2 폴리실리콘게이트를 포함하는 MOS 트랜지스터를 형성하는 단계와; (f) 상기 MOS 버랙터와 MOS 트랜지스터를 덮는 보호막을 증착하는 단계를 포함하는 모스 버랙터가 구비된 반도체 집적회로의 제조방법 및 이를 통해 제조된 반도체 집적회로를 제공한다.

Description

큐-인자가 개선된 모스 버랙터가 구비된 반도체 집적회로 및 이의 제조방법{semiconductor integrated circuit device having MOS varactor and method for manufacturing the same}
본 발명은 큐-인자(Q-factor)가 개선된 모스 버랙터(MOS varactor)가 구비된 반도체 집적회로 및 이의 제조방법에 관한 것으로, 보다 구체적으로는 밀리미터 웨이브(millimeter wave) 등의 고주파 동작특성에도 불구하고 Q-인자(Q-factor)의 유지 및 개선과 더불어 상대적으로 넓은 튜닝범위(tuning range)를 확보할 수 있어 RFIC(Radio Frequency Integrated Circuit) 등에 적용 가능한 큐-인자가 개선된 모스 버랙터가 구비된 반도체 집적회로 및 이의 제조방법에 관한 것이다.
일반적으로 버랙터(varactor)란 전압 또는 전류에 따라 리액턴스(reactance) 성분이 변하는 수동소자(passive element)로서 RFIC(Radio Frequency Integrated Circuit)등의 고주파 집적회로에 사용되는 전압-가변 캐패시터(voltage-variable capacitor)를 지칭한다.
최근 들어 사회가 본격적인 정보화시대로 접어듦에 따라 고품질, 광대역 무선통신서비스를 위한 무선통신분야의 고속화, 고주파화 노력이 계속되고 있고, 이에 부응해서 소자기술의 고집적화를 비롯한 고주파 저잡음 특성달성이 주요한 현안으로 떠오르고 있다. 일례로 RFIC(Radio Frequency Integrated Circuit) 등의 기술분야에서는 밀리미터 웨이브(millimeter wave, 30GHz~300GHz) 이상의 고주파 동작특성이 요구되며, 이를 위해서는 트랜지스터(transistor)와 같은 능동소자(active element) 뿐만 아니라 인덕터(inductor), 버랙터, 캐패시터(capacitor)와 같은 수동소자의 성능이 전체 동작특성을 결정짓는 중요한 원인이 된다.
예컨대, 전압에 따라 발진주파수를 가변시키는 전압제어발진기(voltage-controlled oscillator)의 가장 중요한 특성은 위상잡음(phase noise)과 튜닝범위(tuning range)로서, 이 중에서도 위상잡음은 인덕터와 버랙터로 이루어진 LC 탱크(LC tank)의 Q-인자(Quality factor)로 결정된다. 이때, 비교적 낮은 수 GHz 주파수 대역에서는 인덕터의 Q-인자가 LC 탱크 전체의 Q-인자를 결정지음에 따라 인덕터에 의한 성능감소가 주로 문제되는 반면, 동작 주파수가 증가하면 인덕터의 Q 인자는 상대적으로 향상되지만 버랙터의 Q-인자는 급격히 감소하는 경향을 보인다. 결국 밀리미터 웨이브와 같은 고주파 영역에서는 버랙터의 Q-인자가 LC 탱크는 물론 VCO의 전체성능을 좌우하는 주요요인이 된다.
따라서 고주파동작특성이 요구되는 버랙터는 튜닝범위가 넓고 Q-인자가 높아야 한다.
한편, RFIC 등에서 주로 사용되는 버랙터는 CMOS 트랜지스터의 게이트산화막을 이용한 축적모드(accumulation Mode)의 MOS 버랙터로서, Q-인자의 개선을 위해서는 게이트 산화막의 캐패시턴스(gate oxide capacitance)를 비롯해서 채널의 폭(width)과 길이(lenth)를 축소시키는 방법을 생각해 볼 수 있다. 하지만 버랙터의 총 캐패시턴스는 고정 캐패시턴스 성분과 가변 캐패시턴스 성분의 합으로 결정되는바, Q-인자의 개선을 위해 게이트 산화막의 캐패시턴스를 줄이면 고정 캐패시턴스 성분은 일정하게 유지되지만 가변 캐패시턴스 성분의 급격한 감소가 나타나 전체 튜닝범위가 감소되며, VCO의 경우에는 심각한 성능저하를 초래한다.
이에 따라 현재 RFIC 등 고주파영역의 동작특성이 요구되는 반도체 집적회로의 버랙터로서, Q-인자의 유지 및 개선과 더불어 튜닝범위를 상대적으로 넓게 확보할 수 있는 구체적인 방도가 절실히 요구되고 있다.
본 발명은 상기와 같은 요구에 부응하기 위한 것으로, 고주파 동작특성에도 불구하고 Q-인자의 유지 및 개선과 상대적으로 넓은 튜닝범위를 확보할 수 있는 버랙터가 구비된 반도체 집적회로 및 이의 제조방법을 제공하는데 목적이 있다.
이를 위해 본 발명은 구체적으로 CMOSFET 공정 기반의 MOS 버랙터를 포함하는 반도체집적회로 및 이의 제조방법을 제공하는바, 버랙터의 게이트 산화막에 대한 캐패시턴스를 효과적으로 줄여 Q-인자를 개선하는 한편 이에 수반되는 튜닝범위의 감소를 방지할 수 있어 RFIC 등 밀리미터 웨이브 이상의 고주파동작에 적합한 효과적이고 실질적인 방도를 제시하고자 한다.
상기와 같은 목적을 달성하기 위하여 본 발명은, (a) 버랙터를 위한 제 1 활성영역과 트랜지스터를 위한 제 2 활성영역이 구분 정의된 실리콘기판을 준비하는 단계와; (b) 상기 제 1 활성영역에 제 1 도핑농도(D1)의 제 1 폴리실리콘게이트를 포함하는 MOS 버랙터를 형성하고, 상기 제 2 활성영역에 제 2 도핑농도(D2, 단 D1<D2)의 제 2 폴리실리콘게이트를 포함하는 MOS 트랜지스터를 형성하는 단계와; (f) 상기 MOS 버랙터와 MOS 트랜지스터를 덮는 보호막을 증착하는 단계를 포함하는 모스 버랙터가 구비된 반도체 집적회로의 제조방법을 제공한다.
이때, 상기 (a) 단계의 상기 제 1 및 제 2 활성영역은 소자분리막으로 구분되는 것을 특징으로 하고, 상기 (b) 단계는, (b1) 상기 제 1 및 제 2 활성영역을 덮는 산화막을 증착하는 단계와; (b2) 상기 산화막을 덮는 폴리실리콘층을 증착하는 단계와; (b3) 상기 제 1 활성영역 상부의 상기 폴리실리콘층을 가린 후 상기 제 2 활성영역 상부의 상기 폴리실리콘층에 제 1 도전형 불순물을 도핑하는 단계와; (b4) 상기 산화막 및 폴리실리콘층을 패터닝하여 상기 제 1 활성영역의 제 1 게이트산화막 및 그 상부의 상기 제 1 폴리실리콘게이트와 상기 제 2 활성영역의 제 2 게이트산화막 및 그 상부의 제 2 폴리실리콘게이트를 형성하는 단계와; (b5) 제 2 도전형 불순물을 도핑하여 상기 제 1 및 제 2 게이트산화막 가장자리로 각각 제 1 및 제 2 LDD 영역을 형성하는 단계와; (b6) 상기 제 1 게이트산화막 및 제 1 폴리실리콘게이트의 측면과 상기 제 2 게이트산화막 및 제 2 폴리실리콘게이트 측면을 따라 각각 제 1 및 제 2 사이드월을 형성하는 단계와; (b7) 제 1 도전형 불순물을 도핑하여 상기 제 1 및 제 2 사이드월 가장자리로 각각 제 1 소스 및 드레인영역과 제 2 소스 및 드레인영역을 형성하는 단계와; (b8) 금속박막을 적층한 후 패터닝하고 열처리하여 각각 상기 제 1 폴리실리콘게이트와 상기 제 1 소스 및 드레인영역에 제 1 내지 제 3 금속 실리사이드를, 상기 제 2 폴리실리콘게이트와 상기 제 2 소스 및 드레인영역에 제 4 내지 제 6 금속 실리사이드를 형성하는 단계를 포함하는 것을 특징으로 한다.
또는 상기 (b) 단계는, (b1) 상기 제 1 및 제 2 활성영역을 덮는 산화막을 증착하는 단계와; (b2) 상기 산화막을 덮는 폴리실리콘층을 증착하는 단계와; (b3) 상기 제 1 활성영역 상부의 상기 폴리실리콘층을 가린 후 상기 제 2 활성영역 상부의 상기 폴리실리콘층에 제 1 도전형 불순물을 도핑하는 단계와; (b4) 상기 산화막 및 폴리실리콘층을 패터닝하여 상기 제 1 활성영역의 제 1 게이트산화막 및 그 상부의 상기 제 1 폴리실리콘게이트와 상기 제 2 활성영역의 제 2 게이트산화막 및 그 상부의 제 2 폴리실리콘게이트를 형성하는 단계와; (b5) 상기 제 1 활성영역의 상기 제 1 폴리실리콘게이트를 가린 후 제 2 도전형 불순물을 도핑하여 상기 제 2 게이트산화막 가장자리로 LDD 영역을 형성하는 단계와; (b6) 상기 제 1 게이트산화막 및 제 1 폴리실리콘게이트의 측면과 상기 제 2 게이트산화막 및 제 2 폴리실리콘게이트 측면을 따라 각각 제 1 및 제 2 사이드월을 형성하는 단계와; (b7) 제 1 도전형 불순물을 도핑하여 상기 제 1 및 제 2 사이드월 가장자리로 각각 제 1 소스 및 드레인영역과 제 2 소스 및 드레인영역을 형성하는 단계와; (b8) 금속박막을 적층한 후 패터닝하고 열처리하여 각각 상기 제 1 폴리실리콘게이트와 상기 제 1 소스 및 드레인영역에 제 1 내지 제 3 금속 실리사이드를, 상기 제 2 폴리실리콘게이트와 상기 제 2 소스 및 드레인영역에 제 4 내지 제 6 금속 실리사이드를 형성하는 단계를 포함하는 것을 특징으로 하며, 이 경우 특히 상기 (b3)단계와 상기 (b5) 단계는, 동일 마스크를 사용하여 상기 제 1 활성영역 상부의 상기 폴리실리콘층과 상기 제 1 활성영역의 상기 제 1 폴리실리콘게이트를 각각 가리는 것을 특징으로 한다.
또는 상기 (b) 단계는, (b1) 상기 제 1 및 제 2 활성영역을 덮는 산화막을 증착하는 단계와; (b2) 상기 산화막을 덮는 폴리실리콘층을 증착하는 단계와; (b3) 상기 제 1 활성영역 상부의 상기 폴리실리콘층을 가린 후 상기 제 2 활성영역 상부의 상기 폴리실리콘층에 제 1 도전형 불순물을 도핑하는 단계와; (b4) 상기 산화막 및 폴리실리콘층을 패터닝하여 상기 제 1 활성영역의 제 1 게이트산화막 및 그 상부의 상기 제 1 폴리실리콘게이트와 상기 제 2 활성영역의 제 2 게이트산화막 및 그 상부의 제 2 폴리실리콘게이트를 형성하는 단계와; (b5) 제 2 도전형 불순물을 도핑하여 상기 제 1 및 제 2 게이트산화막 가장자리로 각각 제 1 및 제 2 LDD 영역을 형성하는 단계와; (b6) 상기 제 1 게이트산화막 및 제 1 폴리실리콘게이트의 측면과 상기 제 2 게이트산화막 및 제 2 폴리실리콘게이트 측면을 따라 각각 제 1 및 제 2 사이드월을 형성하는 단계와; (b7) 상기 제 1 폴리실리콘게이트를 가린 후 제 1 도전형 불순물을 도핑하여 상기 제 2 사이드월 가장자리로 소스 및 드레인영역을 형성하는 단계와; (b8) 금속박막을 적층한 후 패터닝하고 열처리하여 각각 상기 제 1 폴리실리콘게이트와 상기 제 1 LDD 영역에 제 1 내지 제 3 금속 실리사이드를, 상기 제 2 폴리실리콘게이트와 상기 소스 및 드레인영역에 제 4 내지 제 6 금속 실리사이드를 형성하는 단계를 포함하는 것을 특징으로 하며, 이 경우 특히 상기 (b3) 단계와 상기 (b7) 단계는, 동일 마스크를 사용하여 상기 제 1 활성영역 상부의 상기 폴리실리콘층과 상기 제 1 폴리실리콘게이트를 각각 가리는 것을 특징으로 한다.
아울러 본 발명은 소자분리막에 의해 제 1 및 제 2 활성영역이 구분 정의된 실리콘기판과; 상기 제 1 활성영역에 위치된 제 1 도핑농도(D1)의 제 1 폴리실리콘게이트를 포함하는 MOS 버랙터와; 상기 제 2 활성영역에 위치된 제 2 도핑농도(D2, 단 D1<D2)의 제 2 폴리실리콘게이트를 포함하는 MOS 트랜지스터와; 상기 MOS 버랙터 및 MOS 트렌지스터를 덮는 보호막을 포함하는 MOS 버랙터가 구비된 반도체 집적회로를 제공한다.
이때, 상기 MOS 버랙터는, 상기 제 1 폴리실리콘게이트 하부의 제 1 게이트산화막과; 상기 제 1 활성영역의 제 1 게이트산화막 가장자리의 제 1 LDD 영역과; 상기 제 1 게이트산화막 및 제 1 폴리실리콘게이트 측면의 제 1 사이드월과; 상기 제 1 사이드월 가장자리의 제 1 소스 및 드레인영역과; 상기 제 1 폴리실리콘게이트와 상기 제 1 소스 및 드레인영역에 형성된 제 1 내지 제 3 금속 실리사이드를 더 포함하는 것을 특징으로 하거나 또는 상기 MOS 버랙터는, 상기 제 1 폴리실리콘게이트 하부의 제 1 게이트산화막과; 상기 제 1 게이트산화막 및 제 1 폴리실리콘 게이트 측면의 제 1 사이드월과; 상기 제 1 사이드월 가장자리의 제 1 소스 및 드레인영역과; 상기 제 1 폴리실리콘게이트와 상기 제 1 소스 및 드레인영역에 형성된 제 1 내지 제 3 금속 실리사이드를 더 포함하는 것을 특징을 하거나 또는 상기 MOS 버랙터는, 상기 제 1 폴리실리콘게이트 하부의 제 1 게이트산화막과; 상기 제 1 활성영역의 제 1 게이트산화막 가장자리의 제 1 LDD 영역과; 상기 제 1 게이트산화막 및 제 1 폴리실리콘게이트 측면의 제 1 사이드월과; 상기 제 1 폴리실리콘게이트와 상기 제 1 LDD 영역에 형성된 제 1 내지 제 3 금속 실리사이드를 더 포함하는 것을 특징으로 한다.
그리고 상기 MOS 트랜지스터는, 상기 제 2 폴리실리콘게이트 하부의 제 2 게이트산화막과; 상기 제 2 게이트산화막 가장자리의 제 2 LDD 영역과; 상기 제 2 게이트산화막 및 제 2 폴리실리콘게이트 측면의 제 2 사이드월과; 상기 제 2 사이드월 가장자리의 제 2 소스 및 드레인영역과; 상기 제 2 폴리실리콘게이트와 상기 제 2 소스 및 드레인영역에 형성된 제 4 내지 제 6 금속 실리사이드를 포함하는 것을 특징으로 한다.
이상의 본 발명에 따른 반도체 집적회로는 고주파동작특성이 요구되는 반도체 집적회로 내의 MOS 버랙터에 대한 Q-인자의 유지 및 개선과 더불어 튜닝범위를 상대적으로 넓게 확보할 수 있는 장점이 있다.
구체적으로 본 발명은 MOS 버랙터의 제 1 폴리실리콘게이트 도핑농도를 MOS 트랜지스터의 제 2 폴리실리콘게이트 도핑농도 보다 작게 함으로써 MOS 버랙터의 제 1 게이트산화막의 등가 캐패시턴스를 감소시켜 MOS 버랙터의 Q-인자를 유지 및 개선 시키는바, RFIC 등 고주파동작특성이 요구되는 분야에 적용될 때 더욱 뛰어난 성능을 기대할 수 있다.
더 나아가 본 발명에 따른 반도체 집적회로는 상기의 도핑농도에 따른 Q-인자의 유지 및 개선과 동시에 MOS 버랙터의 제 1 LDD 영역 또는 제 1 소스 및 드레인영역 중 하나를 생략함으로써 오버랩에 의한 기생 캐패시터턴스를 감소시켜 상대적으로 넓은 튜닝범위를 확보할 수도 있고, 특히 해당방법은 별도의 마스크를 사용하지 않고도 구현 가능하여 공정수율과 제조비용상 큰 이점을 얻을 수 있다.
이하, 도면을 참조해서 본 발명을 상세하게 살펴본다.
첨부된 도 1은 본 발명에 따른 MOS 버랙터가 구비된 반도체 집적회로(이하, 간략하게 반도체 집적회로라 한다.)의 단면도로서, 보이는 것처럼 단일 실리콘기판(12)에 MOS 버랙터(20)와 MOS 트랜지스터(50)가 집적된 형태를 나타낸다.
이때, 실리콘기판(12)은 소자분리막(14)에 의해 MOS 버랙터(20)를 위한 제 1 활성영역(A)과 MOS 트랜지스터(50)를 위한 제 2 활성영역(B)으로 구분 정의되는데, 이 중에서 제 1 활성영역(A)에는 제 1 도핑농도(D1)의 제 1 폴리실리콘게이트(24)를 포함하는 MOS 버랙터(20)가 위치하고, 제 2 활성영역(B)에는 제 2 도핑농도(D2, 단 D1<D2)의 제 2 폴리실리콘게이트(54)를 포함하는 MOS 트랜지스터(50)가 위치한 다. 이 경우 필요하다면 MOS 버랙터(20)와 MOS 트랜지스터(50)는 각각 LDD(Lightly Doped Drain) 구조를 나타낼 수 있고, MOS 트랜지스터(50)는 코어 트랜지스터(core transistor)가 될 수 있다.
보다 구체적으로 살펴보면, 실리콘기판(12)의 제 1 활성영역(A)에는 섬 모양의 제 1 게이트산화막(22) 및 그 상부에 놓인 제 1 도핑농도(D1)의 제 1 폴리실리콘게이트(24)가 위치하고 있고, 이들 제 1 게이트산화막(22)과 제 1 폴리실리콘게이트(24)의 측면을 따라 제 1 사이드월(26)이 형성되어 있으며, 제 1 게이트산화막(22)의 양 가장자리에 해당되는 제 1 활성영역(A)에는 불순물에 의한 제 1 LDD 영역(32,34)이 정의되어 있다. 그리고 제 1 사이드월(26)의 양 가장자리에 해당되는 제 1 활성영역(A)에는 제 1 LDD 영역(32,34)과 일부 겹치는 제 1 소스 및 드레인영역(36,38)이 각각 형성되어 그 사이의 제 1 게이트산화막(22) 하부로 제 1 채널층(미도시)을 정의하고 있으며, 제 1 폴리실리콘게이트(24)와 제 1 소스 및 드레인영역(36,38)에는 각각 제 1 내지 제 3 금속 실리사이드(42,44,46)가 형성되어 MOS 버랙터(20)를 이루고 있다.
또한 소자분리막(14)에 의해 제 1 활성영역(A)과 전기적으로 분리되는 제 2 활성영역(B)에는 섬 모양의 제 2 게이트산화막(52) 및 그 상부에 놓인 제 2 도핑농도(D2, 단 D1<D2)의 제 2 폴리실리콘게이트(54)가 위치하고 있고, 이들 제 2 게이트산화막(52)과 제 2 폴리실리콘게이트(54)의 측면을 따라 제 2 사이드월(56)이 형성되어 있으며, 제 2 게이트산화막(52)의 양 가장자리에 해당되는 제 2 활성영역(B)에는 불순물에 의한 제 2 LDD 영역(62,64)이 정의되어 있다. 그리고 제 2 사 이드월(56)의 양 가장자리에 해당되는 제 2 활성영역(B)에는 제 2 LDD 영역(62,64)과 일부 겹치는 제 2 소스 및 드레인영역(66,68)이 형성되어 그 사이의 제 2 게이트산화막(52) 하부로 제 2 채널층(미도시)을 정의하고 있으며, 제 2 폴리실리콘게이트(54)와 제 2 소스 및 드레인영역(66,68)에는 각각 제 4 내지 제 6 금속 실리사이드(72,74,76)가 형성되어 MOS 트랜지스터(50)를 이루고 있다.
또한, MOS 버랙터(20)와 MOS 트랜지스터(50)의 상부 전면에는 보호막(82)이 덮여 제 1 내지 제 6 컨택홀(미도시)이 관통되는바, 제 1 내지 제 6 컨택홀을 통해서는 제 1 내지 제 6 금속 실리사이드(42,44,46,72,74,76)와 일대일 대응되는 MOS 버랙터(20)의 제 1 게이트전극(미도시)과 제 1 소스 및 드레인전극(45,47) 그리고 MOS 트랜지스터(50)의 제 2 게이트전극(미도시)과 제 2 소스 및 드레인전극(75,77)이 형성되어 외부로 노출된다.
한편, 이상의 구조를 나타내는 본 발명의 반도체 집적회로에서 가장 특징적인 부분은 MOS 버랙터(20)의 제 1 폴리실리콘게이트(24)와 MOS 트랜지스터(50)의 제 2 폴리실리콘게이트(54) 사이의 도핑농도로서, 제 1 폴리실리콘게이트(24)의 제 1 도핑농도(D1)은 제 2 폴리실리콘게이트(54)의 제 2 도핑농도(D2) 보다 작은 값을 나타냄으로써 축적영역에서 제 1 게이트산화막(22)의 캐패시턴스를 실질적으로 감소시켜 MOS 버랙터(20)의 Q-인자를 유지 및 개선 시킨다. 이때, 바람직하게는 MOS 버랙터(20)의 제 1 LDD 영역(32,34) 또는 제 1 소스 및 드레인영역(36,38) 중 하나가 생략되는 것도 가능하며, 이로써 오버랩에 의한 기생 캐패시터턴스를 감소시켜 Q-인자의 유지 및 개선과 동시에 상대적으로 넓은 튜닝범위를 확보할 수 있다.
이하, 본 발명에 따른 반도체 집적회로의 제조공정을 통해 보다 상세하게 살펴본다. 참고로, 본 발명의 요지가 흐려지는 것을 막기 위해 이하의 명세서에서는 일반적인 기술내용에 대한 불필요한 부가설명을 생략하며, 특히 '상부', '상단', '하부', '하단' 등의 용어는 해당 구성요소와 직접적으로 접촉된 위치뿐만 아니라 또 다른 구성요소를 사이에 둔 그 상하부 또는 상하단 등의 위치를 폭넓게 지칭하는 것임을 밝혀 둔다.
첨부된 도 2 내지 도 6은 본 발명에 따른 반도체 집적회로의 제조공정을 순서대로 나타낸 공정단면도로서, 앞서 도 1과 함께 참조한다.
먼저, 도 2와 같이 실리콘기판(12)을 준비한 후 그 일면에 불순물을 주입하여 활성영역을 형성하고, 소자분리막(14)으로 MOS 버랙터(20)를 위한 제 1 활성영역(A)과 MOS 트랜지스터(50)를 위한 제 2 활성영역(B)을 구분 정의한다.(st1)
이때, 실리콘기판(12)은 통상의 Si 웨이퍼(wafer)가 사용될 수 있고, 불순물 주입에는 이온 임플란트와 어닐링 등의 방법이 사용될 수 있으며, 소자분리막(14)은 실리콘기판(12)의 일부를 식각해서 트랜치(trench)를 형성한 후 산화물의 유전체를 충전시키는 STI(Shallow Trench Isolation) 방법과 이어지는 조밀화(densification), 평탄화 과정으로 구현될 수 있다. 그리고 이 같은 소자분리막(14)에 의해 구분 정의되는 제 1 및 제 2 활성영역(A,B)은 이른바 웰(well)과 동일한 의미이며, 임의로 NMOS의 축적모드를 가정하면 제 1 활성영역(A)은 N-웰이 될 수 있고, 제 2 활성영역(B)은 N-웰 또는 P-웰이 될 수 있다.
다음으로, 도 3과 같이 실리콘기판(12)의 일면 전체에 산화막(21)과 폴리실 리콘층(23)을 차례로 증착한다.(st2)
이때, 산화막(51)은 SiO2, SiON 등의 산화물 또는 HfO2, HfSiON, Al2O3 등의 고유전율물질(high-k) 중 선택된 하나를 통상의 박막증착방법(thin film deposition method)으로 증착해서 구현할 수 있고, 그 두께는 SiO2를 기준으로 3nm 이하를 나타내는 것이 바람직하다. 이 경우 상기 산화막(51)의 재질 및 두께는 일반적인 반도체 집적회로의 코어 트랜지스터의 그것과 유사한 수준인바, 90nm 이하의 CMOS 공정에서는 산화막(51)의 두께가 2nm 이하로 제한된다.
그리고 폴리실리콘층(23)은 통상의 박막증착방법, 예컨대 저압화학기상증착(Low Pressure Chemical Vapor Deposition : LPCVD) 방법으로 증착될 수 있다.
다음으로, 도 4와 같이 폴리실리콘층(23) 상부로 포토레지스트를 도포한 후 소정의 패턴이 새겨진 마스크로 노광 및 현상하여 제 1 활성영역(A)을 선택적으로 가리는 포토레지스트패턴(R)을 형성한 다음, 노출된 제 2 활성영역(B)의 폴리실리콘층(23)에 제 1 도전형의 불순물을 도핑한다.(st3)
이때, 제 1 도전형의 불순물은 임의로 P, As, B, BF2 등이 될 수 있고, 이로써 제 2 활성영역(B) 상부의 폴리실리콘층(23)의 도핑농도가 증가하여 임의로 N+ 분위기를 나타내는 반면, 제 1 활성영역(A) 상부의 폴리실리콘층(23)은 포토레지스트패턴(R)에 의해 은폐되므로 농도변화가 없다. 그리고 제 2 활성영역(B) 상부의 폴리실리콘층(23)에 대한 도핑은 충분히 진행될 수 있다.
다음으로, 도 5와 같이 별도의 마스크를 동원한 포토리소그라피 공정을 통해 제 1 활성영역(A)에 MOS 버랙터(20)를 위한 섬 모양의 제 1 게이트산화막(22) 및 그 상부의 제 1 폴리실리콘게이트(24)를 형성하고, 제 2 활성영역(B)에 MOS 트랜지스터(50)를 위한 섬 모양의 제 2 게이트산화막(52) 및 그 상부의 제 2 폴리실리콘게이트(54)를 형성한다.(st4)
이때, 제 1 폴리실리콘게이트(22)의 제 1 도핑농도(D1)와 제 2 폴리실리콘게이트(54)의 제 2 도핑농도(D2)는 앞서 제 1 도전형 불순물의 선택적 도핑에 의해 D1<D2의 관계를 나타낸다. 아울러, 포토리소그라피 공정이란 대상물의 상부로 포토레스트를 도포한 후 소정 패턴의 마스크로 노광하고 현상해서 대상물의 일부를 노출시키는 포토레지스트패턴을 구현한 다음, 이어지는 식각을 통해 노출된 대상물의 일부를 제거한 후 잔류 포토레지스트패턴을 제거하는 스트립공정 및 세정공정을 총칭하는바, 이는 본 명세서 전체에 걸쳐 동일한 의미로 사용될 것이다.
다음으로, 도 6과 같이 실리콘기판(12)의 일면을 향해 제 2 도전형의 불순물을 도핑해서 제 1 및 제 2 게이트산화막(22,52)의 양 가장자리에 해당되는 제 1 및 제 2 활성영역(A,B) 일부에 각각 제 1 및 제 2 LDD 영역(32,34,62,64, 임의로 N-)을 형성하고, 질화물계 절연물질을 증착한 후 이방성 식각을 진행해서 제 1 게이트산화막(22) 및 제 1 폴리실리콘게이트(24) 측면의 제 1 사이드월(26)과 제 2 게이트산화막(52) 및 제 2 셀리콘게이트(54) 측면의 제 2 사이드월(56)을 형성한다. 이어서 실리콘기판(12)의 일면을 향해 제 1 도전형의 불순물을 도핑하여 제 1 및 제 2 사이드월(26,56)의 양 가장자리에 해당되는 제 1 및 제 2 활성영역(A,B)에 각각 제 1 소스 및 드레인영역(36,38, 임의로 N+)과 제 2 소스 및 드레인영역(66,68, 임 의로 N+)을 형성한다.(st5)
이때, st3으로부터 st5에 이르기까지 제 1 폴리실리콘게이트(24)의 제 1 도핑농도(D1)와 제 2 폴리실리콘게이트(54)의 제 2 도핑농도(D2)는 여전히 D1<D2의 관계를 나타낸다.
다음으로, 금속박막을 증착한 후 별도의 마스크를 동원한 포토리소그라피 공정과 어닐링 공정을 통해 제 1 폴리실리콘게이트(24)와 제 1 소스 및 드레인영역(36,38)에 제 1 내지 제 3 금속 실리사이드(42,44,46)를 형성하고, 제 2 폴리실리콘게이트(54)와 제 2 소스 및 드레인영역(66,68)에 제 4 내지 제 6 금속 실리사이드(72,74,76)를 형성한다.(st6)
이로써 MOS 버랙터(20)와 MOS 트랜지스터(50)가 완성된다.
그리고 MOS 버랙터(20)와 MOS 트랜지스터(50)를 덮는 보호막(82)을 증착한 후 별도의 마스크를 이용한 포토리소그라피 공정을 통해 보호막(82)을 관통하는 제 1 내지 제 6 컨택홀(미도시)을 형성한 다음, 배선용 금속박막을 증착하고 별도의 마스크를 이용한 포토리소그라피 공정을 통해 제 1 내지 제 6 금속 실리사이드(42,44,46,72,74,76)를 외부로 노출시키는 MOS 버랙터(20)의 제 1 게이트전극(미도시)과 제 1 소스 및 드레인전극(45,47) 그리고 MOS 트랜지스터(50)의 제 2 게이트전극(미도시)과 제 2 소스 및 드레인전극(75,77)을 형성한다.(st7)
이때, 보호막(82)은 질화물계의 절연물질을 통상의 박막증착방법으로 증착하여 얻어질 수 있고, 제 1 내지 제 6 금속 실리사이드(42,44,46,72,74,76)를 위한 금속박막은 Co, Ni 등 전도성이 높은 금속이 사용될 수 있다.
그 결과 도 1에 보인 본 발명에 따른 반도체 집적회로가 완성된다.
한편, 첨부된 도 7은 본 발명의 제 1 변형예에 대한 단면도로서, 도 1과 비교하면 MOS 버랙터(20)의 제 2 LDD 영역(32,34)이 생략된 것을 확인할 수 있다.
이때, 도 7에 나타난 반도체 집적회로 역시 MOS 버랙터(20)의 제 1 폴리실리콘게이트(24)의 제 1 도핑농도(D1)와 MOS 트랜지스터(50)의 제 2 폴리실리콘게이트(54)의 제 2 도핑농도(D2)는 D1<D2의 관계를 보임에 따라 MOS 버랙터(20)의 Q-인자를 유지 및 개선할 수 있고, 더 나아가 게이트-드레인(gate-grain) 간 오버랩을 줄여 기생 캐패시턴스를 감소시킴으로써 튜닝범위의 확대 효과도 기대할 수 있다. 더불어 본 변형예에서는 앞서 st3과 달리 별도의 마스크를 추가하지 않고도 구현 가능하여 마스크 절감에 따른 비용 및 수율의 효과도 얻을 수 있는데, 구체적으로는 st3 단계에서 별도의 마스크를 동원한 포토리소그라피 공정을 생략함으로써 포토레지스트패턴(R)을 형성하지 않는 대신, 폴리실리콘층(23) 상부로 이른바 LDD 임플란트 마스크(LDD implant mask)를 대면 배치한 후 제 1 도전형 불순물을 주입해서 제 2 활성영역(B)의 폴리실리콘층(23) 일부를 도핑한다.
여기서, LDD 임플란트 마스크란 LDD 영역과 대응되는 부분 이외의 다른 부분을 가려 실리콘기판(12)의 선택된 LDD 영역으로만 불순물이 주입되도록 하는 다크필드마스크(dark field mask)의 일종으로, 도 9에 보인 것처럼 통상의 LDD 임플란트 마스크(100)는 폴리실리콘게이트(임의로 54)에 오버랩되는 개구부(102)가 오픈되어 있다. 따라서 앞서 st5의 제 1 및 제 2 LDD 영역(32,34,62,64)을 형성하기 위 해서는 제 1 LDD 영역(32,34)을 위한 별도의 LDD 임플란트 마스크와 제 2 LDD 영역(62,64)을 위한 또 다른 LDD 임플란트가 사용되며, 이는 당업자라면 쉽게 알 수 있는 내용이다.
이에 따라 본 변형예에서는 st3에서 별도의 마스크를 동원하지 않는 대신 MOS 트랜지스터(50)의 제 2 LDD 영역(62,64) 형성을 위한 LDD 임플란트 마스크(100)를 실리콘기판(12) 상부로 대면 배치한 후 제 1 도전형 불순물을 주입해서 제 2 활성영역(B)의 폴리실리콘층(23) 일부를 도핑하고(st3-1), 후속해서 폴리실리콘층(23) 및 산화막(21)을 패터닝하여 도 5와 같이 제 1 활성영역(A)의 제 1 게이트산화막(22) 및 제 1 폴리실리콘게이트(24)와 제 2 활성영역(B)의 제 2 게이트산화막(52) 및 제 2 폴리실리콘게이트(54)를 형성한다.(st4-1) 이때, LDD 임플란트 마스크(100)에 의해 제 1 도전형 불순물이 도핑된 제 2 활성영역(B)의 일부 폴리실리콘층(23)은 MOS 트랜지스터(50)의 제 2 폴리실리콘게이트(54)를 이루며, 결국 제 1 폴리실리콘게이트(24)와 제 2 폴리실리콘게이트(54)의 도핑농도는 D1<D2의 관계를 나타낸다.
다음으로는 st5에 있어서 MOS 버랙터(20)의 제 1 LDD 영역(32,34) 형성단계를 생략하는 대신 앞서 제 2 활성영역(B)의 폴리실리콘층(23) 일부의 도핑에 사용되었던 것과 동일한 마스크인 LDD 임플란트 마스크(100)로 제 1 활성영역(A)을 가린 상태로 제 2 활성영역(B)에 제 2 도전형 불순물을 주입해서 제 2 LDD 영역(62,64)을 형성한다.(st5-2)
이때, 앞서 st3-1에서 제 2 활성영역(B)의 폴리실리콘층(23) 일부에 대해 제 1 도전형 불순물을 충분하게 도핑했다면 제 1 폴리실리콘게이트(24)와 제 2 폴리실리콘게이트(54) 사이의 도핑농도는 여전히 D1<D2의 관계를 나타내며, 이후 제 1 및 제 2 사이드월(26,56)을 형성하고 제 1 소스 및 드레인영역(36,38)과 제 2 소스 및 드레인영역(66,68)을 형성하는 등 후속공정을 진행하면 도 7과 같은 반도체 집적회로가 얻어진다. 그리고 이러한 본 발명의 변형예에서는 특히 MOS 버랙터(20)의 게이트-드레인 간 오버랩이 크게 줄어든 것을 확인할 수 있으며, 이를 통해 기생 캐패시턴스의 감소에 따른 MOS 버랙터(20)의 튜닝범위 확대를 동시에 꾀할 수 있다.
또한, 첨부된 도 8은 본 발명의 제 2 변형예를 나타낸 단면도로서, 도 1과 비교하면 MOS 버랙터(20)의 제 1 소스 및 드레인영역(36,38)이 생략되어 있고, 제 2 및 제 3 금속 실리사이드(44,46)는 제 1 LDD 영역(32,34)에 형성되어 있다.
이때, 도 8에 나타난 반도체 집적회로 역시 제 1 폴리실리콘게이트(24)의 제 1 도핑농도(D1)와 제 2 폴리실리콘게이트(54)의 제 2 도핑농도(D2)는 D1<D2의 관계를 보임에 따라 MOS 버랙터(20)의 Q-인자를 유지 및 개선할 수 있고, 더 나아가 게이트-드레인 간 오버랩 정도를 줄여 기생 캐패시턴스를 감소시킴으로써 튜닝범위의 확대 효과도 기대할 수 있다. 더불어 본 변형예 역시 앞서 st3 과 달리 별도의 마스크를 추가하지 않고도 구현 가능하여 마스크 절감에 따른 비용 및 수율의 효과도 얻을 수 있는데, 구체적으로는 st3 단계에서 별도의 마스크를 동원한 포토리소그라피 공정을 생략해서 포토레지스트패턴(R)을 형성하지 않는 대신, 폴리실리콘층(23) 상부로 이른바 소스/드레인 임플란트 마스크(S/D implant mask)를 대면 배치한 후 제 1 도전형 불순물을 주입하여 제 2 활성영역(B)의 폴리실리콘층(23) 일부를 도핑 한다.
여기서 소스/드레인 임플란트 마스크란 소스 및 드레인영역과 대응되는 부분 이외의 다른 부분을 가려 실리콘기판의 선택된 소스 및 드레인영역에만 불순물이 주입되도록 하는 다크필드마스크의 일종이며, 별도의 도면을 제시하지는 않았지만 폴리실리콘게이트(임의로 54)에 오버랩되는 개구부가 오픈되어 있다. 따라서 앞서 st5의 제 1 소스 및 드레인영역(36,38)과 제 2 소스 및 드레인영역(66,68)을 형성하기 위해서는 제 1 소스 및 드레인영역(36,38)을 위한 별도의 소스/드레인 임플란트 마스크와 제 2 소스 및 드레인영역(66,68)을 위한 또 다른 제 2 소스/드레인 임플란트 마스크가 사용되며, 이는 당업자라면 쉽게 알 수 있는 내용이다.
이에 따라 본 변형예에서는 별도의 마스크를 동원하지 않는 대신 MOS 트랜지스터(50)의 제 2 소스 및 드레인영역(66,68) 형성을 위한 소스/드레인 임플란트 마스크를 실리콘기판(12) 상부에 대면 배치한 후 제 1 도전형 불순물을 주입해서 제 2 활성영역(B)의 폴리실리콘층(23) 일부를 도핑하고(st3-2), 후속해서 폴리실리콘층(23) 및 산화막(21)을 패터닝해서 도 5와 같이 제 1 활성영역(A)의 제 1 게이트산화막(22) 및 제 1 폴리실리콘게이트(24)와 제 2 활성영역(B)의 제 2 게이트산화막(52) 및 제 2 폴리실리콘게이트(54)를 형성한다.(st4-2) 이때, 소스/드레인 임플란트 마스크에 의해 제 1 도전형 불순물이 도핑된 제 2 활성영역(B)의 일부 폴리실리콘층(23)은 MOS 트랜지스터(50)의 제 2 폴리실리콘게이트(54)를 이루며, 결국 제 1 폴리실리콘게이트(24)와 제 2 폴리실리콘게이트(54)의 도핑농도는 D1<D2의 관계를 나타낸다.
다음으로는 st5에서와 같이 제 1 및 제 2 LDD 영역(32,34,62,64)과 제 1 및 제 2 사이드월(26,56)을 형성한 다음, MOS 버랙터(20)의 제 1 소스 및 드레인영역(36,38) 형성 단계를 생략하는 대신 앞서 제 2 활성영역(B)의 폴리실리콘층(23) 일부의 도핑에 사용되었던 것과 동일한 마스크인 소스/드레인 임플란트 마스크로 제 1 활성영역(A)을 가린 상태에서 제 2 활성영역(B)에 제 2 도전형 불순물을 주입하여 제 2 소스 및 드레인영역(66,68)을 형성한다.(st5-2)
이때, 앞서 st3-2에서 제 2 활성영역(B)의 폴리실리콘층(23) 일부에 대해 제 1 도전형 불순물을 충분하게 도핑했다면 제 1 폴리실리콘게이트(24)와 제 2 폴리실리콘게이트(54) 사이의 도핑농도는 여전히 D1<D2의 관계를 나타내며, 이후 제 1 폴리실리콘게이트(24) 상부의 제 1 금속 실리사이드(42)와, 제 1 LDD 영역(32,34) 상부의 제 2 및 제 3 금속 실리사이드(44,46)와, 제 2 폴리실리콘게이트(54) 상부의 제 4 금속 실리사이드(42)와, 제 2 소스 및 드레인영역(66,68) 상부의 제 5 및 제 6 금속 실리사이드(74,76)를 형성하고 보호막(82)을 증착하는 등 후속공정을 진행하면 도 8과 같은 반도체 집적회로가 얻어진다. 그리고 이러한 본 발명의 제 2 변형예 역시 MOS 버랙터(20)의 게이트-드레인 간 오버랩 정도가 대폭 줄어든 것을 확인할 수 있고, 기생 캐패시턴스의 감소에 따른 MOS 버랙터의 튜닝범위 확대를 동시에 기대할 수 있다.
이상의 설명을 토대로 본 발명에 따른 반도체 집적회로의 구체적인 형성과 제조공정에는 여러 가지 변형이 있을 수 있음을 확인하였다. 이때, 앞서 기술된 변형예는 몇 가지 예시에 지나지 않으며, 그 밖에도 얼마든지 다양한 변형예가 있을 수 있지만 이들 모두는 본 발명의 기술적 사상을 만족시키는 한 본 발명에 속한다 해야 할 것이며, 이러한 본 발명의 기술적 사상은 특허청구범위를 통해 당업자라면 명확히 이해할 수 있을 것이다.
도 1은 본 발명에 따른 반도체 집적회로의 단면도.
도 2 내지 도 6은 본 발명에 따른 반도체 집적회로의 제조순서에 따른 공정단면도.
도 7과 도 8은 각각 본 발명에 따른 반도체 집적회로의 변형예를 나타낸 단면도.
도 9는 본 발명에 따른 반도체 집적회로를 위한 LDD 임플란트 마스크의 일부 평면도.

Claims (12)

  1. (a) 버랙터를 위한 제 1 활성영역과 트랜지스터를 위한 제 2 활성영역이 구분 정의된 실리콘기판을 준비하는 단계와;
    (b) 상기 제 1 활성영역의 제 1 게이트산화막 및 상기 제 1 게이트산화막 상부의 제 1 도핑농도(D1)의 제 1 폴리실리콘게이트를 포함하는 MOS 버랙터를 형성하고, 상기 제 2 활성영역의 제 2 게이트산화막 및 상기 제 2 게이트산화막 상부의 제 2 도핑농도(D2, 단 D1<D2)의 제 2 폴리실리콘게이트를 포함하는 MOS 트랜지스터를 형성하는 단계와;
    (c) 상기 MOS 버랙터와 MOS 트랜지스터를 덮는 보호막을 증착하는 단계를 포함하고,
    상기 (b) 단계는,
    (b1) 상기 제 1 및 제 2 활성영역을 덮는 산화막을 증착하는 단계와;
    (b2) 상기 산화막을 덮는 폴리실리콘층을 증착하는 단계와;
    (b3) 상기 제 1 활성영역 상부의 상기 폴리실리콘층을 가린 후 상기 제 2 활성영역 상부의 상기 폴리실리콘층에 제 1 도전형 불순물을 도핑하는 단계와;
    (b4) 상기 산화막 및 상기 폴리실리콘층을 패터닝하여 상기 제 1 게이트산화막 및 상기 제 1 폴리실리콘게이트와 상기 제 2 게이트산화막 및 상기 제 2 폴리실리콘게이트를 형성하는 단계를 포함하는 큐-인자가 개선된 모스 버랙터가 구비된 반도체 집적회로의 제조방법.
  2. 청구항 1에 있어서,
    상기 (a) 단계의 상기 제 1 및 제 2 활성영역은 소자분리막으로 구분되는 큐-인자가 개선된 모스 버랙터가 구비된 반도체 집적회로의 제조방법.
  3. 청구항 1에 있어서,
    상기 (b) 단계는,
    (b5) 제 2 도전형 불순물을 도핑하여 상기 제 1 및 제 2 게이트산화막 가장자리로 각각 제 1 및 제 2 LDD 영역을 형성하는 단계와;
    (b6) 상기 제 1 게이트산화막 및 제 1 폴리실리콘게이트의 측면과 상기 제 2 게이트산화막 및 제 2 폴리실리콘게이트 측면을 따라 각각 제 1 및 제 2 사이드월을 형성하는 단계와;
    (b7) 제 1 도전형 불순물을 도핑하여 상기 제 1 및 제 2 사이드월 가장자리로 각각 제 1 소스 및 드레인영역과 제 2 소스 및 드레인영역을 형성하는 단계와;
    (b8) 금속박막을 적층한 후 패터닝하고 열처리하여 각각 상기 제 1 폴리실리콘게이트와 상기 제 1 소스 및 드레인영역에 제 1 내지 제 3 금속 실리사이드를, 상기 제 2 폴리실리콘게이트와 상기 제 2 소스 및 드레인영역에 제 4 내지 제 6 금속 실리사이드를 형성하는 단계를 포함하는 큐-인자가 개선된 모스 버랙터가 구비된 반도체 집적회로의 제조방법.
  4. 청구항 1에 있어서,
    상기 (b) 단계는,
    (b5) 상기 제 1 활성영역의 상기 제 1 폴리실리콘게이트를 가린 후 제 2 도전형 불순물을 도핑하여 상기 제 2 게이트산화막 가장자리로 LDD 영역을 형성하는 단계와;
    (b6) 상기 제 1 게이트산화막 및 제 1 폴리실리콘게이트의 측면과 상기 제 2 게이트산화막 및 제 2 폴리실리콘게이트 측면을 따라 각각 제 1 및 제 2 사이드월을 형성하는 단계와;
    (b7) 제 1 도전형 불순물을 도핑하여 상기 제 1 및 제 2 사이드월 가장자리로 각각 제 1 소스 및 드레인영역과 제 2 소스 및 드레인영역을 형성하는 단계와;
    (b8) 금속박막을 적층한 후 패터닝하고 열처리하여 각각 상기 제 1 폴리실리콘게이트와 상기 제 1 소스 및 드레인영역에 제 1 내지 제 3 금속 실리사이드를, 상기 제 2 폴리실리콘게이트와 상기 제 2 소스 및 드레인영역에 제 4 내지 제 6 금속 실리사이드를 형성하는 단계를 포함하는 큐-인자가 개선된 모스 버랙터가 구비된 반도체 집적회로의 제조방법.
  5. 청구항 4에 있어서,
    상기 (b3)단계와 상기 (b5) 단계는, 동일 마스크를 사용하여 상기 제 1 활성영역 상부의 상기 폴리실리콘층과 상기 제 1 활성영역의 상기 제 1 폴리실리콘게이트를 각각 가리는 큐-인자가 개선된 모스 버랙터가 구비된 반도체 집적회로의 제조방법.
  6. 청구항 1에 있어서,
    상기 (b) 단계는,
    (b5) 제 2 도전형 불순물을 도핑하여 상기 제 1 및 제 2 게이트산화막 가장자리로 각각 제 1 및 제 2 LDD 영역을 형성하는 단계와;
    (b6) 상기 제 1 게이트산화막 및 제 1 폴리실리콘게이트의 측면과 상기 제 2 게이트산화막 및 제 2 폴리실리콘게이트 측면을 따라 각각 제 1 및 제 2 사이드월을 형성하는 단계와;
    (b7) 상기 제 1 폴리실리콘게이트를 가린 후 제 1 도전형 불순물을 도핑하여 상기 제 2 사이드월 가장자리로 소스 및 드레인영역을 형성하는 단계와;
    (b8) 금속박막을 적층한 후 패터닝하고 열처리하여 각각 상기 제 1 폴리실리콘게이트와 상기 제 1 LDD 영역에 제 1 내지 제 3 금속 실리사이드를, 상기 제 2 폴리실리콘게이트와 상기 소스 및 드레인영역에 제 4 내지 제 6 금속 실리사이드를 형성하는 단계를 포함하는 큐-인자가 개선된 모스 버랙터가 구비된 반도체 집적회로의 제조방법.
  7. 청구항 6에 있어서,
    상기 (b3) 단계와 상기 (b7) 단계는, 동일 마스크를 사용하여 상기 제 1 활성영역 상부의 상기 폴리실리콘층과 상기 제 1 폴리실리콘게이트를 각각 가리는 큐-인자가 개선된 모스 버랙터가 구비된 반도체 집적회로의 제조방법.
  8. 소자분리막에 의해 제 1 및 제 2 활성영역이 구분 정의된 실리콘기판과;
    상기 제 1 활성영역에 위치된 제 1 게이트산화막 및 상기 제 1 게이트산화막 상부에 위치된 제 1 도핑농도(D1)의 제 1 폴리실리콘게이트를 포함하는 MOS 버랙터와;
    상기 제 2 활성영역에 위치된 제 2 게이트산화막 및 상기 제 2 게이트산화막 상부에 위치된 제 2 도핑농도(D2, 단 D1<D2)의 제 2 폴리실리콘게이트를 포함하는 MOS 트랜지스터와;
    상기 MOS 버랙터 및 MOS 트렌지스터를 덮는 보호막을 포함하고, 상기 제 1 및 제 2 게이트산화막과 상기 제 1 및 제 2 폴리실리콘게이트는 각각 동일층에 동일높이로 배치된 큐-인자가 개선된 모스 버랙터가 구비된 반도체 집적회로.
  9. 청구항 8에 있어서,
    상기 MOS 버랙터는,
    상기 제 1 활성영역의 상기 제 1 게이트산화막 가장자리의 제 1 LDD 영역과;
    상기 제 1 게이트산화막 및 제 1 폴리실리콘게이트 측면의 제 1 사이드월과;
    상기 제 1 사이드월 가장자리의 제 1 소스 및 드레인영역과;
    상기 제 1 폴리실리콘게이트와 상기 제 1 소스 및 드레인영역에 형성된 제 1 내지 제 3 금속 실리사이드를 더 포함하는 큐-인자가 개선된 모스 버랙터가 구비된 반도체 집적회로.
  10. 청구항 8에 있어서,
    상기 MOS 버랙터는,
    상기 제 1 게이트산화막 및 제 1 폴리실리콘게이트 측면의 제 1 사이드월과;
    상기 제 1 사이드월 가장자리의 제 1 소스 및 드레인영역과;
    상기 제 1 폴리실리콘게이트와 상기 제 1 소스 및 드레인영역에 형성된 제 1 내지 제 3 금속 실리사이드를 더 포함하는 큐-인자가 개선된 모스 버랙터가 구비된 반도체 집적회로.
  11. 청구항 8에 있어서,
    상기 MOS 버랙터는,
    상기 제 1 활성영역의 제 1 게이트산화막 가장자리의 제 1 LDD 영역과;
    상기 제 1 게이트산화막 및 제 1 폴리실리콘게이트 측면의 제 1 사이드월과;
    상기 제 1 폴리실리콘게이트와 상기 제 1 LDD 영역에 형성된 제 1 내지 제 3 금속 실리사이드를 더 포함하는 큐-인자가 개선된 모스 버랙터가 구비된 반도체 집적회로.
  12. 청구항 9 내지 11 중 어느 한 항에 있어서,
    상기 MOS 트랜지스터는,
    상기 제 2 폴리실리콘게이트 하부의 제 2 게이트산화막과;
    상기 제 2 게이트산화막 가장자리의 제 2 LDD 영역과;
    상기 제 2 게이트산화막 및 제 2 폴리실리콘게이트 측면의 제 2 사이드월과;
    상기 제 2 사이드월 가장자리의 제 2 소스 및 드레인영역과;
    상기 제 2 폴리실리콘게이트와 상기 제 2 소스 및 드레인영역에 형성된 제 4 내지 제 6 금속 실리사이드를 포함하는 큐-인자가 개선된 모스 버랙터가 구비된 반도체 집적회로.
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