KR101246348B1 - 모스 버랙터 제조방법 - Google Patents
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Abstract
본 발명은 밀리미터 웨이브 대역의 회로 및 소자를 위한 MOS 버랙터로서, 기판의 웰 영역에 섬 모양으로 안착된 복수의 게이트 및 상기 게이트 위의 게이트컨택을 이용하여 시리즈 저항을 줄이고 Q-인자를 개선시킨 MOS 버랙터 및 이의 제조방법에 관한 것이다.
구체적으로 본 발명은 기판의 웰 영역에서 (n×m)의 행렬(단, n, m은 각각 1보다 큰 정수)로 등 간격 배열되는 섬 모양 게이트절연막 및 상기 게이트절연막 상부에 놓인 제 1 높이(t1)의 게이트전극; 상기 게이트전극에 접촉된 게이트컨택; 상기 게이트컨택과 전기적으로 연결된 제 2 높이(t2, 단 t1<t2)의 제 1 금속배선; 상기 게이트전극을 중심에 둔 정사각형의 꼭지점을 이루도록 (n+1)×(m+1)의 행렬로 등 간격 배열되어 상기 게이트절연막의 하단을 제외한 도핑영역에 접촉되는 소스 및 드레인컨택; 및 상기 소스 및 드레인컨택과 전기적으로 연결된 제 3 높이(t3, 단 t2<t3)의 제 2 금속배선을 포함하는 MOS 버랙터 및 이의 제조방법을 제공한다.
Description
본 발명은 MOS 버랙터(MOS varactor)에 관한 것이다. 보다 구체적으로 본 발명은 밀리미터 웨이브(millimeter-wave) 대역의 회로 및 소자를 위한 MOS 버랙터로서, 기판의 웰(well) 영역에 섬(island) 모양으로 안착된 복수의 게이트(gate) 및 상기 게이트 위의 게이트컨택(gate contact)을 이용하여 시리즈(serise) 저항을 줄이고 Q-인자(Q-factor)를 개선시킨 MOS 버랙터 및 이의 제조방법에 관한 것이다.
근래의 본격적인 정보화 추세에 발맞추어 고품질 광대역 통신서비스를 위한 무선통신분야의 고속화, 고주파화 노력이 계속되었고, 여기에 부응하여 RFIC(Radio Frequency Integrated Circuit)를 위한 CMOS(Complementary Metal-Oxide Semiconductor) 공정기반 반도체소자의 고집적화, 고주파 및 저잡음 특성달성이 주요 과제로 떠오르고 있다.
과거로부터 CMOS 공정기반 반도체소자는 온-칩(on-chip)이 가능하고 생산비 용과 전력소모 측면에서 우수한 장점을 보여 밀리미터 웨이브(millimeter wave, 30GHz~300GHz) 대역의 RFIC 구현을 위한 핵심기술로 인식되어 왔는데, 최근에는 특히 RFIC의 응용범위가 60GHz, 77GHz 영역까지 확대되면서 중요성을 더하고 있다.
한편, CMOS 공정기반 반도체소자를 이용한 RFIC의 동작주파수가 증가함에 따라 반도체소자 내 트랜지스터(transistor)와 같은 능동소자(active element)는 물론 인덕터(inductor), 버랙터(varactor), 캐패시터(capacitor)와 같은 수동소자의 성능이 전체 동작특성을 좌우하는 요인으로 작용하고 있다.
일례로, 밀리미터파 대역 송수신기의 반송주파수(Carrier Frequency)를 생성하는 전압제어발진기(voltage-controlled oscillator)는 위상잡음(phase noise)을 가장 중요한 특성으로 하며, 여기에는 인덕터와 버랙터로 이루어진 LC 탱크(LC tank)의 Q-인자(Quality factor)가 핵심적으로 기여한다. 이때, 비교적 낮은 수 GHz 주파수 대역에서는 인덕터의 Q-인자가 LC 탱크 전체의 Q-인자를 결정지음에 따라 인덕터에 의한 성능감소가 주로 문제되었지만, 동작 주파수가 증가하면서 인덕터의 Q 인자는 상대적으로 향상되는 반면 버랙터의 Q-인자는 급격히 감소하는 경향을 보이는바, 결국 밀리미터 웨이브 대역에서는 버랙터의 Q-인자가 LC 탱크 및 VCO의 전체성능을 좌우하는 주요요인으로 작용한다.
이에 따라 최근까지는 스트라이프(stripe) 형태의 게이트전극을 엇갈리게 연결한 이른바 멀티핑거(multyfinger) 구조의 MOS 버랙터가 주로 사용되었는데, 해당 구조는 오히려 기생 캐패시턴스(parasitic capacitance)를 증가시켜 튜닝레인지를 떨어뜨리는 등 소자를 불안정하게 하는 것은 물론 소자크기가 커지는 치명적인 단 점을 수반한다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 보다 개선된 특성의 MOS 버랙터를 제공하는데 그 목적이 있다. 즉, 본 발명은 밀리미터 웨이브 대역의 회로 및 소자를 위한 MOS 버랙터로서 멀티핑거 구조의 MOS 버랙터 대비 시리즈 저항이 낮고 Q-인자가 개선된 MOS 버랙터를 제공하는데 목적이 있다.
이를 위해 본 발명은 기판의 웰 영역에 섬 모양으로 안착된 복수의 게이트(gate) 및 상기 게이트 위의 게이트컨택(gate contact)을 이용함에 따라 채널저항 및 컨택저항에 따른 시리즈 저항을 감소시키고 Q 인자를 개선한 MOS 버랙터 및 이의 제조방법을 제공하고자 한다.
상기와 같은 목적을 달성하기 위하여 본 발명은, 기판의 웰 영역에서 (n×m)의 행렬(단, n, m은 각각 1보다 큰 정수)로 등 간격 배열되는 섬 모양 게이트절연막 및 상기 게이트절연막 상부에 놓인 제 1 높이(t1)의 게이트전극; 상기 게이트전극에 접촉된 게이트컨택; 상기 게이트컨택과 전기적으로 연결된 제 2 높이(t2, 단 t1<t2)의 제 1 금속배선; 상기 게이트전극을 중심에 둔 정사각형의 꼭지점을 이루도록 (n+1)×(m+1)의 행렬로 등 간격 배열되어 상기 게이트절연막의 하단을 제외한 도핑영역에 접촉되는 소스 및 드레인컨택; 및 상기 소스 및 드레인컨택과 전기적으로 연결된 제 3 높이(t3, 단 t2<t3)의 제 2 금속배선을 포함하는 MOS 버랙터를 제공한다.
이때, 상기 게이트전극은 정사각형을 포함하는 다각형 또는 원형이고, 폴리실리콘, 실리사이드된 폴리실리콘, 금속 중 하나로 이루어진 것을 특징으로 한다.
또한 상기 게이트전극에 연결된 제 1 컨택홀, 상기 도핑영역에 연결된 제 2 컨택홀을 제공하도록 상기 기판과 상기 제 1 금속배선 사이로 개재되어 상기 게이트절연막 및 게이트전극을 덮는 제 1 절연층을 더 포함하여, 상기 게이트컨택은 상기 제 1 컨택홀을 통해 상기 게이트전극에 접촉된 것을 특징으로 하고, 상기 제 2 컨택홀에 각각 연결된 제 3 컨택홀을 제공하도록 상기 제 1 절연층과 상기 제 2 금속배선 사이로 개재되는 제 2 절연층을 더 포함하여, 상기 소스 및 드레인컨택은 각각 상기 제 2 및 제 3 컨택홀을 통해 상기 소스 및 드레인영역에 각각 접촉된 것을 특징으로 하며, 상기 제 2 컨택홀과 상기 제 3 컨택홀 사이로 개재되어 상하의 상기 소스 및 드레인컨택을 연결하는 제 2 높이(t2)의 플러그를 더 포함하는 것을 특징으로 한다.
또한 상기 제 1 금속배선과 상기 플러그는 동일재질로 이루어진 것을 특징으로 하고, 상기 제 1 절연층과 상기 제 2 절연층 사이로 개재되어 상기 제 1 금속배선과 상기 플러그를 위한 제 1 다마신홀을 제공하는 층간절연층을 더 포함하는 것을 특징으로 하며, 상기 제 1 금속배선과 상기 플러그는 구리(Cu)인 것을 특징으로 한다.
또한 상기 제 2 금속배선을 위한 제 2 다마신홀을 제공하도록 상기 제 2 절연층을 덮는 제 3 절연층을 더 포함하는 것을 특징으로 하고, 상기 제 2 금속배선은 구리(Cu)인 것을 특징으로 한다.
아울러 본 발명은 (a) 기판에 웰 영역을 형성하고, 상기 웰 영역에서 (n×m)의 행렬(단, n, m은 각각 1보다 큰 정수)을 이루도록 복수의 게이트절연막 및 상기 게이트절연막 상부의 게이트전극을 등 간격의 섬 모양으로 구현하는 단계; (b) 상기 게이트절연막 하단을 제외한 상기 기판에 도핑영역을 형성하고, 상기 게이트전극을 덮는 제 1 절연층을 증착하는 단계; (c) 상기 게이트전극에 연결된 제 1 컨택홀, (n+1)×(m+1)의 행렬로 등 간격 배열되어 상기 게이트전극을 중심에 둔 정사각형의 꼭지점을 이루도록 상기 도핑영역에 연결된 제 2 컨택홀을 각각 상기 제 1 절연층에 관통 형성하는 단계; (d) 상기 제 1 컨택홀에 충진된 게이트컨택, 상기 제 2 컨택홀에 충진된 제 1 소스 및 드레인컨택, 상기 제 1 절연층 위에서 상기 게이트컨택을 연결하는 제 1 금속배선을 형성하는 단계; (e) 상기 제 1 금속배선을 덮는 제 2 절연층을 증착하는 단계; (f) 상기 제 1 소스 및 드레인컨택에 연결되는 제 3 컨택홀을 상기 제 2 절연층에 관통 형성하는 단계; 및 (g) 상기 제 3 컨택홀에 충진된 제 2 소스 및 드레인컨택, 상기 제 2 절연층 위에서 제 2 소스 및 드레인컨택을 연결하는 제 2 금속배선을 형성하는 단계를 포함하는 MOS 버랙터 제조방법을 제공한다.
이때, 상기 (d) 단계는, 상기 (c) 단계 후 (d1) 상기 게이트컨택과 상기 제 1 소스 및 드레인컨택을 형성하는 단계; 및 상기 (d1) 단계 후 (d2) 상기 제 1 금 속배선을 형성하는 단계로 구분되는 것을 특징으로 하고, 상기 (d2) 단계는, 상기 제 1 절연층 위에서 상기 제 1 소스 및 드레인컨택과 상기 제 2 소스 및 드레인컨택을 연결하는 플러그를 상기 제 1 금속배선과 동일재질로 형성하는 단계를 더 포함하는 것을 특징으로 하며, 상기 (d1) 단계 후 상기 (d2) 단계 전, 상기 제 1 절연층 위에 층간절연층을 증착하고, 상기 제 1 금속배선과 상기 플러그를 위한 제 1 다마신홀을 관통 형성하는 단계를 더 포함하는 것을 특징으로 한다.
또한 상기 제 1 금속배선은 구리(Cu)인 것을 특징으로 한다.
또한 상기 (g) 단계는, 상기 (f) 단계 후 (g1) 상기 제 2 소스 및 드레인컨택을 형성하는 단계; 및 상기 (g1) 단계 후 (g2) 상기 제 2 금속배선을 형성하는 단계로 구분되는 것을 특징으로 하고, 상기 (g1) 단계 후 상기 (g2) 단계 전, 상기 제 2 절연층 위에 제 3 절연층을 증착하고, 상기 제 2 금속배선을 위한 제 2 다마신홀을 관통 형성하는 단계를 더 포함하는 것을 특징으로 하며, 상기 제 2 금속배선은 구리(Cu)인 것을 특징으로 한다.
또한, 상기 게이트전극은 정사각형을 포함하는 다각형 또는 원형이고, 폴리실리콘, 실리사이드된 폴리실리콘, 금속 중 하나로 이루어진 것을 특징으로 한다.
본 발명에 따른 MOS 버랙터는 기판의 웰 영역에 섬 모양으로 안착된 게이트전극을 통해 채널저항을 줄이는 한편 게이트전극 위의 게이트컨택을 통해 컨택저항을 줄여 시리즈저항을 감소시키고 Q 인자를 개선한다.
즉, 본 발명에 따른 MOS 버랙터는 버랙터는 1~100GHz의 전 주파수 대역에서 기존의 멀티핑거 구조의 버랙터 대비 시리즈 저항이 작고 Q 인가가 개선된 특징을 나타낸다. 따라서 밀리미터 웨이브 대역의 회로 및 소자에 적합한 장점이 있다.
이하, 도면을 참조해서 본 발명을 상세하게 설명한다.
본격적인 설명에 앞서, 본 명세서에서 언급되는 도면 및 설명은 본 발명의 주요 기술사상을 살펴보기 위한 것인바, 일반적인 내용을 바탕으로 다양하게 적용될 수 있는 공지구조와 공지기술에 대해서는 오히려 본 발명의 요지를 흐릴 수 있으므로 가급적 간략히 하였다. 하지만 본 발명에 적용 가능한 여러 가지 공지의 내용은 이하의 설명을 통해 당업자에게 쉽게 이해 또는 예상될 수 있을 것이다.
첨부된 도 1은 본 발명에 따른 MOS 버랙터의 평면 모식도이고, 도 2는 도 1의 II-II 선에 대한 단면을 나타낸 단면 모식도이다.
보이는 것처럼, 본 발명에 따른 MOS 버랙터는 적어도 하나의 게이트전극(14)이 기판(2)의 웰 영역을 따라 일정하게 배치되어 게이트컨택(30)을 통해 제 1 금속배선(40)에 연결되고, 임의의 게이트전극(14)에 대해 실질적인 소스 및 드레인전극 역할의 소스 및 드레인컨택(70)은 기판(2) 상의 도핑영역을 따라 일정하게 배치되어 제 2 금속배선(80)에 연결된 형태를 나타낸다.
이때, 특히 게이트전극(14)은 기판(2)의 웰 영역에서 (n×m)의 행렬(단, n, m은 각각 1보다 큰 정수)을 이루도록 등 간격으로 배열된 섬 모양이고, 소스 및 드 레인컨택(70)은 각각 게이트절연막(12)의 하단을 제외한 기판(2)의 도핑영역에서 (n+1)×(m+1)의 행렬을 이루도록 등 간격으로 배열되어 임의의 게이트전극(12)을 중심에 둔 정사각형의 네 꼭지점 위치에 대응되게 존재한다.
각각을 세부적으로 살펴보면 다음과 같다.
우선, 본 발명에 따른 MOS 버랙터의 기판(2)은 실리콘(Si) 웨이퍼(wafer)로서 소자분리막(4)에 의해 타 소자와 전기적으로 분리된 별도의 공간을 제공한다.
이때, 해당 공간은 제 1 도전형의 웰 영역(A)을 이루는 가운데 게이트절연막(12)의 하단을 제외한 기판(2)의 일면에는 제 2 도전형의 도핑영역(B)이 소정깊이로 조성된다. 참고로 제 1 도전형이 N형, 제 2 도전형이 N+형일 때 본 발명에 따른 MOS 버랙터는 축적모드(accumulation mode)가 되고, 반대의 경우에는 공핍모드(depletion mode) 내지 반전모드(inversion mode)가 된다.
그리고 기판(2)의 웰 영역(A)에는 적어도 하나의 게이트절연막(12) 및 그 상부의 게이트전극(14)이 섬 모양으로 배치된다.
이때, 게이트절연막(12)과 게이트전극(14)은 서로 동일한 원형 또는 정사각형을 포함하는 다각형의 형상으로서 기판(2) 상의 웰 영역(A)에 (n×m)의 행렬(단, n, m은 각각 1보다 큰 정수)을 이루도록 등 간격으로 배열된다. 따라서 도 1과 도 2는 각각 게이트절연막(12)과 게이트전극(14)이 (2×2)의 행렬을 이루는 경우에 대한 예시라는 것을 알 수 있으며, 바람직하게는 게이트절연막(12)과 게이트전극(14)은 도면에 나타난 것처럼 정사각형 형태로서 행렬 방향을 따라 등 간격으로 배열된다.
그리고 게이트전극(14)에는 각각 게이트컨택(30)이 연결되고, 게이트컨택(30)은 게이트전극(14) 보다 높은 위치의 제 1 금속배선(40)에 전기적으로 연결된다.
즉, 게이트전극(14)의 높이가 t1이라 할 때 제 1 금속배선(40)의 높이는 t2(단, t1<t2)이며, 이를 위해 기판(2)과 제 1 금속배선(40) 사이로는 게이트절연막(12)과 게이트전극(14)을 덮는 제 1 절연층(20)이 개재된다. 따라서 제 1 절연층(20)은 제 1 금속배선(40)을 지지하는 하지막의 역할과 더불어 게이트컨택(30)을 위한 제 1 컨택홀(22)과 후술하는 소스 및 드레인컨택(70)을 위한 제 2 컨택홀(24)을 제공하는바, 제 1 컨택홀(22)에는 게이트컨택(30)이 충진되고, 제 2 컨택홀(24)에는 소스 및 드레인컨택(70)의 일부인 제 1 소스 및 드레인컨택(72)이 충진된다.
아울러 제 1 절연층(20) 위에는 게이트컨택(30)을 전기적으로 연결하는 제 1 금속배선(40)이 존재하며, 동일높이에는 제 1 금속배선(40)과 동일재질로 이루어진 플러그(42)가 존재하여 제 1 소스 및 드레인컨택(72)과 전기적으로 연결된다.
그리고 기판(2)의 도핑영역(B)에는 소스 및 드레인컨택(70)이 접촉된다.
이때, 소스 및 드레인컨택(70)은 각각 제 1 절연층(20)의 제 2 컨택홀(24)을 통해 도핑영역(B)에 접촉되고, (n+1)×(m+1)의 행렬을 이루도록 등 간격으로 배열되어 각각의 게이트전극(12)을 중심에 둔 정사각형의 꼭지점에 해당하는 위치를 점한다. 따라서 도 1과 도 2는 각각 소스 및 드레인컨택(70)이 (3×3)의 행렬을 이루는 경우에 대한 예시라는 것을 알 수 있고, 도면에 나타난 것처럼 임의의 게이트전극(14)에 대해 4개의 소스 및 드레인컨택(70)이 각각 해당 게이트전극(14)을 중심 에 둔 정사각형의 꼭지점에 대응되는 위치에 놓여진다.
그리고 소스 및 드레인컨택(70)은 t3(단, t3>t2) 높이에 있는 제 2 금속배선(80)을 통해 전기적으로 연결된다.
해당 구조를 위해 제 1 절연층(20)과 제 2 금속배선(80) 사이로는 제 1 금속배선(40)을 덮는 제 2 절연층(60)이 개재되어 제 2 금속배선(80)을 지지하는 하지막의 역할과 더불어 소스 및 드레인컨택(70)을 위한 제 3 컨택홀(62)을 제공한다. 따라서 제 3컨택홀(62)에는 각각 소스 및 드레인컨택(70)의 나머지인 제 2 소스 및 드레인컨택(74)이 충진되어 플러그(42)를 매개로 제 1 소스 및 드레인컨택(72)과 연결되고, 제 2 절연층(60) 위에는 소스 및 드레인컨택(70)을 전기적으로 연결하는 제 2 금속배선(80)이 위치한다.
한편, 이상의 설명에 있어서 게이트절연막(12)과 게이트전극(14)의 외면을 따라서는 절연물질로 이루어진 사이드월(sidewall)이 둘러질 수 있고, 기판(2)의 도핑영역(B) 중 소스 및 드레인컨택(70)이 접촉되는 위치에는 별도의 금속 실리사이드(metal silicide)가 존재하는 것도 가능하다.
이에 대해서는 별도의 도면이 없더라도 당업자에게 쉽게 이해될 수 있다.
더불어, 본 발명에 따른 MOS 버랙터의 제 1 금속배선(40)과 제 2 금속배선(80)은 서로 다른 재질로 이루어지는 것이 바람직한데, 일례로 제 1 금속배선(40)이 구리(Cu)인 경우에 제 2 금속배선(80)은 알루미늄(Al)이, 제 1 금속배선(40)이 알루미늄(Al)인 경우에 제 2 금속배선(80)은 구리가 사용될 수 있다.
이때, 전자의 경우에는 도 2에 도시된 것처럼 제 1 및 제 2 절연층(20,60) 사이로 별도의 층간절연층(50)이 개재되어 제 1 금속배선(40)과 플러그(42)를 위한 제 1 다마신홀(52)을 제공하고, 후자의 경우에는 도 12에 도시된 것처럼 제 2 절연층(60) 상부로 별도의 제 3 절연층(90)이 위치하여 제 2 금속배선(80)을 위한 제 2 다마신홀(92)을 제공할 수 있다.
즉, 첨부된 도 12는 본 발명의 변형예에 따른 MOS 버랙터를 나타낸 단면 모식도로서, 잘 알려진 것처럼 구리는 휘발성 물질을 찾기 어려워 통상의 방법으로는 패터닝이 불가능하다.
따라서 제 1 금속배선(40)으로 구리가 사용된 경우에는 도 2와 같이 제 1 절연층(20)과 제 2 절연층(60) 사이로 층간절연층(50)이 개재되어 제 1 금속배선(40)과 플러그(42)를 위한 제 1 다마신홀(52)을 제공하고, 제 2 금속배선(80)으로 구리가 사용된 경우에는 제 2 절연층(60) 위로 제 3 절연층(90)이 추가되어 제 2 금속배선(80)을 위한 제 2 다마신홀(92)을 제공한다.
이에 대해서는 추가의 설명이 없더라도 당업자에게 쉽게 이해될 수 있다.
그 결과 본 발명에 따른 MOS 버랙터는 기판(2)의 웰 영역(A)에 섬 모양으로 안착된 게이트전극(14)을 통해 채널저항을 줄이는 한편 게이트전극(14) 위의 게이트컨택(30)을 통해 컨택저항을 줄여 시리즈저항을 감소시키고 Q 인자를 개선한다.
이하, 본 발명에 따른 MOS 버랙터의 제조공정을 살펴본다.
첨부된 도 3 내지 도 11은 각각 본 발명에 따른 MOS 버랙터의 제조공정 별 단면 모식도로서 도 1과 도 2 그리고 도 12를 함께 참조한다.
본 발명에 따른 MOS 버랙터를 제조하기 위해서는 먼저, 도 3과 같이 기판(2) 을 준비한 후 기판(2) 일면에 제 1 도전형의 이온 임플란트와 어닐링을 진행하여 웰 영역(A)을 형성하고, 소자분리막(4)을 설치하여 타 소자와 전기적으로 분리된 별도의 영역을 정의한다.
참고로 소자분리막은 기판(2)의 일부를 식각해서 트랜치(trench)를 형성하고 산화물의 유전체를 충전시키는 STI(Shallow Trench Isolation) 및 후속의 조밀화(densification)와 평탄화 과정으로 얻어질 수 있다.
다음으로, 도 4와 같이 기판(2)의 웰 영역(A)에 (n×m)의 행렬(단, n, m은 각각 1보다 큰 정수)을 이루도록 복수의 게이트절연막(12) 및 그 상부의 게이트전극(14)을 등 간격의 섬 모양으로 구현한다.
이때, 게이트절연막(12)과 게이트전극(14)을 얻기 위해서는 기판(2)의 일면 전체에 게이트절연막(12)을 위한 절연물질과 게이트전극(14)을 위한 소정물질, 예컨대 폴리실리콘, 실리사이드된 폴리실리콘 또는 금속물질 중 선택된 하나를 차례로 박막 증착(thin film deposition)한 후 포토리소그라피(photolithography)에 이은 식각(etch)의 과정을 진행하고, 이로써 정사각형을 포함하는 다각형 또는 원형의 게이트절연막(12) 및 그 상부의 게이트전극(14)이 얻어진다.
참고로, 포토리소그라피란 박막의 패터닝(patterning)을 위한 일련의 과정을 지칭하는 것으로, 목적하는 박막 위로 감광성 물질인 포토레지스트(photoresist)를 도포한 후 마스크(mask)로 노광(expose)하고 현상액(developer)으로 현상(develop)하여 해당 박막의 일부를 선택적으로 노출시키는 포토레지스트패턴(photoresist pattern)을 얻는 과정을 총칭한다. 따라서 포토리소그라피 후 식각을 진행하면 노 출된 박막의 일부를 제거하여 형태로 박막을 패터닝 할 수 있는데, 본 명세서에서는 식각 후 잔류 포토레지스트패턴을 제거하는 스트립(strip) 및 세정(clean)을 포함하는 의미로 사용되었다. 이는 본 명세서에서 일관되게 동일한 의미를 나타낸다.
다음으로, 도 5와 같이 게이트절연막(12) 및 게이트전극(14)이 형성된 기판(2)의 일면 전체에 제 2 도전형의 이온 임플란트와 어닐링을 진행하여 도핑영역(B)을 형성한다. 이로써, 게이트절연막(12)의 하단을 제외한 기판(2)의 일면은 소정깊이의 도핑영역이 된다.(편의상 이하의 도면에서 웰 영역(A)과 도핑영역(B)을 따로 표시하지 않는다.)
다음으로, 도 6과 같이 게이트절연막(12) 및 게이트전극(14)을 덮도록 기판(2)의 일면 전체에 제 1 절연층(20)을 증착하고, 포토리소그라피에 이은 식각으로 게이트전극(12)에 연결되는 제 1 컨택홀(22), (n+1)×(m+1)의 행렬을 이루도록 등 간격으로 배열되어 임의의 게이트전극(12)을 중심에 둔 정사각형의 꼭지점에 대응되는 위치에서 각각 도핑영역(B)에 연결되는 제 2 컨택홀(24)을 관통 형성한다.
다음으로, 도 7과 같이 제 1 절연층(20)이 존재하는 기판(2)의 일면 전체에 텅스텐 등의 금속물질을 증착한 후 화학기계연마(chemical mechanical polishing : CMP)를 진행하여 제 1 및 제 2 컨택홀(22,24)의 내부 이외에 존재하는 잔류물질을 제거한다.
이로써 제 1 컨택홀(22)에는 게이트컨택(30)이 충진되어 게이트전극(14)과 연결되고, 제 2 컨택홀(24)에는 제 1 소스 및 드레인컨택(72)이 충진되어 도핑영역(B)과 연결된다.
다음으로, 도 8과 같이 층간절연층(50)을 증착한 후 포토리소그라피에 이은 식각을 통해 게이트컨택(30)과 제 1 소스 및 드레인컨택(72)을 각각 노출시키는 제 1 다마신홀(52)을 관통 형성한다.
다음으로, 도 9와 같이 층간절연층(50)이 형성된 기판(2)의 일면 전체에 구리를 증착하고 화학기계연마를 실시하여 제 1 금속배선(40)과 플러그(42)를 구현한다.
이로써, 게이트전극(14)은 게이트패턴(30)을 통해 제 1 금속배선(40)에 전기적으로 연결된다.
참고로, 도 8과 도 9는 각각 제 1 금속배선(40)과 플러그(42)로 구리를 사용한 경우이며, 이와 달리 알루미늄을 사용하는 경우에는 층간절연층(50)을 생략하는 대신 도 7 이후에 제 1 절연층(20) 위로 알루미늄을 증착하고 포토리소그라피에 이은 식각을 통해 제 1 금속배선(40)과 플러그(42)를 구현할 수 있다. 여기에 대해서는 이미 앞서 살펴보았고 도 12를 참조하면 쉽게 이해될 수 있다.
다음으로, 도 10과 같이 제 2 절연층(60)을 증착한 후 포토리소그라피에 이은 식각을 통해 플러그(42)에 연결된 제 3 컨택홀(62)을 관통 형성한다.
다음으로, 도 11과 같이 텅스텐 등의 금속물질을 증착한 후 화학기계연마를 실시하면 제 3 컨택홀(62)에 충진된 제 2 소스 및 드레인컨택(74)을 얻을 수 있다.
마지막으로 제 2 절연층(60) 위로 알루미늄 등의 금속물질을 증착한 후 포토리소그라피에 이은 식각을 진행하면 소스 및 드레인컨택(70)을 연결하는 제 2 금속배선(80)을 얻을 수 있고, 이로써 도 1 및 도 2에서 살펴보았던 본 발명에 따른 MOS 버랙터가 완성된다.
참고로, 도 12와 같이 제 2 금속배선(80)으로 구리를 사용하는 경우에는 도 11까지의 과정을 통해 소스 및 드레인컨택(70)을 구현한 후 제 2 절연층(60) 위로 제 3 절연층(90)을 증착하고 포토리소그라피에 이은 식각을 통해 소스 및 드레인컨택(70)에 연결되는 제 2 다마신홀(92)을 관통 형성한다. 그리고 이어서 제 3 절연층(90) 위로 구리를 증착하여 화학기계연마를 실시하면 제 2 금속배선(80)이 완성된다.
한편, 도 13과 도 14는 각각 본 발명에 따른 MOS 버랙터의 특성을 일반적인 멀티핑거 구조의 버랙터와 비교한 그래프로서, 도 13은 시리즈 저항, 도 14는 Q 인자에 대한 결과이다.
이때, 그래프 상 ▼로 표시된 값은 본 발명에 따른 MOS 버랙터로서 게이트절연막(12) 및 게이트전극(14)이 정사각형 형상인 경우를 나타내고, △, □, ○로 표시된 값은 각각 일반적인 멀티핑거 구조의 버랙터를 나타내는데, 본 발명에 따른 MOS 버랙터는 1~100GHz의 전 주파수 대역에서 시리즈 저항이 작고 Q 인가가 개선된 것을 확인할 수 있다.
이상의 내용은 본 발명의 바람직한 일 양태에 대한 설명에 지나지 않으며, 본 발명을 한정하지는 않는다, 따라서 본 발명은 구체적인 구성 등에서 여러 가지 다양한 변형이 있을 수 있는데, 이들 변형이 본 발명의 기술적 사상 내에 있다면 본 발명의 권리범위에 속한다 해야 할 것인바, 본 발명의 권리범위는 이하의 특허청구범위를 통해 자명하게 이해될 수 있을 것이다.
도 1은 본 발명에 따른 MOS 버랙터의 평면 모식도.
도 2는 본 발명에 따른 MOS 버랙터의 단면 모식도.
도 3 내지 도 11은 본 발명에 따른 MOS 버랙터의 제조공정별 단면모식도.
도 12는 본 발명에 따른 MOS 버랙터의 변형예를 나타낸 단면 모식도.
도 13은 본 발명에 따른 MOS 버랙터와 일반적인 MOS 버랙터의 Q 인자를 비교한 그래프.
도 14는 본 발명에 따른 MOS 버랙터와 일반적인 MOS 버랙터의 시리즈 저항을 비교한 그래프.
<도면의 주요부분에 대한 부호의 설명>
2 : 기판 4 : 소자분리막
12 : 게이트절연막 14 : 게이트전극
20 : 제 1 절연층 22,24 : 제 1 및 제 2 컨택홀
30 : 게이트컨택 40 : 제 1 금속배선
42 : 플러그 50 : 층간절연층
52 : 제 1 다마신홀 60 : 제 2 절연층
62 : 제 3 컨택홀 70 : 소스 및 드레인컨택
80 : 제 2 금속배선 90 : 제 3 절연층
92 : 제 2 다마신홀 A : 웰 영역
B : 도핑영역
Claims (19)
- (a) 기판에 웰 영역을 형성하고, 상기 웰 영역에서 (n×m)의 행렬(단, n, m은 각각 1보다 큰 정수)을 이루도록 복수의 게이트절연막 및 상기 게이트절연막 상부의 게이트전극을 등 간격의 섬 모양으로 구현하는 단계;(b) 상기 게이트절연막 하단을 제외한 상기 기판에 도핑영역을 형성하고, 상기 게이트전극을 덮는 제 1 절연층을 증착하는 단계;(c) 상기 게이트전극에 연결된 제 1 컨택홀, (n+1)×(m+1)의 행렬로 등 간격 배열되어 상기 게이트전극을 중심에 둔 정사각형의 꼭지점을 이루도록 상기 도핑영역에 연결된 제 2 컨택홀을 각각 상기 제 1 절연층에 관통 형성하는 단계;(d) 상기 제 1 컨택홀에 충진된 게이트컨택, 상기 제 2 컨택홀에 충진된 제 1 소스 및 드레인컨택, 상기 제 1 절연층 위에서 상기 게이트컨택을 연결하는 제 1 금속배선을 형성하는 단계;(e) 상기 제 1 금속배선을 덮는 제 2 절연층을 증착하는 단계;(f) 상기 제 1 소스 및 드레인컨택에 연결되는 제 3 컨택홀을 상기 제 2 절연층에 관통 형성하는 단계; 및(g) 상기 제 3 컨택홀에 충진된 제 2 소스 및 드레인컨택, 상기 제 2 절연층 위에서 제 2 소스 및 드레인컨택을 연결하는 제 2 금속배선을 형성하는 단계를 포함하는 MOS 버랙터 제조방법.
- 청구항 1에 있어서,상기 (d) 단계는,상기 (c) 단계 후 (d1) 상기 게이트컨택과 상기 제 1 소스 및 드레인컨택을 형성하는 단계; 및상기 (d1) 단계 후 (d2) 상기 제 1 금속배선을 형성하는 단계로 구분되는 MOS 버랙터 제조방법.
- 청구항 2에 있어서,상기 (d2) 단계는,상기 제 1 절연층 위에서 상기 제 1 소스 및 드레인컨택과 상기 제 2 소스 및 드레인컨택을 연결하는 플러그를 상기 제 1 금속배선과 동일재질로 형성하는 단계를 더 포함하는 MOS 버랙터 제조방법.
- 청구항 3에 있어서,상기 (d1) 단계 후 상기 (d2) 단계 전, 상기 제 1 절연층 위에 층간절연층을 증착하고, 상기 제 1 금속배선과 상기 플러그를 위한 제 1 다마신홀을 관통 형성하는 단계를 더 포함하는 MOS 버랙터 제조방법.
- 청구항 4에 있어서,상기 제 1 금속배선은 구리(Cu)인 MOS 버랙터 제조방법.
- 청구항 1에 있어서,상기 (g) 단계는,상기 (f) 단계 후 (g1) 상기 제 2 소스 및 드레인컨택을 형성하는 단계; 및상기 (g1) 단계 후 (g2) 상기 제 2 금속배선을 형성하는 단계로 구분되는 MOS 버랙터 제조방법.
- 청구항 6에 있어서,상기 (g1) 단계 후 상기 (g2) 단계 전, 상기 제 2 절연층 위에 제 3 절연층을 증착하고, 상기 제 2 금속배선을 위한 제 2 다마신홀을 관통 형성하는 단계를 더 포함하는 MOS 버랙터 제조방법.
- 청구항 7에 있어서,상기 제 2 금속배선은 구리(Cu)인 MOS 버랙터 제조방법.
- 청구항 1에 있어서,상기 게이트전극은 정사각형을 포함하는 다각형 또는 원형이고, 폴리실리콘, 실리사이드된 폴리실리콘, 금속 중 하나로 이루어진 MOS 버랙터 제조방법.
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| US11121129B2 (en) * | 2018-07-31 | 2021-09-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device |
| US11646374B2 (en) * | 2018-12-26 | 2023-05-09 | Intel Corporation | Ferroelectric transistors to store multiple states of resistances for memory cells |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0198108A2 (en) * | 1985-04-11 | 1986-10-22 | Bao-Shen Liu | A vernier gauge |
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| US7235862B2 (en) * | 2001-07-10 | 2007-06-26 | National Semiconductor Corporation | Gate-enhanced junction varactor |
| JP2005019487A (ja) * | 2003-06-24 | 2005-01-20 | Nippon Precision Circuits Inc | Ｍｏｓ型可変容量素子及び電圧制御発振回路 |
| US7276746B1 (en) * | 2005-06-27 | 2007-10-02 | Altera Corporation | Metal-oxide-semiconductor varactors |
| US7687327B2 (en) * | 2005-07-08 | 2010-03-30 | Kovio, Inc, | Methods for manufacturing RFID tags and structures formed therefrom |
-
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Patent Citations (1)
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|---|---|---|---|---|
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