KR101409373B1 - 반도체 소자의 제조 방법 및 그에 의해 제조된 반도체 소자 - Google Patents

반도체 소자의 제조 방법 및 그에 의해 제조된 반도체 소자 Download PDF

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Abstract

반도체 소자의 제조 방법 및 그에 의해 제조된 반도체 소자가 개시된다. 바람직한 실시예에서 반도체 소자의 제조 방법은 반도체 기판을 제공하고, 반도체 기판 상에 제1 절연 물질을 형성하고, 제1 절연 물질에 복수의 제1 형상 및 복수의 제2 형상을 형성하고, 복수의 제1 형상을 제거하여 제1 절연 물질 내에 비매립 패턴을 남기고, 제1 절연 물질 내의 비매립 패턴을 제2 절연 물질로 매립하는 것을 포함한다.
반도체 소자, CMP(Chemical Mechanical Polishing), 더미 형상

Description

반도체 소자의 제조 방법 및 그에 의해 제조된 반도체 소자{Methods of Fabricating Semiconductor Devices and a Semiconductor Devices Fabricated Thereof}
본 발명은 반도체 소자의 제조 방법 및 그에 의해 제조된 반도체 소자에 관한 것으로, 더욱 상세하게는 반도체 소자의 도전층의 제조에 관한 것이다.
반도체 소자는 예를 들어, 개인 컴퓨터, 휴대폰, 디지털 카메라, 또는 그 밖의 전자 장치 등 다양한 전자적 응용에 사용된다. 일반적으로, 반도체 소자의 제조 공정에서는 순차적으로 반도체 기판 상에 절연층 또는 유전층, 도전성층, 및 반도체층 등을 증착하고, 상기 다양한 층들을 사진식각 공정으로 패터닝하여 반도체 기판 상에 회로의 구성 요소를 형성한다.
화학적 기계적 연마(Chemical-Mechanical Polishing; CMP) 공정은 반도체 소자의 평탄화 공정에서 흔히 사용된다. 집적 회로 장치의 설계에서는 후속 물질층을 증착하기 전에 물질층을 평탄화하는 경우가 많다. 일반적으로, CMP 공정은 예를 들어 식각 공정이나 증착 공정을 진행한 후, 반도체 기판을 전체적으로 평탄화하기 위해 사용되며, 일정한 표면에서 돌출된 물질을 제거한다. CMP 공정에서는 반도체 기판 상에 돌출된 형상이 선택적으로 제거되는데 이 때, 상대적으로 돌출된 물질이 상대적으로 낮은 물질보다 더 빠르게 제거된다. 상기 공정은 화학적 처리를 동반한 물리적 연마에 의해 기판에서 물질을 제거하기 때문에, '화학적 기계적 연마'라고 한다.
식각 공정 및 CMP공정에서는, 반도체 소자에 형성된 다양한 소자들이 일정한 파라미터(parameter)를 갖도록, 소정의 설계하에서 제조 공정이 진행되는 동안 반도체 소자에 미치는 영향이 일정(uniform)하도록 하는 것이 중요하다. 또한, 편평한 표면은 예를 들어, 리소그래피 공정을 위한 초점 심도(Depth Of Focus; DOF)를 확보하기 위해서 중요하다.
일부 반도체 소자는 형상이 조밀하게 집적된 영역과 형상이 없거나 상대적으로 조밀하지 않은 영역을 같이 갖는다. CMP 공정에서는 조밀하게 집적된 영역과 조밀하지 않은 영역간에 서로 다른 영향을 주기 때문에, CMP 공정 이후에 표면이 균일하지 않게 될 수 있다. 예를 들어, 조밀하지 않은 영역은 조밀하게 집적된 영역보다 평탄화되는 속도가 빠를 수 있다. 또는, 조밀하지 않은 영역에서 물질층의 디싱(dishing)이 일어날 수도 있다. 균일하지 않은 평탄화 및 디싱은 차후 기판 상에 물질층을 증착하거나 공정을 진행할 때 여러가지 문제점들을 야기할 수 있다.
따라서, 보다 향상된 반도체 소자의 제조 방법 및 그의 구조가 요구된다.
신규한 반도체 소자의 제조 방법 및 그의 구조를 제공하는 본 발명의 일 실시예에 의하면, 상술한 문제들을 일반적으로 해결하거나 극복할 수 있고, 기술적 이점도 얻을 수 있다.
본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 반도체 기판을 제공하고, 상기 반도체 기판 상에 제1 절연 물질을 형성하고, 상기 제1 절연 물질에 복수의 제1 형상 및 복수의 제2 형상을 형성하고, 상기 복수의 제1 형상을 제거하여 상기 제1 절연 물질 내에 비매립 패턴을 남기고, 상기 제1 절연 물질 내의 상기 비매립 패턴을 제2 절연 물질로 매립하는 것을 포함한다.
본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법은 작업물을 제공하고, 상기 작업물 상에 제1 절연 물질을 형성하고, 상기 제1 절연 물질을 패터닝하여, 복수의 제1 형상 및 제2 형상을 형성하기 위한 제1 패턴 및 제2 패턴을 형성하고, 상기 제1 절연 물질 내의 상기 제1 패턴 및 상기 제2 패턴을 도전 물질로 매립하고, 상기 복수의 제1 형상을 위한 상기 제1 패턴 내부의 상기 도전 물질을 제거하되, 상기 복수의 제2 형상을 위한 상기 제2 패턴 내에 상기 도전 물질은 남기고, 상기 복수의 제1 형상을 위한 상기 제1 패턴을 제2 절연 물질로 매립하는 것을 포함한다.
본 발명의 또 다른 실시예에 따른 반도체 소자의 제조 방법은 제1 영역 및 상기 제1 영역에 인접한 제2 영역을 포함하는 작업물을 제공하고, 상기 작업물 상에 상면을 갖는 제1 절연 물질을 형성하고, 상기 제1 절연 물질을 패터닝하여, 상 기 제1 영역의 복수의 제1 형상 및 상기 제2 영역의 복수의 제2 형상을 형성하기 위한 제1 패턴 및 제2 패턴을 형성하고, 상기 제1 절연 물질 내의 상기 제1 패턴 및 상기 제2 패턴을 도전 물질로 매립하여, 상기 제1 절연 물질 내의 상기 제1 영역에 복수의 제1 형상 및 상기 제2 영역에 복수의 제2 형상을 형성하고, 상기 제1 절연 물질의 상면 상에 형성된 과잉의 상기 도전 물질을 CMP 공정을 이용하여 제거하고, 상기 제1 영역의 상기 복수의 제1 형상을 제거하고, 상기 제1 영역의 상기 복수의 제1 형상을 위한 상기 제1 패턴을 제2 절연 물질로 매립하는 것을 포함한다.
본 발명의 일 실시예에 따른 반도체 소자는 제1 영역 및 상기 제1 영역에 인접한 제2 영역을 포함하는 작업물, 상기 작업물 상에 형성된 제1 절연 물질, 상기 제1 영역의 상기 제1 절연 물질 내에 형성되며, 제2 절연 물질을 포함하되 제2 절연 물질을 포함하는 복수의 더미 형상, 및 상기 제2 영역의 상기 제1 절연 물질 내에 배치된 복수의 도전성 형상을 포함한다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참고하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
이하에서 본 발명에 대해 상세히 설명한다. 그러나, 본 발명은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시할 수 있는 범위도 포함하는 것으로 이해되어야 한다. 그러므로 이하에서 기술할 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
본 발명에서는 다마신 공정에 의해 형성된 전도성 형상을 수동 반도체 소자에 적용하는 등의 바람직한 실시예들에 관해 설명할 것이다. 또한, 본 발명의 실시예들은 전도성 형상을 이용하여 CMP 공정의 평탄화 특성을 개선한, 예를 들어, 메모리 소자, 로직 소자, 또는 다른 소자 등과 같은 또 다른 반도체 소자에 적용될 수 있다.
CMP 공정은 물질층에서 더욱 조밀하게 집적된 영역과 덜 조밀하게 집적된 영역간에 서로 다른 영향을 줌으로써, 균일하지 않은 평탄화 공정 및 디싱(dishing)을 야기할 수 있다. 따라서, 후속 공정에서 형성되는 층들이 평탄화된 물질층 상에 편평하지 않게 형성되고, 리소그래피 공정의 초점 심도(Depth Of Focus; DOF) 및/또는 후속 증착될 층의 두께가 열화(degrade)될 수 있다. 예를 들어, 전도성 비아 또는 배선이 형성된 절연층의 두께가 다른 영역의 두께보다 두꺼워질 수 있다. 따라서, 절연층 내에 형성된 전도성 비아 또는 배선이 두께에 변화를 줌으로써, 반도체 소자가 예측할 수 없는 동작 및 특성을 갖도록 한다.
어떤 설계에서는 CMP 공정의 평탄화 특성을 향상시키기 위해, 전도성 물질층에서 덜 조밀하게 집적된 영역의 레이아웃에 더미(dummy) 도전성 형상을 포함시킨 다. 예를 들어, 더미 도전성 형상은 다마신 공정에 의해 형성된 도전 물질층 내에 포함될 수 있다. 다마신 공정에서 도전 물질층은, 절연 물질층을 패터닝하고, 상기 패턴을 도전 물질로 채운 후, CMP 공정을 진행하여 절연 물질층의 상면 상에 형성된 과잉의 도전 물질을 제거함으로써 형성된다.
그러나, 어떤 설계에서는 더미 도전성 형상이 반도체 소자의 동작에 부정적인 영향을 주는 경우가 있다. 도전 물질이 부가됨으로써 예를 들어, 더미 도전성 형상과 인접한 반도체 소자의 다른 구성요소의 커패시턴스(capacitance), 인덕턴스(inductance), 및 열방사(heat dissipation) 특성에 영향을 줄 수 있기 때문이다. 또한, 더미 도전성 형상은 예를 들어, 무선 주파수(Radio Frequency; RF) 회로 등의 일정한 타입의 회로에서 노이즈를 야기할 수 있다. 더미 도전성 형상은 예를 들어, 인덕터와 같은 수동 소자에서 기생 커패시턴스(parasitic capacitance)를 야기할 수 있다.
따라서, 상기 기술에서는 더미 도전성 형상이 반도체 소자의 동작에 부정적인 영향을 야기하지 않는 향상된 반도체 소자의 제조 방법이 필요하다.
본 발명의 실시예들은 CMP 공정 후 더미 도전성 형상을 제거하고, 더미 도전성 형상을 절연 물질로 치환함으로써, 기술적 이점을 가진다.
도 1 내지 도 4는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법의 여러 단계에서 반도체 소자(100)의 단면도들이다. 본 발명의 일 실시예에서는, 여기서 도전형 더미 형상(conductive dummy feature) 또는 더미 형상(dummy feature)으로도 지칭되는 제1 영역의 도전형 제1 형상을 제거하고, 절연 물질로 상기 패턴 을 매립하는 것을 포함한다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 소자(100)를 제조하기 위해서, 작업물(workpiece)(102)을 제공한다. 작업물(102)은 예를 들어, 실리콘이나 그 밖의 반도체(semiconductive) 물질 등으로 이루어진 반도체 기판을 포함할 수 있고, 절연층에 의해 덮여 있을 수 있다. 도면에 예시하지는 않았으나, 작업물(102)은 또 다른 능동 구성요소나 회로를 포함할 수도 있다. 작업물(102)은 예를 들어, 단결정 실리콘 상의 실리콘 산화막을 포함할 수 있다. 작업물(102)은 또 다른 도전층이나 또 다른 반도체 성분(element), 예를 들어 트랜지스터(transistor), 또는 다이오드(diode) 등을 포함할 수 있다. 반도체 소자의 화합물에는, 실리콘 대신에 예를 들어, GaAs, InP, Si/Ge, 또는 SiC등이 사용될 수 있다. 작업물(102)은 예를 들어, SOI(Silicon On Insulator) 기판 또는 SGOI(SiGe On Insulator) 기판을 포함할 수 있다.
작업물(102)은 적어도 하나의 제1 영역(104) 및 적어도 하나의 제1 영역(104)와 인접한 적어도 하나의 제2 영역(106)을 포함한다. 도면에 예시하지는 않았으나, 작업물(102) 상에는 복수의 제1 영역(104) 및 제2 영역(106)이 포함될 수 있다. 예를 들어, 제1 영역(104)은 더미 형상이 형성될 영역을 포함하고, 제2 영역(106)은 동작(functioning) 형상이 형성될 영역을 포함한다.
도전성 형상(도 2의 108a 및 108b 참조)은 다마신 공정을 이용하여 제1 영역(104) 및 제2 영역(106)의 작업물(102) 상에 배치된 제1 절연 물질(110) 내에 각각 형성된다. 또한, 여기서 도전성 형상(108a 및 108b)은 예를 들어, 복수의 제1 형상(108a) 및 복수의 제2 형상(108b)으로 지칭될 수 있다. 도 1 내지 도 4에서는 하나의 제1 형상(108a) 및 제2 형상(108b)만을 도시하였으나, 제1 영역(104) 및 제2 영역(106)에 각각 복수의 제1 형상(108a) 및 복수의 제2 형상(108b)을 형성할 수 있음은 물론이다.
도 1에 도시된 바와 같이, 도전성 형상(108a 및 108b)을 형성하기 위해, 제1 절연 물질(110)을 작업물(102) 상에 형성한다. 예를 들어, 제1 절연 물질(110)은 여기서 제1 절연 물질 또는 제1 절연 물질층으로 지칭될 수 있다. 제1 절연 물질(110)은 예를 들어, BPSG(BoroPhosphoSilicate Glass), PSG(PhosphoSilicate Glass), BSG(Borosilicate Glass), OSG(Organo-Silicate Glass), FSG(Fluoride Silicate Glass), SOG(Spun-On-Glass), 실리콘 질화물(silicon nitride), 실리콘 이산화물(silicon dioxide), PE-TEOS(Plasma Enhanced-Tetra Ethyl Ortho Silicate), 또는 이들의 조합이나, 이들의 복합층 등의 절연체를 포함할 수 있다. 그러나, 선택적으로 제1 절연 물질(110)은 또 다른 물질을 포함할 수도 있다. 제1 절연 물질(110)은 예를 들어, CVD(Chemical Vapor Deposition), ALD(Atomic Layer Deposition), MOCVD(Meral Organic Chemical Vapor Deposition), PVD(Physical Vapor Deposition), JVD(Jet Vapor Deposition), 또는 이들의 조합 등의 방법으로 증착 또는 형성될 수 있다. 그러나, 선택적으로 다른 방법이 사용될 수도 있다. 제1 절연 물질(110)은 예를 들어, 약 50nm 또는 그 이상의 두께를 포함할 수 있으나, 제1 절연 물질(110)은 다른 이에 한정되지 않는다. 제1 절연 물질(110)은 예를 들어, 층간 절연(Inter Layer Dielectric; ILD)층을 포함할 수 있다. 제1 절연 물 질(110)은 예를 들어, 반도체 소자(100)의 도전 배선층(conductive line layer) 또는 비아층(via layer)을 위한 ILD층을 포함할 수 있다.
이어서, 사진식각 공정으로 제1 절연 물질(110)을 식각하여 제1 절연 물질(110)내에 패턴(109a 및 109b)을 형성한다. 예를 들어, 포토레지스트(photoresist) 등의 감광성 물질층(미도시)을 제1 절연 물질(110) 상에 증착하고, 사진식각 공정을 진행하여 감광성 물질층을 패터닝할 수 있다. 또한, 도면에 예시하지 않았으나, 제1 절연 물질(110)을 패터닝하기 위한 사진식각 공정에서, 하드 마스크를 사용할 수도 있다. 이어서, 감광성 물질층을 마스크로 이용하여 제1 절연 물질(110)의 일부(portion)를 식각하고, 감광성 물질층을 제거한다. 도면에 도시된 바와 같이, 패턴(109a 및 109b)은 제1 절연 물질(110) 내에 형성된다. 예를 들어, 제1 영역(104)에 형성된 패턴(109a)은 여기서 제1 패턴 또는 복수의 제1 형상을 위한 제1 패턴으로 지칭될 수 있고, 제2 영역(106)에 형성된 패턴(109b)은 여기서 제2 패턴 또는 복수의 제2 형상을 위한 제2 패턴으로 지칭될 수 있다.
도 1에 도시된 바와 같이, 패터닝된 제1 절연 물질(110) 위에 도전 물질(108)을 증착 또는 형성한다. 도전 물질(108)은 예를 들어, 스퍼터링(sputtering), CVD, ALD, MOCVD, PVD, JVD 또는 이들의 조합에 의해 증착 또는 형성할 수 있다. 그러나, 그 밖의 방법도 사용할 수 있다. 도전 물질(108)은 예를 들어, 구리, 알루미늄, 티타늄, 탄탈륨, 또는 그 밖의 도전 물질이나 금속, 또는 이들의 조합이거나 이들의 복합층(multilayer)일 수 있다. 도전 물질(108)은 예를 들어, TaN/Ta를 포함하는 라이너(liner) 및 후속 증착되는 구리 매립 물질을 포함 할 수 있다. 도전 물질(108)은 다결정 실리콘(polysilicon), 비결정 실리콘(amorphous silicon), 그 밖의 반도체(semiconductive) 물질, 이들의 조합이나 복합층, 또는 하나 또는 그 이상의 금속 물질의 조합이나 이들의 복합층을 포함할 수 있다. 도전 물질(108)은 예를 들어, 제1 절연 물질(110) 상에 형성된 과잉의 도전 물질(108)을 제거하기 위한 CMP 공정(111) 전 또는 후에, 실리사이드(silicide)될 수 있다.
이어서, 도 2에 도시된 바와 같이, CMP 공정(111)으로 제1 절연 물질(110) 상에 형성된 과잉의 도전 물질(108)을 제거하여, 제1 영역(104) 및 제2 영역(106)의 제1 절연 물질(110) 내에 각각 제1 형상(108a) 및 제2 형상(108b)을 형성한다.
제1 패턴(109a)은 예를 들어, 제1 패턴(109a) 내에 도전 물질(108)을 포함하는 제1 형상 혹은 도전성 더미 형상이 존재함으로써, CMP 공정(111)의 평탄화 특성이나 평탄도(planarity)를 유리하게 개선시킬 수 있다. 바람직하게, 어떤 실시예들에서, 도전성 형상(108a 및 108b)은 예를 들어, 도전 물질, 반도체 물질, 또는 이들의 조합을 포함할 수 있다.
어떤 실시예들에서, 제2 형상(108b)은 반도체 소자(100)의 수동 구성요소를 포함할 수 있다. 또 다른 실시예들에서, 제2 형상(108b)은 예를 들어, 인덕터(inductor), 커패시터(capacitor), 안테나(antenna), 도전성 배선(conductive line), 또는 도전성 비아(via) 중 적어도 일부를 포함할 수 있다. 바람직하게, 제2 형상(108b)은 예를 들어, 반도체 소자(100)의 동작(functioning) 회로의 적어도 일부 또는 동작 요소를 포함한다.
이어서, 도 2 및 도 3에서 도시한 바와 같이, 제1 형상(108a) 또는 도전성 더미 형상을 작업물(102)의 제1 영역(104)에서 제거한다. 도 2에 도시된 바와 같이, 마스크 물질(112)을 도전성 형상(108a 및 108b) 및 제1 절연 물질(110) 상에 형성한다. 마스크 물질(112)은 예를 들어, 포토레지스트와 같이 감광성 물질의 층(layer)을 포함할 수 있다. 도면에 예시하지 않았으나, 마스크 물질(112)은 예를 들어 산화물, 질화물, 또는 산질화물을 포함하는 하드 마스크를 포함할 수 있다. 도 2에 도시된 바와 같이, 작업물(102)의 제1 영역(104) 상에 형성된 마스크 물질(112)을 제거한다.
이어서, 도 2에 도시된 바와 같이, 식각 공정(114)을 진행하여 제1 영역(104)에서 제1 형상(108a)을 제거하여, 도 3에 도시된 구조물을 형성한다. 식각 공정(114)에서 선택되는 화학적 성질은 예를 들어, 제1 절연 물질(110) 및 도전 물질(108a)의 종류에 따라 달라질 수 있다. 어떤 실시예들에서 식각 공정(114)은 예를 들어, CF4; BCl3; 브롬 함유 가스; 염소 함유 가스; 불소 함유 가스; 또는 이들의 조합을 포함하는 습식 식각을 포함할 수 있다. 또 다른 실시예들에서 식각 공정(114)은 예를 들어, 25% CH3COOH, 25% H2O2, 및 50% 탈이온수(deionized water); 20% HF, 40% HNO3, 및 40% 탈이온수; 가열된 용액 중의 NaOH의 1N 용액; 에틸렌디아민 테트라아세트산(EthyleneDiamine TetraAcetic acid; EDTA) 및 H2O2; 또는 이들의 조합을 포함하는 플라즈마 식각 공정 또는 반응 이온 식각 공정을 포함할 수 있다.
선택적으로, 다른 종류의 식각 공정(114)을 사용하거나, 식각 공정들을 조 합하여 사용할 수 있다. 식각 공정(114)을 진행하면, 도 3에 도시된 바와 같이, 제1 영역(104) 내에 비매립되고 노출된 제1 패턴(109a)이 형성된다. 이어서, 도 4에 도시된 바와 같이, 제1 패턴(109a)을 제2 절연 물질(116)로 매립한다. 제2 절연 물질(116)은 예를 들어, 제1 절연 물질(110)과 동일한 물질을 포함할 수 있으며, 제1 절연 물질(110)과 다른 물질을 포함할 수도 있다. 제2 절연 물질(116)은 바람직하게는 어떤 실시예들에서 예를 들어, SOG(Spin-On Glass), 유전율이 약 3.9이거나 그 이하인 저유전율(low-k) 절연 물질, 산화물, 질화물, 또는 이들의 조합이나 복합층을 포함할 수 있다. 그러나, 선택적으로 제2 절연 물질(116)은 또 다른 절연 물질을 포함할 수 있다. 제2 절연 물질(116)은 예를 들어, 유기 물질 또는 무기 물질을 포함할 수 있다.
제2 절연 물질(116)은, 도시된 바와 같이, 제1 패턴(109a)만을 매립할 수 있다. 또는 선택적으로, 도 4에 도시된 바와 같이 제2 절연 물질(116)로 제1 패턴(109a)을 과잉 매립하고, 예를 들어, 제2 CMP 공정(미도시)을 수행하여 제1 절연 물질(110)의 상면(top surface) 상에 형성된 과잉의 제2 절연 물질(116)을 제거할 수 있다. 제2 CMP 공정 후, 또는 제1 절연 물질(110)의 패턴(109a) 내에 제2 절연 물질(116)이 형성된 후, 바람직하게는 제2 절연 물질(116)의 상면(117)은 제1 절연 물질(110)의 상면과 실질적으로 상호 평탄(co-planar)해 진다.
반도체 소자(100)의 제조를 완료하기 위해 반도체 소자(100)에 대해 후속 공정을 진행할 수 있다. 예를 들어, 도면에 예시하지 않았으나, 제1 절연 물질(110) 상에 추가적으로 물질층 및 금속배선층(metallization layer)을 형성할 수 있고, 이들을 패터닝할 수 있다. 이어서, 도면에 예시하지 않았으나, 예를 들어, 개별적인 다이(die)로 분리하고, 패키징할 수도 있다.
재매립된 제1 패턴(109a)은 제2 절연 물질(116)을 포함하는 복수의 절연성 더미 형상(116)을 포함한다. 이 때, 절연성 더미 형상(116)은 제2 절연 물질(116)로 매립되기 때문에, 작업물(102)의 제2 영역(106)의 제2 형상(108b)에 전기적으로 영향을 주지 않는 이점이 있다. 본 발명의 실시예들에 따르면, 도전성 형상(108a 및 108b)을 형성하기 위한 CMP 공정(111) 동안 도전 물질(108)을 포함하는 도전성 더미 형상(108a)이 존재함으로써, CMP 공정(111)의 평탄화 및 결과물이 향상될 수 있다.
어떤 실시예들에서, 제1 영역(104)의 더미 형상 또는 제1 형상(108a 및 116)은 예를 들어, 제2 영역(106)의 복수의 도전성 형상 또는 제2 형상(108b)과 실질적으로 동일한 크기를 가질 수 있다. 또 다른 실시예들에서, 제1 영역(104)의 더미 형상 또는 제1 형상(108a 및 116)은 제2 영역(106)의 복수의 도전성 형상 또는 제2 형상(108b)과 실질적으로 동일한 형태를 포함한다. 또 다른 실시예들에서, 제1 영역(104)의 더미 형상 또는 제1 형상(108a 및 116)은 제2 영역(106)의 복수의 도전성 형상 또는 제2 형상(108b)과 실질적으로 동일한 형태 및 크기를 포함한다. 또 다른 실시예들에서, 제1 영역(104)의 더미 형상 또는 제1 형상(108a 및 116)은 제2 영역(106)의 복수의 도전성 형상 또는 제2 형상(108b)과 다른 형태 및/또는 크기를 포함한다.
도 1 내지 도 4에 도시된 실시예들에서, 더미 형상(108a 및 116) 및 제2 형 상(108b)은 단일 다마신 공정으로 형성될 수 있다. 본 발명의 실시예들은 듀얼 다마신 공정 및 복합층 다마신 공정 및 구조를 이용할 수도 있다.
도 5는 본 발명의 다른 실시예에 따른 반도체 소자(200)의 단면도이다. 본 발명의 다른 실시예에 따른 반도체 소자(200)는 제1 도전성 형상이 듀얼 다마신 공정으로 형성된 형상을 포함한다. 도 1 내지 도 4와 실질적으로 동일한 구성요소에 대해서는 유사한 도면 부호를 사용한다. 반복을 피하기 위해 동일한 인용 번호들은 도 5에서 다시 설명하지 않는다. 다만, 유사한 물질을 나타내는 x02, x04, x06, x08 등은 도 1 내지 도 4에서 설명된 다양한 물질층을 설명하기 위해 사용된다. 여기서, 도 1 내지 도 4에 대해서는 x=1, 도 5에 대해서는 x=2를 의미한다. 예를 들어, 도 1 내지 도 4의 설명에서 도전 물질(108a 및 108b) 및 제2 절연 물질(116)과 관련하여 설명된 선택 물질 및 수치는 바람직하게 도 5에서 도시된 도전 물질(208b) 및 제2 절연 물질(216)에도 적용될 수 있다.
본 실시예에서, 제1 절연 물질(210)은 바람직하게 제1 절연 물질(210)의 비아 레벨(220)에서 비아를 위한 패턴과 함께 패터닝된다. 또한, 제1 절연 물질(210)은 도시된 바와 같이, 제1 절연 물질(210)의 도전성 배선 레벨(222)에서 도전성 배선을 위한 패턴과 함께 패터닝된다. 두 개의 리소그래피 마스크 및 리소그래피 공정은 예를 들어, 제1 절연 물질(210) 내에 형상(216 및 208b)을 위한 패턴을 형성하기 위해 사용될 수 있다.
제1 영역(204) 및 제2 영역(206)에 형성된 패턴은 도전 물질(208b)로 동시에 매립한다(도 5에서는 도시하지 않았으나, 도 1 및 도 2에 도시된 바와 같이, 제1 영역(204)의 패턴도 처음에는 도전 물질로 매립한다.). 제1 절연 물질(210) 상에 형성된 과잉의 도전 물질을 제거하기 위해 도 1에 도시된 CMP 공정(111)과 같은 CMP 공정을 진행한다. 이어서, 도 3에서 도시된 실시예에서와 같이, 제1 영역(204)의 패턴에서 도전 물질을 제거한다. 제1 영역(204)의 비매립되고 노출된 패턴은, 도 5에 도시된 바와 같이 제2 절연 물질로 재매립하여 제1 영역(204)에 절연성 더미 형상(216)을 형성한다.
도 6 내지 도 9는 본 발명의 또 다른 실시예에 따른 반도체 소자(300)의 단면도이다. 본 발명의 또 다른 실시예에 따른 반도체 소자(300)는 제1 형상(308a)이 절연 물질의 복합층 내에서 복수 개로 형성된 것를 포함한다. 본 실시예에서는 제1 형상(308a) 및 제2 형상(308b)을 형성하기 위해 예를 들어, 복수의 다마신 공정을 진행한다. 상술한 도면들과 실질적으로 동일한 구성요소에 대해서는 유사한 도면 부호를 사용한다. 또한, 반복을 피하기 위해 동일한 인용 번호들은 도 6 내지 도 9에서 다시 설명하지 않는다.
본 실시예에서 두 개의 제2 영역(306)은 동작 회로소자(circuitry)를 포함하는 제2 형상(308b)을 가진다. 제1 영역(304)에 형성된 도전성 더미 형상(308a)은 제2 형상(308b)을 형성하기 위해 사용되는 CMP 공정을 개선할 수 있다.
도면에 도시된 바와 같이, 제1 절연 물질층(310a, 310b, 310c, 및 310d)을 형성하기 전에, 작업물(302) 상 또는 내에 소자 분리 영역(324)을 형성하여 액티브 영역을 정의할 수 있다. 소자 분리 영역(324)은 작업물(302)내에 형성될 수 있으며, 소자 분리 영역(324)은 예를 들어, STI(Shallow Trench Isolation) 영역, DT(Deep Trench) 영역, FOX(Field Oxide) 분리 영역, 또는 다른 절연 영역일 수 있다. 게이트(gate) 절연 물질은 작업물(302) 및 소자 분리 영역(324) 상에 증착될 수 있다. 게이트 물질은 게이트 절연 물질 상에 증착될 수 있다. 도면에 예시한 바와 같이, 게이트 및 게이트 절연 물질은 패터닝될 수 있고, 측벽 스페이서를 게이트 및 게이트 절연 물질 측벽 상에 형성하여 작업물(302) 상에 트랜지스터(326)를 형성할 수 있다. 예를 들어, 작업물(302)에 도펀트(dopant)를 주입하여 트랜지스터(326)의 소오스 및 드레인 영역을 형성할 수 있다.
절연 물질층(328)은 트랜지스터(326) 상에 형성될 수 있고, 식각 정지층(329)이 절연 물질층(328) 상에 형성될 수 있다. 어떤 제1 절연 물질층(310a, 310b, 310c, 및 310d)은 도면에 도시된 바와 같이, 작업물(302) 상에 형성될 수 있다. 도면에 도시된 바와 같이, 제1 절연 물질층(310a, 310b, 310c, 및 310d)은 인접한 제1 절연 물질층(310a, 310b, 310c, 및 310d)과 식각 정지층(330a, 330b, 330c, 및 330d)에 의해 분리될 수 있다. 식각 정지층(330a, 330b, 330c, 및 330d)은 예를 들어, 각 제1 절연 물질층(310a, 310b, 310c, 및 310d) 상에 배치될 수 있다. 식각 정지층(330a, 330b, 330c, 및 330d)은 예를 들어, CMP 공정(도 1의 111참조)이 안정적으로 진행되도록 하고, CMP 공정(111) 동안 제1 절연 물질층(310a, 310b, 310c, 및 310d)을 보호한다.
도 6 내지 도 9에 도시된 실시예에서, 제1 절연 물질층(310a, 310b, 310c, 및 310d) 내에 형성된 제1 형상(308a)은 각각 하부(lower)의 비아 부분 및 상부(upper)의 도전성 배선 부분을 포함한다. 바람직하게, 도면에 도시된 바와 같이, 제1 절연 물질층(310a, 310b, 310c, 및 310d) 각각의 하부에 형성된 비아는 제1 절연 물질층(310a, 310b, 310c, 및 310d) 각각의 상부에 형성된 도전성 배선과 수직으로 연결한다. 제1 절연 물질층(310a, 310b, 310c, 및 310d) 내에 패턴을 형성하는 것은 복수의 제1 절연 물질층(310a, 310b, 310c, 및 310d)의 각 내부에 예를 들어, 패턴의 비아 부분에 의해 수직으로 연결된 제1 패턴을 형성하는 것을 포함한다.
이어서, 도 7에 도시된 바와 같이, 제2 영역(306)을 마스크 물질(312)로 마스킹한다. 이어서, 도 8에 도시된 바와 같이, 식각 공정(314)을 진행하여, 제1 영역(304)의 제1 절연 물질층(310a, 310b, 310c, 및 310d) 내에 각각 형성된 제1 형상(308a)을 모두 동시에 제거한다. 복수의 제1 절연 물질층(310a, 310b, 310c, 및 310d) 내의 제1 형상(308a)이 인접한 제1 절연 물질층(310a, 310b, 310c, 및 310d) 내의 제1 형상(308a)과 수직으로 접속하므로 도면에 도시된 바와 같은 비매립 패턴(332)이 형성된다.
도 6 내지 도 9에 도시된 실시예에서, 제1 절연 물질을 형성하는 것은 복수의 제1 절연 물질층(310a, 310b, 310c, 및 310d)을 형성하는 것을 포함한다. 제1 영역(304)의 복수의 제1 형상(308a) 및 제2 영역(306)의 복수의 제2 형상(308b)을 위해 제1 패턴으로 제1 절연 물질을 패터닝하는 것은 제1 절연 물질의 복수의 제1 절연 물질층(310a, 310b, 310c, 및 310d) 각각에 대하여 제1 패턴 및 제2 패턴을 형성하는 것을 포함한다.
따라서, 도 6 내지 도 9에 도시된 실시예에서, 도 8에 도시된 바와 같이, 복 수의 다마신 공정이 모두 완료되어 제1 형상(308a) 및 제2 형상(308b)이 형성된 후, 각 제1 절연 물질층(310a, 310b, 310c, 및 310d) 내의 복수의 제1 형상(308a)을 형성하는 제1 패턴 내부의 도전 물질을 동시에 제거한다.
이어서, 도 9에 도시된 바와 같이 예를 들어, 각각의 제1 절연 물질층(310a, 310b, 310c, 및 310d)의 모든 제1 패턴을, 바람직하게는 제2 절연 물질(316)로 동시에 매립하여, 제2 절연 물질(316)을 포함하는 절연성 더미 형상(316)을 형성한다. 본 발명의 본 실시예에 따르면, 제1 형상에서 패턴의 비아 부분이 제1 절연 물질층(310a, 310b, 310c, 및 310d) 간의 수직 연결을 제공하기 때문에, 제1 영역(304)의 패턴 내에 형성된 모든 도전 물질이 제거되고, 이어서 제2 절연 물질(316)로 동시에 재매립될 수 있는 이점이 있다.
도면에 예시되지 않았으나, 제2 형상(308b)은 하나의 제1 절연 물질층(310d)에만 형성되지 않고, 제1 절연 물질층(310a, 310b, 310c, 및 310d) 각각에도 형성될 수 있다.
도 10은 본 발명의 또 다른 실시예에 따른 반도체 소자(400)의 평면도(top view)이다. 본 발명의 또 다른 실시예에 따른 반도체 소자(400)는 제1 형상(408a)이, 복수의 제2 형상(408b)을 포함하는 수동소자가 인접하게 형성된 더미 형상을 포함한다. 도 11 및 도 12는 도 10에 도시된 반도체 소자(400)를 제작하는 여러 단계에서의 단면도이다. 마찬가지로, 상술한 구성요소들과 실질적으로 동일한 구성요소에 대해서는 유사한 도면 부호를 사용하며, 반복을 피하기 위해 동일한 인용 번호들은 다시 설명하지 않는다.
도 10 내지 도 12에 도시된 실시예에서, 제1 형상(408a) 및 제2 형상(408b)을 형성하기 위해 복수의 다마신 공정을 진행한다. 특히, 제1 형상(408a) 및 제2 형상(408b)을 형성하기 위해 예를 들어, 복수의 단일 다마신 공정을 진행할 수 있다.
본 실시예에서, 제1 절연 물질을 형성하는 것은 복수의 제1 절연 물질층(410a, 410b, 410c, 및 410d)를 형성하는 것을 포함한다. 각각의 제1 절연 물질층(410a, 410b, 410c, 및 410d)은 예를 들어, 두 개의 절연 물질층으로 이루어진 이중층(bilayer)을 포함할 수 있다. 도면에 도시된 바와 같이,
제1 절연 물질을 패터닝하여, 제1 영역의 복수의 제1 형상 및 제2 영역의 복수의 제2 형상을 형성하기 위한 제1 패턴 및 제2 패턴을 형성하는 것은 바람직하게는 예를 들어, 적어도 각각 다른 복수의 제1 절연 물질층 내에 제1 패턴 및 제2 패턴을 형성하는 것을 포함한다. 제1 영역(404)의 패턴이 예를 들어, 적층된 절연 물질층 내에 비아 부분을 포함하지 않으면, 상기 패턴은 수직으로 연결되지 않을 수 있다.
도 10 내지 도 12에 도시된 실시예에서, 제2 형상(408a)은 인덕터를 포함한다. 도 10에 도시된 평면도와 같이, 어떤 로직 소자들에서는 예를 들어, 인덕터(inductor)와 같은 큰(large) 수동 소자를 포함할 수 있다. 그러나, 인덕터는 다른 응용에서도 사용될 수 있다. 제2 형상(408b)에 의해 형성된 인덕터는 어떤 전기적인 방해 없이 상대적으로 큰 형태의 형상, 예를 들어, 환형 링(circular ring)의 형태로 도전 물질의 연속적인 배선을 포함할 수 있다. 만약 더미 또는 제1 형 상(408a)이 구조 내에 잔존할 경우, 반도체 소자의 성능 열화 또는 노이즈를 초래할 수 있으나, 더미 또는 제1 형상(408a)은 향상된 평탄화, 공정의 집적화 및 안정화를 위해 필요하다. 도 11에 도시된 단면도와 같이, 예를 들어, 제1 형상(408a)이 제1 영역(404) 내에 잔존할 경우, 도전성 제1 형상(408a)은 예를 들어, 인덕터의 성능에 악영향을 줄 수 있는 기생 커패시턴스를 야기할 수 있다.
따라서, 본 발명의 실시예들에 따르면, 도 12에 도시된 바와 같이, 바람직하게는 도전성 제1 형상(108a)을 제거하고, 제2 절연 물질(416a, 416b, 416c, 및 416d)로 대체한다. 제1 절연 물질층(410a, 410b, 410c, 및 410d)의 패턴 내부의 제2 절연 물질(416a, 416b, 416c, 및 416d)은 절연성 더미 형상(416a, 416b, 416c, 및 416d)을 포함한다.
본 실시예에서, 바람직하게는 복수의 다마신 공정을 진행하여 제1 절연 물질층(410a, 410b, 410c, 및 410d) 내에 제1 형상(408a) 및 제2 형상(408b)을 형성한 후에, 복수의 제1 형상(408a)을 위한 제1 패턴 내의 도전 물질(408a)을 제거한다. 이어서, 다음의 제1 절연 물질층(410a, 410b, 410c, 및 410d)을 증착하기 전에, 제1 패턴을 제2 절연 물질(416a, 416b, 416c, 및 416d)로 재매립한다.
앞서 설명한 실시예들에서와 같이, 동작 제2 형상(408b)은 도면에서 예시된 바와 같이 하나의 제1 절연 물질층(410d)에만 형성될 뿐 아니라, 제1 절연 물질층(410a, 410b, 410c, 및 410d) 내에도 형성될 수 있다.
도 10 내지 도 12에 도시된 실시예들에서, 제1 형상 또는 도전성 더미 형상(408a)을 위한 패턴은 도 6 내지 도 9에 도시된 실시예들에서처럼, 비아 부분을 포함함으로써, 제1 절연 물질층(410a, 410b, 410c, 및 410d)의 각각을 관통하여 수직으로 연결할 수 있다. 또한, 제1 영역의 도전 물질(408a)을 동시에 모두 제거할 수 있으며, 한 번의 증착 공정으로 제1 영역(404)의 패턴 내부를 제2 절연 물질로 동시에 매립할 수 있다.
본 발명의 실시예들은 예를 들어, 제2 형상(108b, 208b, 308b, 및 408b)을 형성하는 동작 도전성 형상과 인접하되, 절연 물질을 포함하는 절연성 더미 형상(116, 216, 316, 416a, 416b, 416c, 및 416d)을 포함하는 반도체 소자(100, 200, 300, 및 400)를 포함한다. 또한, 본 발명의 실시예들은 예를 들어 상술한 반도체 소자(100, 200, 300, 및 400)의 제조 방법을 포함한다.
본 발명의 실시예들은 이점은 CMP 공정 동안 존재하여 CMP 공정의 평탄화 특성을 개선하는 신규의 구조 및 도전성 더미 형상(108a, 208a, 308a, 408a)을 제공하는 방법을 제공하는 것을 포함한다. 나중에, 도전성 더미 형상을 제거하고, 절연 물질로 교체하여, 절연성 더미 형상(116, 216, 316, 416a, 416b, 416c, 및 416d)을 형성한다. 절연성 더미 형상(116, 216, 316, 416a, 416b, 416c, 및 416d)은 도전성이 아니기 때문에, 이들은 절연성 더미 형상(116, 216, 316, 416a, 416b, 416c, 및 416d)과 인접한 동작 형상(108b, 208b, 308b, 및 408b)에 부정적인 영향을 주지 않는 이점이 있다.
따라서, 본 발명의 실시예들은 예를 들어, 노이즈 및 기생 캐패시턴스를 감소시키고, 또 다른 전기적 변수들은 개선시킨다. 절연성 더미 형상(116, 216, 316, 416a, 416b, 416c, 및 416d)의 제2 절연 물질(116, 216, 316, 416a, 416b, 416c, 및 416d)은 예를 들어 제1 영역(104, 204, 304, 및 404)의 절연 특성을 개선해 줄 수 있다.
본 발명의 실시예들은 예를 들어, 종래의 반도체 소자의 제조 공정 과정에서 매우 적은 공정을 부가함으로써 본 발명을 쉽게 실행할 수 있다. 비록 본 발명의 실시예들 및 이들의 이점을 앞서 상세히 설명하였으나, 첨부된 청구항들에 의해 정의되는 본 발명의 특징 및 범위 내에서 다양한 변형, 치환 및 개조가 만들어 질 수 있다고 이해되어야 한다. 예를 들어, 상술된 수 많은 구조, 기능, 공정, 및 재료들이 변경되어 본 발명의 범위 내에 존재할 수 있음은 당업자에 의해 쉽게 이해될 것이다. 게다가, 본 출원의 범위는 상세한 설명에 기재된 공정, 기계, 제조, 물질의 조합, 수단, 방법 및 단계 등의 특정한 실시예에 제한되지 않는다. 당업자는 본 발명의 개시로부터 실질적으로 동일한 기능을 수행하거나 실질적으로 동일한 결과를 성취하는, 현재 존재하거나 차후 발전될 공정, 기계, 제조, 물질의 조성, 수단, 방법 및 단계들은 쉽게 인식될 수 있으므로, 본 발명에 근거하여 적용 가능하다. 따라서, 첨부된 청구항들에 의한 본 발명의 범위는 상술한 공정, 기계, 제조, 물질의 조성, 수단, 방법, 또는 단계 등을 포함한다고 할 것이다.
도 1 내지 도 4는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법에서 제1 및 제2 형상을 형성하고, 제1 형상을 제거하고, 절연 재료로 채우는 공정 단계를 설명하기 위한 반도체 소자의 단면도들이다.
도 5는 본 발명의 일 실시예에 따른 반도체 소자에서 제1 형상 및 제2 형상이 듀얼 다마신 공정으로 형성된 형상을 포함하는 반도체 소자의 단면도이다.
도 6 내지 도 9는 본 발명의 다른 실시예에 따른 반도체 소자에서, 제1 형상 및 제2 형상이 복수의 절연 물질층 내에 형성된 복수의 형상을 포함하는 반도체 소자의 단면도들이다.
도 10은 제1 형상이 복수의 제2 형상을 포함하는 수동 소자에 인접하게 형성된 더미 형상을 포함하는 반도체 소자의 평면도이다.
도 11 및 도 12는 다양한 제조 단계에서 도 10에 도시된 반도체 소자의 단면도이다.
(도면의 주요부분에 대한 부호의 설명)
100, 200, 300, 400: 반도체 소자 102, 202, 302, 402: 작업물
104, 204, 304, 404: 제1 영역 106, 206, 306, 406: 제2 영역
108: 도전 물질 09a: 제1 패턴
109b: 제2 패턴 11, 114, 314: CMP 공정
112, 312: 감광성 물질층 10, 210: 제1 절연 물질
117: 상면 20: 비아 레벨
222: 배선 레벨 24, 424: 소자 분리 영역
326, 426: 트랜지스터 28, 428: 절연 물질층
332: 비매립 패턴
108a, 308a, 408a: 제1 형상
108b, 208b, 308b, 408b: 제2 형상
116, 216, 316, 416a, 416b, 416c, 416d: 제2 절연 물질
310a, 310b, 310c, 310d, 410a, 410b, 410c, 410d: 제1 절연 물질층
330a, 330b, 330c, 330d, 329, 430a, 430b, 430c, 430d, 429: 식각 정지층

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  7. 작업물을 제공하고,
    상기 작업물 상에 제1 절연 물질을 형성하고,
    상기 제1 절연 물질을 패터닝하여 복수의 제1 형상을 위한 제1 패턴 및 상기 복수의 제1 형상을 위한 상기 제1 패턴에 인접한 복수의 제2 형상을 위한 제2 패턴을 형성하고,
    상기 제1 절연 물질 내의 상기 제1 패턴 및 상기 제2 패턴을 도전 물질로 매립하고,
    상기 복수의 제1 형상을 위한 상기 제1 패턴 내부의 상기 도전 물질을 제거하되, 상기 복수의 제2 형상을 위한 상기 제2 패턴 내에 상기 도전 물질은 남기고,
    상기 복수의 제1 형상을 위한 상기 제1 패턴을 제2 절연 물질로 매립하는 것을 포함하되,
    상기 제1 절연 물질 내의 상기 제1 패턴 및 상기 제2 패턴을 도전 물질로 매립하는 것은 다마신 공정을 진행하는 것을 포함하는 반도체 소자의 제조 방법.
  8. 제7항에 있어서,
    상기 복수의 제1 형상을 위한 상기 제1 패턴을 상기 제2 절연 물질로 매립하는 것은, 상기 복수의 제1 형상을 위한 상기 제1 패턴을 스핀-온 글라스(Spin-On Glass; SOG), 3.9 이하의 유전율을 가지는 절연 물질, 산화물, 질화물, 또는 이들의 조합이나 이들의 복합층으로 매립하는 것을 포함하는 반도체 소자의 제조 방법.
  9. 제8항에 있어서,
    상기 복수의 제1 형상을 위한 상기 제1 패턴을 제2 절연 물질로 매립하는 것은, 상기 복수의 제1 형상을 위한 상기 제1 패턴을 상기 제1 절연 물질과 동일한 물질로 매립하는 것을 포함하는 반도체 소자의 제조 방법.
  10. 제7항에 있어서,
    상기 제1 절연 물질 내의 상기 제1 패턴 및 상기 제2 패턴을 매립하고 남은 과잉의 상기 도전 물질을 CMP공정을 이용하여 제거하는 것을 더 포함하는 반도체 소자의 제조 방법.
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  14. 제1 영역 및 상기 제1 영역에 인접한 제2 영역을 포함하는 작업물을 제공하고,
    상기 작업물 상에 상면을 갖는 제1 절연 물질을 형성하고,
    상기 제1 절연 물질을 패터닝하여, 상기 제1 영역의 복수의 제1 형상 및 상기 제2 영역의 복수의 제2 형상을 형성하기 위한 제1 패턴 및 제2 패턴을 형성하고,
    상기 제1 절연 물질 내의 상기 제1 패턴 및 상기 제2 패턴을 도전 물질로 매립하여, 상기 제1 절연 물질 내의 상기 제1 영역에 복수의 제1 형상 및 상기 제2 영역에 복수의 제2 형상을 형성하고,
    상기 제1 절연 물질의 상면 상에 형성된 과잉의 상기 도전 물질을 CMP 공정을 이용하여 제거하고,
    상기 제1 영역의 상기 복수의 제1 형상을 제거하고,
    상기 제1 영역의 상기 복수의 제1 형상을 위한 상기 제1 패턴을 제2 절연 물 질로 매립하는 것을 포함하는 반도체 소자의 제조 방법.
  15. 제14 항에 있어서,
    상기 제1 절연 물질을 형성하는 것은, 복수의 절연 물질층을 형성하는 것을 포함하고,
    상기 제1 절연 물질을 패터닝하여, 상기 제1 영역의 복수의 제1 형상 및 상기 제2 영역의 복수의 제2 형상을 형성하기 위한 제1 패턴 및 제2 패턴을 형성하는 것은, 상기 제1 절연 물질을 형성하는 상기 복수의 절연 물질층 중 적어도 하나의 층 내에 상기 제1 패턴 및 제2 패턴을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  16. 제14 항에 있어서,
    상기 제1 절연 물질을 형성하는 것은, 복수의 절연 물질층을 형성하는 것을 포함하고,
    상기 제1 절연 물질을 패터닝하여, 상기 제1 영역의 복수의 제1 형상 및 상기 제2 영역의 복수의 제2 형상을 형성하기 위한 제1 패턴 및 제2 패턴을 형성하는 것은, 상기 제1 절연 물질의 각각의 상기 복수의 절연 물질층에서 상기 제1 패턴 및 상기 제2 패턴을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  17. 제14 항에 있어서,
    상기 CMP 공정은 제1 CMP 공정이고,
    상기 제1 영역의 상기 복수의 제1 형상을 위한 상기 제1 패턴을 상기 제2 절연 물질로 매립한 후에, 상기 제1 절연 물질의 상면 상에 형성된 과잉의 상기 제2 절연 물질을 제2 CMP 공정을 진행하여 제거하는 것을 더 포함하는 반도체 소자의 제조 방법.
  18. 제14 항에 있어서,
    상기 복수의 제1 형상을 제거하는 것은 CF 4 ; BCl 3 ; 브롬 함유 가스; 염소 함유 가스; 불소 함유 가스; 또는 이들의 조합을 포함하는 습식 식각 공정, 25% CH 3 COOH, 25% H 2 O 2 , 및 50% 탈이온수(deionized water); 20% HF, 40% HNO 3 , 및 40% 탈이온수; 가열된 용액 중의 NaOH의 1N 용액; 에틸렌디아민 테트라아세트산(EthyleneDiamine TetraAcetic acid; EDTA) 및 H 2 O 2 ; 또는 이들의 조합을 포함하는 플라즈마 식각 공정 또는 반응 이온 식각 공정을 포함하는 반도체 소자의 제조 방법.
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