KR20050083453A - 저항소자를 구비하는 비휘발성 메모리 소자의 형성 방법 - Google Patents
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Abstract
균일한 저항 소자를 구비하는 비휘발성 메모리 소자의 형성 방법을 개시한다. 이 방법에 따르면, 먼저 소자분리막이 형성된 반도체 기판 상에 제 1 도전막을 적층한다. 상기 제 1 도전막 상에 마스크 패턴을 형성한다. 싱기 마스크 패턴을 덮는 제 2 도전막을 적층한다. 그리고, 이방성 식각을 진행하여 상기 제 2 도전막을 제거하고 상기 마스크 패턴 양측의 상기 제 1 도전막을 제거하여 상기 마스크 패턴 하부에 상기 제 1 도전막으로 이루어지는 저항 소자를 형성하는 동시에 상기 소자분리막을 노출시킨다. 여기서, 상기 마스크 패턴은 바람직하게는 MTO(medium temperature oxide)로 형성된다. 상기 저항소자가 마스크 패턴에 의해 형성되어 균일한 저항을 확보할 수 있다.
Description
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 좀 더 상세하게는 저항 소자를 구비하는 비휘발성 메모리 소자의 형성 방법에 관한 것이다.
반도체 장치의 저항 소자로 불순물이 도핑된 폴리실리콘을 주로 사용한다. 왜냐하면, 도핑되는 불순물의 농도를 조절함으로써 저항 소자의 저항을 조절하기가 용이하기 때문이다.
종래의 저항소자를 구비하는 비휘발성 메모리 소자를 형성하는 방법의 일 예를 도1내지 도5를 참조하여 설명한다.
도 1을 참조하면, 셀 어레이 영역과 저항 소자 영역을 구비하는 반도체 기판(1)의 전면 상에 패드산화막(3)과 질화막(5)을 형성한다. 상기 질화막(5) 상에 마스크산화막(미도시)을 적층한다. 상기 셀 어레이 영역의 상기 마스크산화막(미도시)을 덮는 포토레지스트 패턴을 형성하고 이를 이용하여 상기 저항 소자 영역의 상기 마스크 산화막을 제거하여 상기 저항 소자 영역에서 상기 질화막(5)을 노출시킨다. 상기 포토레지스트 패턴을 제거한다. 노출된 상기 질화막(5)을 습식 식각으로 제거하여 상기 저항 소자 영역의 패드 산화막(3)을 노출시킨다. 이때 상기 셀 어레이 영역에서 마스크 산화막(미도시)도 제거되어 상기 셀 어레이 영역에서 상기 질화막(5)을 노출시킨다. 상기 셀 어레이 영역의 노출된 질화막(5)을 마스크로 이용하여 상기 저항 소자 영역의 상기 패드 산화막(3)을 제거하여 상기 저항 소자 영역에서 상기 반도체 기판(1)을 노출시킨다. 이러한 상태에서 열산화 공정을 진행하여 노출된 상기 반도체 기판(1)의 표면에 두꺼운 패드 산화막(7)을 형성한다.
도 2를 참조하면, 상기 반도체 기판(1)의 전면 상에 희생막(9) 및 마스크막(11)을 순차적으로 적층한 후, 상기 마스크막(11) 상에 포토레지스트 패턴(미도시)을 형성한다. 상기 포토레지스트 패턴(미도시)을 이용하여 상기 마스크막(11)을 식각하여 마스크 패턴(11)을 형성한다. 상기 포토레지스트 패턴(미도시)을 제거하고, 상기 마스크 패턴(11)을 이용하여, 상기 희생막(9), 상기 패드 산화막들(3, 7) 및 상기 반도체 기판(1)의 소정부분들을 차례대로 식각하여 상기 셀 어레이 영역 및 상기 저항 소자 영역에 각각 복수개의 제 1 트렌치(13a)들 및 제 2 트렌치(13b)들을 형성한다. 상기 셀 어레이 영역에서 상기 제 1 트렌치(13a)들은 좁은 간격으로 형성되고 상기 저항 소자 영역에서 상기 제 2 트렌치(13b)들은 상기 제 1 트렌치(13a)보다 넓은 간격으로 형성된다.
도 3을 참조하면, 상기 제 1 트렌치 (13a) 및 상기 제 2 트렌치(13b) 안에 각각 제 1 임시 소자분리막(15a) 및 제 2 임시 소자분리막(15b)을 형성하고, 상기 마스크 패턴(11) 및 상기 희생막(9)을 제거하여 상기 패드산화막들(3, 7)을 노출시킨다.
도 4를 참조하면, 제 1 도전막을 형성하여 상기 제 1 및 제 2 임시 소자분리막들(15a, 15b) 사이를 채운다. 상기 제 1 도전막은 폴리실리콘막으로 형성한다. 상기 폴리실리콘막에 대해 평탄화 공정을 진행하여 상기 제 1 및 제 2 임시 소자분리막들(15a, 15b)을 노출시킨다. 이때 상기 제 1 임시 소자분리막들(15a) 사이에 제 1 폴리실리콘 패턴(17a)들이 남는 동시에 상기 제 2 임시 소자분리막들(15b) 사이에 제 2 폴리실리콘 패턴(17b)들이 남는다. 상기 평탄화 공정에서 상기 소자분리막들(15a, 15b)의 밀도의 차이에 의해 상기 제 1 폴리실리콘 패턴(17a)의 상부는 평평하게 형성되는 반면 상기 제 2 폴리실리콘 패턴(17b)의 상부는 D부분과 같이 약간 오목하게 형성된다. 이를 디싱(Dishing) 현상이라 한다.
도 5를 참조하면, 상기 노출된 제 1 및 제 2 임시 소자분리막들(15a, 15b)을 리세스시키어 상기 제 1 및 제 2 폴리실리콘 패턴들(17a, 17b) 하부에 각각 제 1 및 제 2 소자분리막들(15c, 15d)을 형성한다. 상기 반도체 기판의 전면 상에 절연막(19)을 형성한다. 상기 절연막(19) 상에 제 2 도전막(21) 및 제 3 도전막(23)을 순차적으로 적층한 후, 식각 공정을 실시하여 상기 저항 소자 영역에서 상기 제 3 도전막(23)및 상기 제 2 도전막(21)을 제거한다. 또한 상기 셀 어레이 영역에서 상기 제 3 도전막(23), 상기 제 2 도전막(21), 상기 절연막(19) 및 상기 제 1 폴리실리콘 패턴(17a)을 순차적으로 패터닝하여 폴리실리콘으로 이루어지는 부유 게이트 패턴(17a)을 형성하고 상기 제 2 도전막(21) 및 상기 제 3 도전막(23)으로 이루어지는 제어 게이트 라인을 형성한다. 상기 제 2 폴리실리콘 패턴(17b)은 저항 소자로 사용된다.
상기 방법에 있어서, 상기 디싱 현상에 의해서 상기 저항 소자의 상부의 표면이 평탄하지 않기에 상기 형성된 저항 소자의 저항을 조절하기가 쉽지 않다.
따라서 본 발명의 기술적 과제는 디싱 현상을 방지하여 균일한 저항을 갖는 저항소자를 구비하는 비휘발성 메모리 소자의 형성 방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 비휘발성 메모리 소자의 형성 방법은 다음과 같다. 먼저, 소자분리막이 형성된 반도체 기판 상에 제 1 도전막을 적층한다. 상기 제 1 도전막 상에 마스크 패턴을 형성한다. 싱기 마스크 패턴을 덮는 제 2 도전막을 적층한다. 그리고, 이방성 식각을 진행하여 상기 제 2 도전막을 제거하고 상기 마스크 패턴 양측의 상기 제 1 도전막을 제거하여 상기 마스크 패턴 하부에 상기 제 1 도전막으로 이루어지는 저항 소자를 형성하는 동시에 상기 소자분리막을 노출시킨다. 여기서, 상기 마스크 패턴은 바람직하게는 MTO(medium temperature oxide)로 형성된다. 상기 제 1 도전막은 불순물이 도핑되거나 도핑되지 않은 폴리실리콘으로 형성될 수 있다. 상기 제 2 도전막은 금속실리사이드막으로 형성될 수 있다.
본 발명의 바람직한 실시예에 따른 비휘발성 메모리 소자의 형성 방법은 다음과 같다. 먼저, 셀 어레이 영역과 저항 소자 영역을 구비하는 반도체 기판을 준비한다. 상기 반도체 기판에 희생막을 적층한다. 상기 희생막을 식각하여 상기 셀 어레이 영역의 상기 반도체 기판에 제 1 트렌치를 형성하고 상기 저항 소자 영역의 상기 반도체 기판에 제 2 트렌치를 형성한다. 상기 제 1 트렌치 안에 제1임시 소자분리막을 형성하는 동시에 상기 제 2 트렌치 안에 제 2 임시 소자분리막을 형성한다. 상기 희생막을 제거한다. 제 1 도전막을 적층하고 평탄화하여 상기 제 1 임시 소자분리막 및 상기 제 2 임시 소자분리막을 노출시킨다. 상기 노출된 제 1 임시 소자분리막 및 제 2 임시 소자분리막의 일정부분들을 식각하여 상기 셀 어레이 영역에 제 1 소자분리막을 형성하는 동시에 상기 저항 소자 영역에 제 2 소자분리막을 형성한다. 상기 반도체 기판의 전면에 절연막을 적층한다. 상기 저항 소자 영역에서 상기 제 1 도전막 및 상기 절연막을 제거하여 상기 제 2 소자분리막을 노출시킨다. 상기 반도체 기판의 전면 상에 제 2 도전막을 적층한다. 상기 저항 소자 영역에서 상기 제 2 도전막 상에 마스크 패턴을 형성한다. 상기 반도체 기판의 전면 상에 제 3 도전막을 형성한다. 그리고, 이방성 식각을 진행하여 상기 저항 소자 영역에서 상기 제 3 도전막을 제거하고 상기 마스크 패턴 양측의 상기 제 2 도전막을 제거하고 상기 마스크 패턴 하부에 상기 제 2 도전막으로 이루어지는 저항 소자를 형성하는 단계를 구비한다. 여기서, 상기 제 1 도전막 및 상기 제 2 도전막은 바람직하게는 불순물이 도핑되거나 도핑되지 않은 폴리실리콘으로 형성된다. 상기 제 3 도전막은 바람직하게는 금속실리사이드막으로 형성된다.
상기 방법에 있어서, 상기 저항 소자는 상기 제 2 소자분리막 상에 형성되며 상기 이방성 식각으로 상기 제 2 소자분리막이 노출될 수 있다. 상기 제 2 트렌치는 상기 제 1 트렌치 보다 넓은 폭을 갖도록 형성된다.
상기 방법에 있어서, 상기 저항 소자가 종래와 같이 디싱 현상을 유발하는 평탄화 공정으로 형성되지 아니하고 마스크 패턴을 이용한 이방성 식각으로 형성되므로 균일한 저항을 갖는 저항 소자를 형성할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
도 6 내지 도 15는 본 발명의 바람직한 실시예에 따른 저항소자를 구비하는 비휘발성 메모리 소자를 형성하는 방법을 순차적으로 나타낸다.
도 6을 참조하면, 셀 어레이 영역과 저항 소자 영역을 구비하는 반도체 기판(100) 상에 패드 산화막(102)을 형성한다. 상기 저항 소자 영역은 주변 회로 영역의 한 부분일 수 있다. 상기 패드 산화막(102)은 열산화 공정으로 형성될 수 있다. 상기 패드 산화막(102) 상에 희생막(104)을 형성한다. 상기 희생막(104)은 바람직하게는 실리콘 질화막으로 형성한다. 상기 희생막(104) 상에 산화막(106) 및 반사방지막(108)을 차례로 적층한다. 상기 산화막(106)은 바람직하게는 HTO(High temperature oxide)막으로 형성될 수 있다. 상기 반사방지막(108)은 바람직하게는 실리콘산화질화막(SiON)으로 형성될 수 있다. 상기 반사방지막(108) 상에 포토레지스트 패턴(PR)을 형성한다.
도 7을 참조하면, 상기 포토레지스트 패턴(PR)을 식각마스크로 사용하여 상기 반사방지막(108)과 상기 산화막(106)을 차례로 식각하여 상기 희생막(104)을 노출시킨다. 상기 희생막(104)을 노출시키는 식각된 산화막 패턴(106)을 식각마스크로 이용하여 상기 희생막(104), 상기 패드 산화막(102) 및 상기 반도체 기판(100)의 소정 부분을 차례로 패터닝하여 상기 셀 어레이 영역에 제 1 트렌치(110a)를 형성하고 상기 저항 소자 영역에 제 2 트렌치(110b)를 형성한다. 상기 제 2 트렌치(110b)는 상기 제 1 트렌치(110a)보다 매우 넓은 폭을 갖도록 형성된다. 상기 식각 과정 동안 상기 반사방지막(108)은 제거된다.
도 8을 참조하면, 소자 분리 절연막을 형성하여 상기 제 1 및 제 2 트렌치(110a, 110b)를 채운다. 상기 소자 분리 절연막은 산화막 계열의 물질로 형성될 수 있다. 상기 소자 분리 절연막에 대해 평탄화 공정을 실시하여 상기 제 1 및 제 2 트렌치(110a, 110b) 안에 각각 제 1 임시 소자분리막(112a) 및 제 2 임시 소자분리막(112b)을 형성하는 동시에 상기 희생막(104)을 노출시킨다. 상기 평탄화 공정에서, 상기 산화막(106)은 제거된다.
도 9를 참조하면, 상기 노출된 희생막(104)을 습식 식각으로 제거하여 상기 임시 소자분리막들(112a, 112b) 사이의 상기 패드 산화막(102)을 노출시킨다. 상기 희생막(104)이 실리콘 질화막으로 형성되었을 경우, 인산을 포함하는 식각 용액으로 제거할 수 있다. 제 1 도전막을 적층하여 상기 임시 소자분리막들(112a, 112b) 사이를 채우고 평탄화하여 상기 임시 소자분리막들(112a, 112b)을 노출시킨다. 이때 상기 셀 어레이 영역에서 상기 제 1 임시 소자분리막들(112a) 사이에 상기 제 1 도전막으로 이루어지는 임시 부유 게이트 패턴(114a)이 남고 상기 저항 소자 영역에서 상기 제 2 임시 소자분리막(112b) 양측으로 제 1 도전막 패턴(114b)이 남는다. 상기 제 1 도전막은 불순물이 도핑되거나 도핑되지 않은 폴리실리콘으로 형성될 수 있다.
도 10을 참조하면, 상기 노출된 임시 소자분리막들(112a, 112b)을 일부 식각하여 상기 임시 부유 게이트 패턴(114a) 및 상기 제 1 도전막 패턴(114b)의 측벽을 노출시키는 동시에 상기 셀 어레이 영역과 상기 저항 소자 영역에 각각 상기 임시 부유 게이트 패턴(114a) 및 상기 제 1 도전막 패턴(114b)의 하부면과 같거나 보다 낮은 높이를 갖는 제 1 소자분리막(112c)과 제 2 소자분리막(112d)을 형성한다.
도 11을 참조하면, 상기 반도체 기판의 전면 상에 절연막(116)을 형성한다. 상기 절연막(116)은 바람직하게는 ONO(Oxide-Nitride-Oxide)막으로 형성한다. 상기 저항 소자 영역에서 상기 절연막(116)과 상기 제 1 도전막 패턴(114b)을 제거하여 상기 제 2 소자분리막(112d)과 상기 패드 산화막(102)을 노출시킨다. 이때 상기 저항 소자 영역을 포함하는 주변회로 영역의 패드 산화막(102)이 노출될 수 있다. 더 나아가, 상기 저항 소자 영역을 포함하는 상기 주변회로 영역에서 노출된 상기 패드 산화막(102) 또한 제거될 수 있다. 이렇게 상기 패드 산화막(102)이 제거될 경우 열산화 공정을 진행하여 상기 패드 산화막(102)이 제거되어 노출된 상기 반도체 기판(100) 상에 열산화막(미도시) 형성할 수 있다. 상기 열산화막은 상기 주변회로 영역에서 주변회로 게이트 절연막으로 사용될 수 있다.
도 12를 참조하면, 상기 반도체 기판(100)의 전면 상에 제 2 도전막(118)과 마스크막(120)을 차례로 적층한다. 상기 제 2 도전막(118)은 바람직하게는 불순물이 도핑되거나 도핑되지 않은 폴리실리콘으로 형성한다. 상기 마스크막은 바람직하게는 MTO(Medium temperature oxide)막으로 형성될 수 있다.
도 13을 참조하면, 포토레지스트 패턴(미도시)을 이용하여 상기 마스크막(120)을 패터닝하여 상기 셀 어레이 영역에서 상기 제 2 도전막(118)을 노출시키는 동시에 상기 저항 소자 영역에서 상기 제 2 도전막(118)을 일부 덮는 마스크 패턴(120b)을 형성한다.
도 14를 참조하면, 상기 반도체 기판(100)의 전면 상에 제 3 도전막(122)을 적층한다. 상기 제 3 도전막(122)은 금속 실리사이드막으로 형성되며 바람직하게는 텅스텐 실리사이드막으로 형성될 수 있다. 도시하지는 않았지만, 상기 제 3 도전막 상에 보호막으로 PETEOS(plasma enhanced tetraethyl orthosilicate, Si(OC2H5)4
)와 같은 산화막을 더 형성할 수 있다. 상기 제 3 도전막(122)과 상기 보호막 사이 또는/그리고 상기 보호막 상에 실리콘질화막으로 식각 저지막을 더 형성할 수 있다.
도 15를 참조하면, 포토레지스트 패턴(미도시)을 이용하여 상기 셀 어레이 영역에서 상기 제 3 도전막(122), 상기 제 2 도전막(118), 상기 절연막(116) 및 상기 임시 부유 게이트 패턴(114a)을 순차적으로 패터닝하여 반도체 기판(100) 상에 상기 제 1 도전막으로 이루어지는 부유 게이트 패턴(114a)을 형성하고 상기 부유 게이트 패턴(114a)을 덮는 절연막 패턴(116) 및 상기 절연막 패턴(116)과 상기 반도체 기판(100)을 덮는 상기 제 2 도전막(118)과 상기 제 3 도전막으로 이루어지는 제어 게이트 라인을 형성한다. 또한 상기 셀 어레이 영역에서 상기 제어 게이트 라인 양측의 상기 반도체 기판(100) 또는 상기 패드 산화막(102)을 노출시킨다. 만약 상기 제 3 도전막(122) 상에 보호막과 식각 저지막이 형성되었으면 상기 패터닝 공정에서 상기 셀 어레이 영역에서 상기 보호막과 식각 저지막도 함께 패터닝된다. 노출된 상기 반도체 기판(100)에 대해 이온주입 공정을 실시할 수 있다.
그리고 상기 셀 어레이 영역을 덮으며 상기 저항 소자 영역을 노출시키는 포토레지스트 패턴(미도시)을 이용하여 상기 저항 소자 영역에서 이방성 식각 공정을 실시하여 상기 제 3 도전막(122) 및 상기 마스크 패턴(120b) 양측의 상기 제 2 도전막(118)을 제거하여 적어도 상기 패드 산화막(102)과 상기 제 2 소자분리막(112d)을 노출시키는 동시에 상기 마스크 패턴(120b) 하부에 상기 제 2 도전막(118)으로 이루어지는 저항 소자(118b)를 형성한다. 만약 상기 제 3 도전막(122) 상에 보호막과 식각 저지막이 형성되었으면 상기 패터닝 공정에서 상기 저항 소자 영역에서 상기 보호막과 식각 저지막도 함께 제거된다. 도시하지는 않았지만, 상기 저항 소자를 형성하기 위한 이방성 식각 공정에서, 상기 저항 소자 영역을 제외한 주변회로 영역에서 주변회로 게이트 패턴 형성을 위한 포토레지스트 패턴(미도시)을 이용하여 상기 제 3 도전막(122), 상기 제 2 도전막(118) 및 상기 패드 산화막(102) (또는 도 11의 과정에서 새로 형성된 주변회로 게이트 절연막)을 차례로 패터닝하여 주변회로 게이트 패턴을 형성할 수 있다.
상기 비휘발성 메모리 소자의 형성 방법에 있어서, 상기 저항 소자(118b)가 종래와 같이 평탄화 공정으로 형성되지 않으므로 디싱 현상이 발생하지 않는다. 따라서 균일한 저항을 갖는 저항 소자(118b)를 형성할 수 있다.
따라서, 본 발명에 의한 저항소자를 구비하는 비휘발성 메모리 소자의 형성 방법에 따르면, 저항소자가 마스크 패턴에 의해 형성되어 종래와 같이 디싱현상을 유발하는 평탄화 공정이 사용되지 않으므로 균일한 저항을 갖는 저항 소자를 형성할 수 있다.
도 1 내지 도 5는 종래 기술에 따른 저항 소자를 구비하는 비휘발성 메모리 소자를 형성하는 방법을 순차적으로 나타낸다.
도 6 내지 도 15는 본 발명의 바람직한 실시예에 따른 저항소자를 구비하는 비휘발성 메모리 소자를 형성하는 방법을 순차적으로 나타낸다.
*도면의 주요 부분에 대한 부호의 설명
1, 100: 반도체 기판 3, 102: 패드 산화막
104: 희생막 15a, 15b, 15c, 15d, 112a, 112b, 112c, 112d: 소자분리막
17a, 17b, 114a, 114b: 제 1 도전막 19. 116: 절연막
118, 118a, 118b: 제 2 도전막 120, 120b: 마스크막
23, 122, 122a: 제 3 도전막
Claims (12)
- 소자분리막이 형성된 반도체 기판 상에 제 1 도전막을 적층하는 단계;상기 제 1 도전막 상에 마스크 패턴을 형성하는 단계;싱기 마스크 패턴을 덮는 제 2 도전막을 적층하는 단계; 및이방성 식각을 진행하여 상기 제 2 도전막을 제거하고 상기 마스크 패턴 양측의 상기 제 1 도전막을 제거하여 상기 마스크 패턴 하부에 상기 제 1 도전막으로 이루어지는 저항 소자를 형성하는 동시에 상기 소자분리막을 노출시키는 단계를 구비하는 비휘발성 메모리 소자의 형성 방법.
- 제 1 항에 있어서,상기 마스크 패턴은 MTO(medium temperature oxide)로 형성되는 것을 특징으로 하는 비휘발성 메모리 소자의 형성 방법.
- 제 1 항에 있어서,상기 제 1 도전막은 불순물이 도핑되거나 도핑되지 않은 폴리실리콘으로 형성되는 것을 특징으로 하는 비휘발성 메모리 소자의 형성 방법.
- 제 1 항에 있어서,상기 제 2 도전막은 금속실리사이드막으로 형성되는 것을 특징으로 하는 비휘발성 메모리 소자의 형성 방법.
- 셀 어레이 영역과 저항 소자 영역을 구비하는 반도체 기판을 준비하는 단계;상기 반도체 기판에 희생막을 적층하는 단계;상기 희생막을 식각하여 상기 셀 어레이 영역의 상기 반도체 기판에 제 1 트렌치를 형성하고 상기 저항 소자 영역의 상기 반도체 기판에 제 2 트렌치를 형성하는 단계;상기 제 1 트렌치 안에 제 1 임시 소자분리막을 형성하는 동시에 상기 제 2 트렌치 안에 제 2 임시 소자분리막을 형성하는 단계;상기 희생막을 제거하는 단계;제 1 도전막을 적층하고 평탄화하여 상기 제 1 임시 소자분리막 및 상기 제 2 임시 소자분리막을 노출시키는 단계;상기 노출된 제 1 임시 소자분리막 및 제 2 임시 소자분리막의 일정부분들을 식각하여 상기 셀 어레이 영역에 제 1 소자분리막을 형성하는 동시에 상기 저항 소자 영역에 제 2 소자분리막을 형성하는 단계;상기 반도체 기판의 전면에 절연막을 적층하는 단계;상기 저항 소자 영역에서 상기 제 1 도전막 및 상기 절연막을 제거하여 상기 제 2 소자분리막을 노출시키는 단계;상기 반도체 기판의 전면 상에 제 2 도전막을 적층하는 단계;상기 저항 소자 영역에서 상기 제 2 도전막 상에 마스크 패턴을 형성하는 단계;상기 반도체 기판의 전면 상에 제 3 도전막을 형성하는 단계; 및이방성 식각을 진행하여 상기 저항 소자 영역에서 상기 제 3 도전막을 제거하고 상기 마스크 패턴 양측의 상기 제 2 도전막을 제거하고 상기 마스크 패턴 하부에 상기 제 2 도전막으로 이루어지는 저항 소자를 형성하는 단계를 구비하는 비휘발성 메모리 소자의 형성 방법.
- 제 5 항에 있어서,상기 마스크 패턴은 MTO(medium temperature oxide)로 형성되는 것을 특징으로 하는 비휘발성 메모리 소자의 형성 방법.
- 제 5 항에 있어서,상기 제 1 도전막 및 상기 제 2 도전막은 불순물이 도핑되거나 도핑되지 않은 폴리실리콘으로 형성되는 것을 특징으로 하는 비휘발성 메모리 소자의 형성 방법.
- 제 5 항에 있어서,상기 제 3 도전막은 금속실리사이드막으로 형성되는 것을 특징으로 하는 비휘발성 메모리 소자의 형성 방법.
- 제 5 항에 있어서,상기 저항 소자는 상기 제 2 소자분리막 상에 형성되며 상기 이방성 식각으로 상기 제 2 소자분리막이 노출되는 것을 특징으로 하는 비휘발성 메모리 소자의 형성 방법.
- 제 5 항에 있어서,상기 절연막은 ONO(oxide-nitride-oxide)막으로 형성되는 것을 특징으로 하는 비휘발성 메모리 소자의 형성 방법.
- 제 5 항에 있어서,상기 희생막은 실리콘질화막 또는 실리콘산화질화막으로 형성되는 것을 특징으로 하는 비휘발성 메모리 소자의 형성 방법.
- 제 5 항에 있어서,상기 제 2 트렌치는 상기 제 1 트렌치 보다 넓은 폭을 갖도록 형성되는 것을 특징으로 하는 비휘발성 메모리 소자의 형성 방법.
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|---|---|---|---|---|
| KR100789511B1 (ko) * | 2005-04-05 | 2007-12-28 | 가부시끼가이샤 도시바 | 반도체 장치 |
| KR101409373B1 (ko) * | 2007-09-04 | 2014-06-19 | 인피니언 테크놀로지스 아게 | 반도체 소자의 제조 방법 및 그에 의해 제조된 반도체 소자 |
-
2004
- 2004-02-23 KR KR1020040011971A patent/KR20050083453A/ko not_active Application Discontinuation
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