KR20050030008A - 플래쉬 메모리 소자의 제조 방법 - Google Patents
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Abstract
셀 어레이 영역에서 부유 전극을 셀프얼라인 방식으로 형성하는 플래쉬 메모리 소자의 제조 방법에 관하여 개시한다. 본 발명에 따른 플래쉬 메모리 소자의 제조 방법에서는 제1 높이의 상면을 가지는 반도체 기판의 소자 분리 영역에 상기 반도체 기판의 활성 영역을 한정하는 트렌치를 형성한다. 상기 트렌치를 채우는 소자분리막 부분과 상기 소자분리막 부분으로부터 상기 반도체 기판의 상면 위로 소정 높이 만큼 돌출되어 상기 제1 높이 보다 높은 제2 높이의 상면을 가지는 격리막 부분을 가지는 산화막을 형성한다. 상기 산화막 중 격리막 부분이 상기 트렌치의 폭 보다 좁은 폭을 가지도록 상기 격리막 부분의 폭을 감소시켜 부유 전극 형성 영역을 한정하는 격리막을 형성한다. 상기 격리막을 통하여 노출되는 상기 반도체 기판의 활성 영역 위에 상기 격리막에 의하여 셀프얼라인되는 부유 전극을 형성한다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 미세화된 선폭을 가지는 플래쉬 메모리 소자의 제조 방법에 관한 것이다.
최근, 전기적으로 데이터의 입출력이 가능한 EEPROM (electrically erasable and programmable ROM) 또는 플래쉬 메모리에 대한 수요가 늘고 있다. 플래쉬 메모리 소자는 전기적으로 데이터의 소거와 저장이 가능하고 전원이 공급되지 않아도 데이터의 보존이 가능하기 때문에 그 응용 분야가 다양해지고 있다.
비휘발성 메모리 소자중 집적도 측면에서 직렬의 메모리 셀 구조를 가지는 낸드(NAND)형 플래쉬 메모리 소자가 각광을 받고 있다. NAND형 플래쉬 메모리 소자의 셀 어레이 영역에 있는 각 셀은 실리콘 기판 위에 게이트 산화막, 부유 전극, 인터폴리 절연막 및 제어 전극이 차례로 적층되어 있는 구조를 가지며, 데이터는 게이트 산화막과 인터폴리 절연막 사이에 있는 부유 전극에 저장된다.
미합중국 특허 제6,482,728호에는 NAND형 플래쉬 메모리 소자의 부유 전극을 형성하기 위하여 포토리소그래피 공정을 이용하는 방법이 개시되어 있다.
그러나, 플래쉬 메모리 소자의 선폭이 미세화되고 셀 피치가 점차 작아짐에 따라 활성 영역과 소자 분리 영역의 폭이 줄어들고 있다. 특히, 소자의 선폭이 감소함에 따라 상기 언급한 종래 기술에서와 같이 부유 전극을 포토리소그래피 공정에 의하여 형성하는 경우에는 활성 영역과 부유 전극과의 얼라인 마진 (align margin)이 부족하여 정확한 얼라인이 용이하지 않게 된다. 따라서, 활성 영역과 부유 전극과의 사이에 미스얼라인(mis-align)으로 인하여 문제가 발생하게 된다. 예를 들면, 부유 전극 형성시 포토리소그래피 공정에서 미스얼라인이 발생하면, 게이트 프로파일 형성을 위한 식각 공정시 활성 영역의 일부가 파여 제거되는 피팅(pitting) 현상이 발생하게 된다.
본 발명의 목적은 상기한 종래 기술에서의 문제점을 해결하고자 하는 것으로, 미세화된 선폭을 가지는 셀 어레이 영역에서 얼라인 마진 부족에 따라 발생되는 문제점을 해결할 수 있는 플래쉬 메모리 소자의 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명에 따른 플래쉬 메모리 소자의 제조 방법에서는 제1 높이의 상면을 가지는 반도체 기판의 소자 분리 영역에 상기 반도체 기판의 활성 영역을 한정하는 트렌치를 형성한다. 상기 트렌치를 채우는 소자분리막 부분과 상기 소자분리막 부분으로부터 상기 반도체 기판의 상면 위로 소정 높이 만큼 돌출되어 상기 제1 높이 보다 높은 제2 높이의 상면을 가지는 격리막 부분을 가지는 산화막을 형성한다. 상기 산화막 중 격리막 부분이 상기 트렌치의 폭 보다 좁은 폭을 가지도록 상기 격리막 부분의 폭을 감소시켜 부유 전극 형성 영역을 한정하는 격리막을 형성한다. 상기 격리막을 통하여 노출되는 상기 반도체 기판의 활성 영역 위에 상기 격리막에 의하여 셀프얼라인되는 부유 전극을 형성한다.
상기 트렌치를 형성하는 단계에서는 상기 반도체 기판 위에 패드 산화막을 형성하고, 상기 패드 산화막 위에 질화막을 형성한 후, 포토레지스트 패턴을 이용하여 상기 질화막, 패드 산화막 및 반도체 기판을 식각한다.
바람직하게는, 상기 산화막을 형성하는 단계에서 상기 제2 높이가 상기 부유 전극의 높이 보다 더 높게 되도록 한다.
본 발명에 따른 플래쉬 메모리 소자의 제조 방법에서는 상기 패드 산화막을 제거하는 단계를 더 포함한다. 바람직하게는, 상기 부유 전극 형성 영역을 한정하는 격리막을 형성하는 단계에서는 상기 패드 산화막의 제거와 동시에 상기 격리막 부분의 폭을 감소시킨다.
또한, 본 발명에 따른 플래쉬 메모리 소자의 제조 방법에서는 상기 부유 전극을 형성하기 전에, 상기 반도체 기판의 활성 영역 위에 터널 산화막을 형성하는 단계를 더 포함하며, 상기 부유 전극은 상기 터널 산화막 위에 형성된다.
상기 부유 전극을 형성하기 위하여, 먼저 상기 터널 산화막 및 상기 격리막을 완전히 덮는 제1 도전층을 형성한 후, 상기 격리막이 노출될 때까지 상기 제1 도전층을 CMP(chemical mechanical polishing) 공정에 의하여 연마한다.
바람직하게는, 상기 부유 전극은 상기 부유 전극의 양 측에서 상기 소자분리막 부분과 상기 부유 전극과의 오버랩 영역이 존재하도록 형성된다. 더욱 바람직하게는, 상기 오버랩 영역은 상기 부유 전극의 양 측에서 각각 동일한 크기의 폭으로 형성된다.
본 발명에 따른 플래쉬 메모리 소자의 제조 방법에서는 상기 소자 분리 영역에서 상기 산화막 중 상기 제1 높이 보다 높고 상기 부유 전극의 높이 보다 낮은 상면을 가지는 소자분리막 만이 상기 트렌치 내에 남도록 상기 격리막을 제거하는 단계를 더 포함한다. 그 후, 상기 부유 전극 및 소자분리막 위에 인터폴리 절연막을 형성하고, 상기 인터폴리 절연막 위에 제어 전극을 형성하기 위한 제2 도전층을 형성한다.
상기 반도체 기판은 상기 부유 전극이 형성되는 셀 어레이 영역과, 상기 셀 어레이 영역 근방에 형성되는 주변 회로 영역을 포함하고, 상기 주변 회로 영역에서는 상기 셀 어레이 영역의 활성 영역 위에 형성된 적층 구조와 동일한 적층 구조를 가진다. 여기서, 상기 셀 어레이 영역 및 상기 주변 회로 영역에서 상기 적층 구조를 구성하는 각 막들의 높이가 각각 동일하다.
본 발명에 따른 플래쉬 메모리 소자의 제조 방법에서는 상기 산화막을 형성한 후 상기 주변 회로 영역에서만 상기 산화막의 높이를 낮추는 단계를 더 포함할 수 있다. 이 경우, 상기 산화막의 높이를 낮추기 위하여 먼저 상기 산화막이 형성된 결과물 중 주변 회로 영역 만을 노출시키는 포토레지스트 패턴을 형성하고, 이어서 상기 주변 회로 영역에서 상기 산화막을 상면으로부터 소정 깊이 만큼 제거한다.
본 발명에 의하면, 플래쉬 메모리 소자의 셀 어레이 영역에서 부유 전극을 셀프얼라인 방식으로 형성함으로써 반도체 소자의 고집적화에 따라 회로 선폭이 미세화되어도 미스얼라인을 고려한 얼라인 마진을 별도로 확보할 필요가 없고, 얼라인 마진 부족에 따른 종래 기술에서의 문제점을 해결할 수 있으며, 작은 셀 피치를 가지는 셀 어레이 영역에서도 포토리소그래피 공정에서 허용되는 선폭 보다 더 작은 선폭의 회로를 구현할 수 있다.
다음에, 본 발명의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.
도 1 내지 도 12는 본 발명의 바람직한 실시예에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 1 내지 도 12 각각에 있어서, 셀 어레이 영역(“CELL”로 표시함) 및 주변 회로 영역(“PERI”로 표시함)이 함께 도시되어 있다.
도 1을 참조하면, 반도체 기판(10), 예를 들면 실리콘 기판상의 전면에 패드 산화막(12)을 형성하고, 상기 패드 산화막(12) 위에 마스크로 사용될 실리콘 질화막(14)을 약 1400Å의 두께로 형성한다. 그 후, 상기 반도체 기판(10)의 활성 영역 및 소자 분리 영역을 한정하도록 상기 실리콘 질화막(14) 위에 제1 포토레지스트 패턴(16)을 형성한다.
도 2를 참조하면, 상기 제1 포토레지스트 패턴(16)을 식각 마스크로 하여 상기 실리콘 질화막(14), 패드 산화막(12) 및 반도체 기판(10)을 차례로 식각하여 상기 반도체 기판(10)에 트렌치(T)를 형성한다.
도 3을 참조하면, 상기 제1 포토레지스트 패턴(16)을 제거한 후, 각 활성 영역을 절연막으로 격리시키기 위하여 상기 트렌치(T)가 형성된 결과물 위에 산화막(20)을 형성한다.
도 4를 참조하면, 상기 실리콘 질화막(14)의 상면이 노출될 때까지 CMP(chemical mechanical polishing) 공정에 의하여 상기 산화막(20)을 연마하여 소자 분리 영역에 평탄화된 산화막(20a)을 형성한다. 이 때, 상기 평탄화된 산화막(20a)은 후속 공정에서 형성될 부유 전극의 높이 보다 더 높은 상면을 가지도록 형성한다. 셀 어레이 영역에서 상기 평탄화된 산화막(20a)은 상기 트렌치(T)를 채우는 소자분리막(20b) 부분과 상기 소자분리막(20b) 부분으로부터 상기 반도체 기판(10)의 상면 위로 소정 높이 만큼 돌출되어 상기 반도체 기판(10)의 상면 보다 높은 상면을 가지는 격리막(20c) 부분을 가진다.
도 5를 참조하면, 상기 평탄화된 산화막(20a)이 형성된 결과물 중 주변 회로 영역 만을 노출시키는 제2 포토레지스트 패턴(30)을 형성한다.
도 6을 참조하면, 상기 실리콘 질화막(14) 및 평탄화된 산화막(20a)이 노출되어 있는 주변 회로 영역에서 산화막과 질화막과의 식각 선택비 차이를 이용하여 습식 또는 건식 식각 방법에 의하여 평탄화된 산화막(20a)을 상면으로부터 소정 깊이 만큼 제거한다. 그 결과, 상기 주변 회로 영역에서만 상기 평탄화된 산화막(20a)의 높이가 낮아지게 된다.
도 7을 참조하면, 상기 제2 포토레지스트 패턴(30)을 제거한 후, 셀 어레이 영역 및 주변 회로 영역에서 산화막과 질화막과의 식각 선택비 차이를 이용하여 상기 실리콘 질화막(14)을 습식 식각 방법에 의하여 제거하여 상기 패드 산화막(12)을 노출시킨다.
도 8을 참조하면, 셀 어레이 영역 및 주변 회로 영역에서 상기 패드 산화막(12)을 습식 식각 방법에 의하여 제거하여 상기 반도체 기판(10)의 상면을 노출시킨다. 그 결과, 상기 평탄화된 산화막(20a) 중 상기 반도체 기판(10)의 상면 위로 노출되어 있는 격리막(20c) 부분도 일부 식각된다. 상기 격리막(20c)은 셀 어레이 영역에서 부유 전극이 셀프얼라인 방식으로 형성될 수 있도록 부유 전극 영역을 한정하는 역할을 하게 된다.
도 9를 참조하면, 상기 반도체 기판(10)의 노출된 상면 즉 활성 영역 위에 터널 산화막(32)을 예를 들면 열산화 공정에 의하여 형성하고, 그 위에 상기 터널 산화막(32) 및 평탄화된 산화막(20a)의 격리막(20c)을 완전히 덮는 제1 도전층(40)을 형성한다. 상기 제1 도전층(40)은 예를 들면 도핑된 폴리실리콘으로 이루어진다.
도 10을 참조하면, 상기 제1 도전층(40)을 CMP 공정에 의하여 상기 평탄화된 산화막(20a)의 격리막(20c) 상면이 노출될 때까지 연마하여 셀 어레이 영역에 셀프얼라인 방식으로 부유 전극(40a)을 형성한다. 이와 같은 구조에 있어서, 상기 트렌치(T) 내에 형성되어 있는 소자분리막(20b)과 상기 부유 전극(40a)과의 사이에는 소정 폭(W1) 만큼의 오버랩 영역이 존재하며, 상기 오버랩 영역은 상기 부유 전극(40a)의 양 측에서 동일한 크기의 폭을 가진다.
도 11을 참조하면, 산화막과 폴리실리콘막과의 식각 선택비 차이를 이용한 습식 식각 공정에 의하여 상기 각 부유 전극(40a) 사이에 있는 격리막(20c)을 제거한다. 그 결과, 상기 트렌치(T) 내에는 소자분리막(20b)이 남게 된다. 여기서, 상기 소자분리막(20b)의 상면은 상기 반도체 기판(10)의 상면 보다 높고 상기 부유 전극(40a)의 상면 보다 낮게 되도록 한다.
도 12를 참조하면, 상기 부유 전극(40a) 및 소자분리막(20b) 위에 인터폴리 절연막(42)을 형성한다. 상기 인터폴리 절연막(42)은 예를 들면 ONO(oxide/nitride/oxide)막으로 형성될 수 있다.
그 후, 상기 인터폴리 절연막(42) 위에 제어 전극을 형성하기 위한 제2 도전층(50)을 형성한다. 상기 제2 도전층(50)은 도핑된 폴리실리콘막(52)과 금속 실리사이드막(54)과의 복합막으로 구성될 수 있다. 상기 금속 실리사이드막(54)은 예를 들면 텅스텐 실리사이드막으로 이루어진다.
상기와 같은 방법으로 형성된 구조에 있어서, 주변 회로 영역에서는 셀 어레이 영역의 활성 영역 위에 형성된 적층 구조와 동일한 적층 구조를 가지게 되며, 그 적층 구조를 구성하는 각 막들의 높이도 동일하게 된다.
상기한 바와 같이, 셀 어레이 영역에서 상기 부유 전극(40a)이 셀프얼라인 방식으로 형성된다. 따라서, 반도체 소자의 고집적화에 따라 회로 선폭이 미세화되어도 미스얼라인을 고려한 얼라인 마진을 별도로 확보할 필요가 없으며, 작은 셀 피치를 가지는 셀 어레이 영역에서도 포토리소그래피 공정에서 허용되는 선폭 보다 더 작은 선폭의 회로를 구현할 수 있다.
본 발명에 따른 플래쉬 메모리 소자의 제조 방법에서는 미세화된 선폭을 가지는 셀 어레이 영역에서 얼라인 마진 부족에 따라 발생되는 문제점을 해결하기 위하여 셀 어레이 영역에서 부유 전극을 셀프얼라인 방식으로 형성한다. 그 결과, 반도체 소자의 고집적화에 따라 회로 선폭이 미세화되어도 미스얼라인을 고려한 얼라인 마진을 별도로 확보할 필요가 없고, 얼라인 마진 부족에 따른 종래 기술에서의 문제점을 해결할 수 있으며, 작은 셀 피치를 가지는 셀 어레이 영역에서도 포토리소그래피 공정에서 허용되는 선폭 보다 더 작은 선폭의 회로를 구현할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
도 1 내지 도 12는 본 발명의 바람직한 실시예에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
10: 반도체 기판, 12: 패드 산화막, 14; 실리콘 질화막, 16: 제1 포토레지스트 패턴, 20: 산화막, 20a: 평탄화된 산화막, 20b: 소자분리막, 20c: 격리막, 30: 제2 포토레지스트 패턴, 40: 제1 도전층, 40a: 부유 전극, 42: 인터폴리 절연막, 50: 제2 도전층, 52: 도핑된 폴리실리콘막, 54: 금속 실리사이드막.
Claims (20)
- 제1 높이의 상면을 가지는 반도체 기판의 소자 분리 영역에 상기 반도체 기판의 활성 영역을 한정하는 트렌치를 형성하는 단계와,상기 트렌치를 채우는 소자분리막 부분과 상기 소자분리막 부분으로부터 상기 반도체 기판의 상면 위로 소정 높이 만큼 돌출되어 상기 제1 높이 보다 높은 제2 높이의 상면을 가지는 격리막 부분을 가지는 산화막을 형성하는 단계와,상기 산화막 중 격리막 부분이 상기 트렌치의 폭 보다 좁은 폭을 가지도록 상기 격리막 부분의 폭을 감소시켜 부유 전극 형성 영역을 한정하는 격리막을 형성하는 단계와,상기 격리막을 통하여 노출되는 상기 반도체 기판의 활성 영역 위에 상기 격리막에 의하여 셀프얼라인되는 부유 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제1항에 있어서,상기 트렌치를 형성하는 단계는상기 반도체 기판 위에 패드 산화막을 형성하는 단계와,상기 패드 산화막 위에 질화막을 형성하는 단계와,포토레지스트 패턴을 이용하여 상기 질화막, 패드 산화막 및 반도체 기판을 식각하는 단계를 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제2항에 있어서,상기 산화막을 형성하는 단계에서는 상기 제2 높이가 상기 부유 전극의 높이 보다 더 높게 되도록 하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제2항에 있어서,상기 패드 산화막을 제거하는 단계를 더 포함하고,상기 부유 전극 형성 영역을 한정하는 격리막을 형성하는 단계에서는 상기 패드 산화막의 제거와 동시에 상기 격리막 부분의 폭을 감소시키는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제1항에 있어서,상기 부유 전극을 형성하기 전에, 상기 반도체 기판의 활성 영역 위에 터널 산화막을 형성하는 단계를 더 포함하고,상기 부유 전극은 상기 터널 산화막 위에 형성되는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제5항에 있어서,상기 터널 산화막은 열산화 공정에 의하여 형성되는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제5항에 있어서,상기 부유 전극을 형성하는 단계는상기 터널 산화막 및 상기 격리막을 완전히 덮는 제1 도전층을 형성하는 단계와,상기 격리막이 노출될 때까지 상기 제1 도전층을 CMP(chemical mechanical polishing) 공정에 의하여 연마하는 단계를 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제7항에 있어서,상기 제1 도전층은 도핑된 폴리실리콘으로 이루어지는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제1항에 있어서,상기 부유 전극은 상기 부유 전극의 양 측에서 상기 소자분리막 부분과 상기 부유 전극과의 오버랩 영역이 존재하도록 형성되는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제9항에 있어서,상기 오버랩 영역은 상기 부유 전극의 양 측에서 각각 동일한 크기의 폭으로 형성되는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제1항에 있어서,상기 소자 분리 영역에서 상기 산화막 중 상기 제1 높이 보다 높고 상기 부유 전극의 높이 보다 낮은 상면을 가지는 소자분리막 만이 상기 트렌치 내에 남도록 상기 격리막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제11항에 있어서,상기 격리막은 습식 식각 공정에 의하여 제거되는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제11항에 있어서,상기 부유 전극 및 소자분리막 위에 인터폴리 절연막을 형성하는 단계와,상기 인터폴리 절연막 위에 제어 전극을 형성하기 위한 제2 도전층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제13항에 있어서,상기 인터폴리 절연막은 ONO(oxide/nitride/oxide)막으로 형성되는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제13항에 있어서,상기 제2 도전층은 도핑된 폴리실리콘막과 금속 실리사이드막과의 복합막으로 구성되는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제1항에 있어서,상기 반도체 기판은 상기 부유 전극이 형성되는 셀 어레이 영역과, 상기 셀 어레이 영역 근방에 형성되는 주변 회로 영역을 포함하고,상기 주변 회로 영역에서는 상기 셀 어레이 영역의 활성 영역 위에 형성된 적층 구조와 동일한 적층 구조를 가지는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제16항에 있어서,상기 셀 어레이 영역 및 상기 주변 회로 영역에서 상기 적층 구조를 구성하는 각 막들의 높이가 각각 동일한 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제16항에 있어서,상기 산화막을 형성한 후 상기 주변 회로 영역에서만 상기 산화막의 높이를 낮추는 단계를 더 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제18항에 있어서,상기 산화막의 높이를 낮추는 단계는상기 산화막이 형성된 결과물 중 주변 회로 영역 만을 노출시키는 포토레지스트 패턴을 형성하는 단계와,상기 주변 회로 영역에서 상기 산화막을 상면으로부터 소정 깊이 만큼 제거하는 단계를 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제19항에 있어서,상기 산화막은 산화막과 질화막과의 식각 선택비 차이를 이용하여 습식 또는 건식 식각 방법에 의하여 제거되는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
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| KR1020030066313A KR20050030008A (ko) | 2003-09-24 | 2003-09-24 | 플래쉬 메모리 소자의 제조 방법 |
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100578646B1 (ko) * | 2004-06-30 | 2006-05-11 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 플로팅 게이트 형성 방법 |
| US7560386B2 (en) | 2006-03-20 | 2009-07-14 | Samsung Electronics Co., Ltd. | Method of manufacturing nonvolatile semiconductor memory device |
| US7608509B2 (en) | 2005-08-01 | 2009-10-27 | Samsung Electronics Co., Ltd. | Method of manufacturing a flash memory device having compensation members formed on edge portions of a tunnel oxide layer |
-
2003
- 2003-09-24 KR KR1020030066313A patent/KR20050030008A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100578646B1 (ko) * | 2004-06-30 | 2006-05-11 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 플로팅 게이트 형성 방법 |
| US7608509B2 (en) | 2005-08-01 | 2009-10-27 | Samsung Electronics Co., Ltd. | Method of manufacturing a flash memory device having compensation members formed on edge portions of a tunnel oxide layer |
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