KR100688579B1 - Ｎａｎｄ형 플래쉬 메모리 소자 및 그 제조 방법 - Google Patents

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김민철
신진현
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삼성전자주식회사
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Abstract

셀 영역에서 터널 산화막 위에 제1 플로팅 게이트 도전층의 양 측벽을 덮는 절연 스페이서를 포함하는 NAND형 플래쉬 메모리 소자 및 그 제조 방법에 관하여 개시한다. 본 발명에 따른 NAND형 플래쉬 메모리 소자는 반도체 기판의 제1 방향을 따라 제1 폭의 상면을 가지도록 한정된 활성 영역과, 상기 활성 영역상에서 상기 제1 방향을 따라 상기 제1 폭으로 연장되어 있는 터널 산화막과, 상기 활성 영역 위에서 상기 터널 산화막 위에 상기 제1 방향을 따라 상기 제1 폭 보다 작은 제2 폭으로 연장되어 있는 제1 플로팅 게이트 도전층을 포함한다. 상기 제1 플로팅 게이트 도전층 위에는 상기 제1 플로팅 게이트 도전층과 전기적으로 접촉되어 있고 상기 제1 방향에서 상기 제2 폭 보다 큰 제2 폭으로 연장되어 있는 제2 플로팅 게이트 도전층이 형성된다.
NAND, 터널 산화막, 씨닝, 절연 스페이서, 활성 영역 에지

Description

ＮＡＮＤ형 플래쉬 메모리 소자 및 그 제조 방법 {NAND type flash memory device and method of manufacturing the same}
도 1은 종래 기술에 따른 NAND형 플래쉬 메모리 소자의 셀 구조 및 그 제조 방법을 설명하기 위한 소자의 단면도이다.
도 2a 내지 도 2g는 본 발명의 바람직한 실시예에 따른 NAND형 플래쉬 메모리 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100: 반도체 기판, 100a: 활성 영역, 102: 제1 절연막, 110: 제1 플로팅 게이트 도전층, 112: 마스크 패턴, 114: 절연 스페이서, 116: 트렌치, 120: 제2 절연막, 122: 리세스, 130: 제2 플로팅 게이트 도전층, 132: 제3 절연막, 140: 게이트간 절연막, 150: 콘트롤 게이트 도전층.
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 NAND형 플래쉬 메모리 소자 및 그 제조 방법에 관한 것이다.
플래쉬 메모리 소자와 같은 비휘발성 메모리 소자의 셀에 저장된 정보는 전 원이 차단되어도 소멸되지 않는다. 따라서, 플래쉬 메모리 소자는 메모리 카드 등에 널리 사용된다. 플래쉬 메모리 소자는 NAND형 플래쉬 메모리 소자와 NOR형 플래쉬 메모리 소자로 구분된다. NAND형 플래쉬 메모리 소자의 셀 어레이 영역은 복수개의 스트링으로 구성된다. 여기서, 각 스트링은 직렬 연결된 스트링 선택 트랜지스터, 복수개의 셀 트랜지스터 및 접지 선택 트랜지스터로 구성된다. 상기 스트링 선택 트랜지스터의 드레인 영역은 비트 라인과 접속되고, 상기 접지 선택 트랜지스터의 소스 영역은 공통 소스 라인과 접속된다. 한편, NOR형 플래쉬 메모리 소자의 셀 어레이 영역은 복수개의 셀 트랜지스터, 비트 라인들 및 공통 소스 라인들을 포함한다. 여기서, 상기 비트 라인 및 공통 소스 라인 사이에는 하나의 셀 트랜지스터만이 개재된다. 따라서, NAND형 플래쉬 메모리 소자는 NOR형 플래쉬 메모리 소자에 비해 높은 집적도를 보인다.
NAND형 플래쉬 메모리 소자의 집적도가 높아짐에 따라 그 제조 공정에서 SA-STI (Self Aligned Shallow Trench Isolation) 방식을 이용하여 소자 분리막을 형성하는 기술이 이용되고 있다.
도 1은 종래 기술에 따른 NAND형 플래쉬 메모리 소자의 셀 구조 및 그 제조 방법을 설명하기 위한 소자의 단면도이다.
도 1을 참조하면, 반도체 기판(10) 상에 터널 산화막(12)과, 플로팅 게이트용 제1 도전층(14)을 순차적으로 형성한 후, SA-STI 방식을 이용하는 식각 공정에 의하여 상기 제1 도전층(14) 및 터널 산화막(12)을 패터닝하고 소자 분리용 트렌치를 형성한 후, 상기 트렌치 내에 절연 물질을 채워 소자 분리막(16)을 형성한다. 상기 소자 분리막(16)에 의해 상기 반도체 기판(10)의 활성 영역(17)이 정의된다.
이어서, 결과물상의 전면에 플로팅 게이트를 형성하기 위한 제2 도전층(18)을 형성한 후 식각 공정에 의해 상기 제2 도전층(18)중 소자 분리막(16) 상의 일부를 제거한다. 이로써, 제1 도전층(14) 및 제2 도전층(18)으로 이루어지는 플로팅 게이트(20)가 형성된다.
상기 플로팅 게이트(20)가 형성된 결과물상에 유전막(22) 및 콘트롤 게이트용 제3 도전층(24)을 형성하여 NAND 플래쉬 메모리 소자의 셀을 제조한다.
상기한 바와 같은 구조를 가지는 종래 기술에 따른 NAND형 플래쉬 메모리 소자에서는 상기 반도체 기판(10)의 활성 영역(17)의 상부 에지 부분에서 터널 산화막(12)의 두께가 다른 부분에 비해 상대적으로 얇아지는 씨닝(thinning) 현상이 초래된다. 이와 같은 씨닝 현상이 발생되면 전계 집중에 의하여 터널 산화막(12)의 열화가 초래될 뿐 아니라 트랜지스터 구동시 활성 영역(17)과 소자 분리막(16)과의 경계면에서 채널이 먼저 형성되어 턴-온(turn-on)된 후 활성 영역(17)의 센터에 채널이 형성되어 턴-온되는 현상, 즉 트랜지스터가 마치 두 개의 Vth를 갖는 것처럼 보이는 험프(hump) 현상이 유발되는 등 소자의 신뢰도가 저하된다.
본 발명은 상기한 바와 같은 종래 기술에서의 문제점을 해결하고자 하는 것으로, 활성 영역 에지 부분에서 터널 산화막의 씨닝 현상으로 인한 신뢰도 저하를 방지할 수 있는 새로운 구조를 가지는 NAND형 플래쉬 메모리 소자를 제공하는 것이다.
본 발명의 다른 목적은 활성 영역 에지 부분에서 터널 산화막의 씨닝 현상으로 인한 신뢰도 저하를 방지할 수 있는 NAND형 플래쉬 메모리 소자의 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명에 따른 NAND형 플래쉬 메모리 소자는 반도체 기판의 제1 방향을 따라 제1 폭의 상면을 가지도록 한정된 활성 영역과, 상기 활성 영역상에서 상기 제1 방향을 따라 상기 제1 폭으로 연장되어 있는 터널 산화막과, 상기 활성 영역 위에서 상기 터널 산화막 위에 상기 제1 방향을 따라 상기 제1 폭 보다 작은 제2 폭으로 연장되어 있는 제1 플로팅 게이트 도전층과, 상기 제1 플로팅 게이트 도전층 위에서 상기 제1 플로팅 게이트 도전층과 전기적으로 접촉되어 있고 상기 제1 방향에서 상기 제2 폭 보다 큰 제3 폭으로 연장되어 있는 제2 플로팅 게이트 도전층과, 상기 제2 플로팅 게이트 도전층 위에 형성된 게이트간 절연막과, 상기 게이트간 절연막 위에 형성된 콘트롤 게이트 도전층을 포함한다.
바람직하게는, 상기 제2 플로팅 게이트 도전층은 상기 제1 방향에서 컵 형상의 단면 형상을 가지며 그 상면에 요부가 형성되어 있다.
또한 바람직하게는, 상기 터널산화막 위에서 제1 플로팅 게이트 도전층의 측벽 및 제2 플로팅 게이트 도전층의 측벽을 덮는 절연 스페이서를 더 포함한다. 상기 절연 스페이서는 한 쌍의 절연 스페이서를 포함하고, 상기 한 쌍의 절연 스페이서는 상기 제1 방향에서 상기 활성 영역의 양단부 에지 부분 위에서 상기 제1 플로팅 게이트 도전층의 양 측벽 및 제2 플로팅 게이트 도전층의 양 측벽을 각각 덮는 다.
상기 다른 목적을 달성하기 위하여, 본 발명에 따른 NAND형 플래쉬 메모리 소자의 제조 방법에서는 반도체 기판상에 제1 절연막 및 제1 플로팅 게이트 도전층을 차례로 형성한다. 상기 제1 플로팅 게이트 도전층 위에 마스크 패턴을 형성한다. 상기 마스크 패턴을 식각 마스크로 하여 상기 제1 플로팅 게이트 도전층을 식각하여 상기 제1 절연막을 노출시킨다. 상기 제1 플로팅 게이트 도전층의 양 측벽 및 상기 마스크 패턴의 양 측벽을 덮는 한 쌍의 절연 스페이서를 형성한다. 상기 마스크 패턴 및 절연 스페이서를 식각 마스크로 하여 상기 제1 절연막 및 반도체 기판의 일부를 식각하여 상기 반도체 기판에 트렌치를 형성하여 상기 반도체 기판에 상기 트렌치에 의하여 활성 영역을 정의한다. 상기 트렌치를 매립하는 제2 절연막을 상기 마스크 패턴의 상면 높이까지 형성한다. 상기 마스크 패턴 및 그 주위에 있는 상기 제2 절연막을 일부 제거하여 상기 제1 플로팅 게이트 도전층 위에 컵 형상의 리세스를 형성한다. 상기 리세스 내에 컵 형상의 단면 형상을 가지며 그 상면에 요부가 형성되어 있는 제2 플로팅 게이트 도전층을 형성한다. 상기 제2 플로팅 게이트 도전층 위에 게이트간 절연막을 형성한다. 상기 게이트간 절연막 위에 형성된 콘트롤 게이트 도전층을 형성한다.
바람직하게는, 제1 방향에서 상기 트렌치에 의해 한정되는 상기 활성 영역의 폭이 상기 제1 방향에서의 상기 제1 플로팅 게이트 도전층의 폭 보다 더 크게 되도록 상기 트렌치를 형성한다. 특히 바람직하게는, 상기 제1 방향에서 상기 제2 플로팅 게이트 도전층의 폭은 상기 제1 플로팅 게이트 도전층의 폭 보다 더 크게 형성 된다.
상기 마스크 패턴 및 그 주위에 있는 상기 제2 절연막을 일부 제거하기 위하여 습식 식각 방법을 이용할 수 있다.
바람직하게는, 상기 제2 플로팅 게이트 도전층을 형성하기 위하여 먼저 상기 리세스 내에 게이트용 도전층 및 제3 절연막을 차례로 형성한다. 그 후, 상기 게이트용 도전층 및 제3 절연막을 평탄화하여 상기 게이트용 도전층으로 이루어지는 상기 제2 플로팅 게이트 도전층을 형성하는 동시에 상기 제2 절연막의 상면을 노출시킨다. 그리고, 상기 리세스 내에 있는 제3 절연막은 제거한다. 상기 제3 절연막이 제거될 때 상기 제2 절연막의 일부도 함께 제거될 수 있다.
본 발명에 의하면, 셀 영역에서 터널 산화막 위에 제1 플로팅 게이트 도전층의 양 측벽을 덮는 절연 스페이서를 포함함으로써 셀 트랜지스터의 구동시 터널 산화막 중 활성 영역의 에지에 인접한 부분은 사용되지 않는다. 터널 산화막의 씨닝 현상 발생 가능성이 있는 활성 영역의 에지 부분은 셀 트랜지스터 구동에 사용되지 않음으로써 신뢰도 저하를 방지할 수 있다.
다음에, 본 발명의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.
도 2a 내지 도 2g는 본 발명의 바람직한 실시예에 따른 NAND형 플래쉬 메모리 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 2a를 참조하면, 반도체 기판(100), 예를 들면 실리콘 기판상에 제1 절연막(102) 및 제1 플로팅 게이트 도전층(110)을 차례로 형성한다. 상기 제1 절연막 (102)은 터널 산화막을 형성하기 위한 것으로서, 예를 들면 실리콘 산화막으로 이루어질 수 있다. 상기 제1 플로팅 게이트 도전층(110)은 예를 들면 도핑된 폴리실리콘층으로 이루어질 수 있다.
상기 제1 플로팅 게이트 도전층(110) 위에 마스크 패턴(112)을 형성한다. 상기 마스크 패턴(112)은 실리콘 질화막으로 이루어질 수 있다.
상기 마스크 패턴(112)을 식각 마스크로 하여 상기 제1 플로팅 게이트 도전층(110)을 식각하여 상기 제1 절연막(102)을 노출시킨다.
도 2b를 참조하면, 도 2a의 결과물 전면에 스페이서 형성용 절연막을 약 100 ∼ 500Å의 두께로 형성한 후 다시 에치백하여, 상기 제1 절연막(102) 위에 상기 제1 플로팅 게이트 도전층(110)의 양 측벽 및 상기 마스크 패턴(112)의 양 측벽을 덮는 절연 스페이서(114)를 형성한다. 바람직하게는, 상기 절연 스페이서(114)는 상기 제1 절연막(102) 위에서 상기 제1 절연막(102)을 약 100 ∼ 500Å의 폭 만큼 덮도록 형성된다. 상기 절연 스페이서(114)는 예를 들면 실리콘 질화막으로 이루어질 수 있다.
그 후, 상기 마스크 패턴(112) 및 절연 스페이서(114)를 식각 마스크로 하여 상기 제1 절연막(102) 및 반도체 기판(100)의 일부를 식각하여 상기 반도체 기판(100)에 트렌치(116)를 형성한다. 상기 트렌치(116)에 의하여 상기 반도체 기판(100)에는 활성 영역(100a)이 정의된다.
도 2c를 참조하면, 상기 트렌치(116)를 매립하는 제2 절연막(120)을 형성한 후, CMP (Chemical Mechanical Polishing) 방법에 의해 상기 마스크 패턴(112)의 상면이 노출될 때까지 상기 제2 절연막(120)을 평탄화하여 상기 마스크 패턴(112)의 상면과 상기 제2 절연막(120)의 상면이 대략 동일한 레벨로 되도록 한다. 상기 제2 절연막(120)은 예를 들면 실리콘 산화막으로 이루어질 수 있다.
도 2d를 참조하면, 상기 마스크 패턴(112) 및 그 주위에 있는 상기 제2 절연막(120)을 일부 제거하여 상기 제1 플로팅 게이트 도전층(110) 위에 컵 형상의 리세스(122)를 형성한다. 이를 위하여, 먼저 상기 마스크 패턴(112)의 일부를 습식 식각 방법으로 제거한 후, 상기 제2 절연막(120)을 습식 식각 방법으로 등방성 식각하여 상기 제2 절연막(120)의 폭을 좁힌다. 상기 마스크 패턴(112)이 실리콘 질화막으로 이루어진 경우, 상기 마스크 패턴(112)의 습식 식각은 예를 들면 인산(H3PO4)을 이용하여 행해질 수 있다. 또한, 상기 제2 절연막(120)이 실리콘 산화막으로 이루어진 경우, 상기 제2 절연막(120)의 습식 식각은 불산(HF)을 이용하여 행해질 수 있다.
도 2d에는 상기 리세스(122)에서 상기 제1 플로팅 게이트 도전층(110) 위에 상기 마스크 패턴(112)의 일부가 잔존하는 것으로 도시되어 있으나, 상기 리세스(122) 내에서 상기 마스크 패턴(112)이 완전히 제거되어 상기 제1 플로팅 게이트 도전층(110)의 상면이 노출될 수도 있다.
도 2e를 참조하면, 상기 리세스(122)에서 상기 제1 플로팅 게이트 도전층(110) 위에 상기 마스크 패턴(112)의 일부가 잔존하는 경우, 상기 잔존하는 마스크패턴(112)을 완전히 제거한다. 그 후, 상기 컵 형상의 리세스(122) 내에 게이트용 도전층 및 제3 절연막(132)을 차례로 형성한다. 상기 게이트용 도전층 및 제3 절연막(132)을 평탄화하여 상기 게이트용 도전층으로 이루어지는 제2 플로팅 게이트 도전층(130)을 형성하는 동시에 상기 제2 절연막(120)의 상면을 노출시킨다. 그 결과, 상기 리세스(122) 내에는 컵 형상의 단면 형상을 가지는 제2 플로팅 게이트 도전층(130)이 형성된다. 상기 제2 플로팅 게이트 도전층(130)은 약 50 ∼ 200Å의 두께로 형성될 수 있다. 상기 제2 플로팅 게이트 도전층(130)의 상면에는 요부가 형성되어 있다. 상기 리세스(122) 내에서 상기 제2 플로팅 게이트 도전층(130) 상면의 요부 내에는 상기 제3 절연막(132)이 남아 있다.
상기 제2 플로팅 게이트 도전층(130)은 상기 제1 플로팅 게이트 도전층(110)과 전기적으로 접촉되어 있으며, 도 2e의 단면에서 볼 때 상기 제1 플로팅 게이트 도전층(110)의 폭 보다 더 큰 폭을 가진다.
상기 제1 플로팅 게이트 도전층(110) 및 상기 제2 플로팅 게이트 도전층(130)은 플로팅 게이트를 구성한다. 상기 제2 플로팅 게이트 도전층(130)에 의해 상기 플로팅 게이트의 전체 표면적이 증가되어 최종적으로 플로팅 게이트와 후속 공정에서 형성되는 콘트롤 게이트와의 커플링 비가 증가될 수 있다.
도 2f를 참조하면, 상기 리세스(122) 내에서 상기 제2 플로팅 게이트 도전층(130) 상면의 요부 내에 있는 상기 제3 절연막(132)을 제거하여 상기 제2 플로팅 게이트 도전층(130) 상면을 완전히 노출시킨다. 상기 제2 절연막(120) 및 제3 절연막(132)이 각각 산화막으로 이루어진 경우, 상기 제3 절연막(132)이 제거될 때 상기 제2 절연막(120)의 일부도 함께 제거될 수 있다. 이와 같이 상기 제2 절연막 (120)이 일부 제거됨으로써 상기 트렌치(116) 내에는 상기 제2 절연막(120)의 나머지 부분으로 이루어지는 소자분리막이 형성된다.
도 2g를 참조하면, 상기 제2 플로팅 게이트 도전층(130) 위에 게이트간 절연막(140)을 형성하고, 그 위에 콘트롤 게이트 도전층(150)을 형성한다. 상기 게이트간 절연막(140)은 산화막/질화막/산화막의 적층 구조로 형성될 수 있다. 상기 콘트롤 게이트 도전층(150)은 도핑된 폴리실리콘층으로 이루어질 수 있다.
도 2g의 단면에서 볼 때, 상기 트렌치(116) (또는, 상기 트렌치(116) 내의 소자분리막)에 의해 한정되는 상기 활성 영역(100a)의 폭(W1)은 상기 제1 플로팅 게이트 도전층(110)의 폭(W2) 보다 더 크다. 또한, 상기 제2 플로팅 게이트 도전층(130)의 폭(W3)은 상기 제1 플로팅 게이트 도전층(W2)의 폭 보다 더 크다. 또한, 상기 활성 영역(100a)상에서 터널 산화막을 구성하는 상기 제1 절연막(102)은 상기 활성 영역의 폭(W1)과 대략 동일한 폭으로 연장된다. 따라서, 상기 제1 플로팅 게이트 도전층(110)은 상기 터널 산화막을 구성하는 상기 제1 절연막(102) 보다 더 작은 폭을 가진다.
본 발명에 따른 NAND형 플래쉬 메모리 소자는 셀 영역에서 터널 산화막 위에 제1 플로팅 게이트 도전층의 양 측벽을 덮는 절연 스페이서를 포함한다. 플로팅 게이트는 상기 터널 산화막 위에 형성된 상기 절연 스페이서의 폭 만큼 활성 영역의 에지 부분으로부터 이격되며, 따라서 셀 트랜지스터의 구동시 터널 산화막 중 활성 영역의 에지에 인접한 부분은 사용되지 않는다. 이와 같이 터널 산화막의 씨닝 현상 발생 가능성이 있는 활성 영역의 에지 부분은 셀 트랜지스터 구동에 사용되지 않음으로써 신뢰도 저하를 방지할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.

Claims (14)

  1. 반도체 기판의 제1 방향을 따라 제1 폭의 상면을 가지도록 한정된 활성 영역과,
    상기 활성 영역상에서 상기 제1 방향을 따라 상기 제1 폭으로 연장되어 있는 터널 산화막과,
    상기 활성 영역 위에서 상기 터널 산화막 위에 상기 제1 방향을 따라 상기 제1 폭 보다 작은 제2 폭으로 연장되어 있는 제1 플로팅 게이트 도전층과,
    상기 제1 플로팅 게이트 도전층 위에서 상기 제1 플로팅 게이트 도전층과 전기적으로 접촉되어 있고 상기 제1 방향에서 상기 제2 폭 보다 큰 제3 폭으로 연장되어 있는 제2 플로팅 게이트 도전층과,
    상기 제2 플로팅 게이트 도전층 위에 형성된 게이트간 절연막과,
    상기 게이트간 절연막 위에 형성된 콘트롤 게이트 도전층을 포함하는 것을 특징으로 하는 NAND형 플래쉬 메모리 소자.
  2. 제1항에 있어서,
    상기 제2 플로팅 게이트 도전층은 상기 제1 방향에서 컵 형상의 단면 형상을 가지며 그 상면에 요부가 형성되어 있는 것을 특징으로 하는 NAND형 플래쉬 메모리 소자.
  3. 제1항에 있어서,
    상기 터널산화막 위에서 제1 플로팅 게이트 도전층의 측벽 및 제2 플로팅 게이트 도전층의 측벽을 덮는 절연 스페이서를 더 포함하는 것을 특징으로 하는 NAND형 플래쉬 메모리 소자.
  4. 제3항에 있어서,
    상기 절연 스페이서는 한 쌍의 절연 스페이서를 포함하고,
    상기 한 쌍의 절연 스페이서는 상기 제1 방향에서 상기 활성 영역의 양단부 에지 부분 위에서 상기 제1 플로팅 게이트 도전층의 양 측벽 및 제2 플로팅 게이트 도전층의 양 측벽을 각각 덮는 것을 특징으로 하는 NAND형 플래쉬 메모리 소자.
  5. 반도체 기판상에 제1 절연막 및 제1 플로팅 게이트 도전층을 차례로 형성하는 단계와,
    상기 제1 플로팅 게이트 도전층 위에 마스크 패턴을 형성하는 단계와,
    상기 마스크 패턴을 식각 마스크로 하여 상기 제1 플로팅 게이트 도전층을 식각하여 상기 제1 절연막을 노출시키는 단계와,
    상기 제1 플로팅 게이트 도전층의 양 측벽 및 상기 마스크 패턴의 양 측벽을 덮는 한 쌍의 절연 스페이서를 형성하는 단계와,
    상기 마스크 패턴 및 절연 스페이서를 식각 마스크로 하여 상기 제1 절연막 및 반도체 기판의 일부를 식각하여 상기 반도체 기판에 트렌치를 형성하여 상기 반 도체 기판에 상기 트렌치에 의하여 활성 영역을 정의하는 단계와,
    상기 트렌치를 매립하는 제2 절연막을 상기 마스크 패턴의 상면 높이까지 형성하는 단계와,
    상기 마스크 패턴 및 그 주위에 있는 상기 제2 절연막을 일부 제거하여 상기 제1 플로팅 게이트 도전층 위에 컵 형상의 리세스를 형성하는 단계와,
    상기 리세스 내에 컵 형상의 단면 형상을 가지며 그 상면에 요부가 형성되어 있는 제2 플로팅 게이트 도전층을 형성하는 단계와,
    상기 제2 플로팅 게이트 도전층 위에 게이트간 절연막을 형성하는 단계와,
    상기 게이트간 절연막 위에 형성된 콘트롤 게이트 도전층을 형성하는 단계를 포함하는 것을 특징으로 하는 NAND형 플래쉬 메모리 소자의 제조 방법.
  6. 제5항에 있어서,
    제1 방향에서 상기 트렌치에 의해 한정되는 상기 활성 영역의 폭이 상기 제1 방향에서의 상기 제1 플로팅 게이트 도전층의 폭 보다 더 크게 되도록 상기 트렌치를 형성하는 것을 특징으로 하는 NAND형 플래쉬 메모리 소자의 제조 방법.
  7. 제6항에 있어서,
    상기 제1 방향에서 상기 제2 플로팅 게이트 도전층의 폭은 상기 제1 플로팅 게이트 도전층의 폭 보다 더 크게 형성되는 것을 특징으로 하는 NAND형 플래쉬 메모리 소자의 제조 방법.
  8. 제5항에 있어서,
    상기 마스크 패턴 및 그 주위에 있는 상기 제2 절연막을 일부 제거하기 위하여 습식 식각 방법을 이용하는 것을 특징으로 하는 NAND형 플래쉬 메모리 소자의 제조 방법.
  9. 제5항에 있어서,
    상기 제2 플로팅 게이트 도전층을 형성하는 단계는
    상기 리세스 내에 게이트용 도전층 및 제3 절연막을 차례로 형성하는 단계와,
    상기 게이트용 도전층 및 제3 절연막을 평탄화하여 상기 게이트용 도전층으로 이루어지는 상기 제2 플로팅 게이트 도전층을 형성하는 동시에 상기 제2 절연막의 상면을 노출시키는 단계와,
    상기 리세스 내에 있는 제3 절연막을 제거하는 단계를 포함하는 것을 특징으로 하는 NAND형 플래쉬 메모리 소자의 제조 방법.
  10. 제9항에 있어서,
    상기 제3 절연막이 제거될 때 상기 제2 절연막의 일부도 함께 제거되는 것을 특징으로 하는 NAND형 플래쉬 메모리 소자의 제조 방법.
  11. 제5항 또는 제10항에 있어서,
    상기 제2 절연막 및 제3 절연막은 각각 산화막으로 이루어지는 것을 특징으로 하는 NAND형 플래쉬 메모리 소자의 제조 방법.
  12. 제5항에 있어서,
    상기 제1 절연막은 산화막으로 이루어지는 것을 특징으로 하는 NAND형 플래쉬 메모리 소자의 제조 방법.
  13. 제5항에 있어서,
    상기 마스크 패턴 및 절연 스페이서는 질화막으로 이루어지는 것을 특징으로 하는 NAND형 플래쉬 메모리 소자의 제조 방법.
  14. 제5항에 있어서,
    상기 게이트간 절연막은 산화막/질화막/산화막의 적층 구조로 형성되는 것을 특징으로 하는 NAND형 플래쉬 메모리 소자의 제조 방법.
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