KR20070113860A - 플래시 메모리 셀 및 그 제조방법 - Google Patents

플래시 메모리 셀 및 그 제조방법 Download PDF

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KR20070113860A
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memory cell
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이승철
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Abstract

본 발명은 고집적 플래시 메모리 소자에 있어 간섭 특성 및 커플링비 특성을 향상시킬 수 있는 플래시 메모리 셀 및 그 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 기판과, 일부가 상기 기판 상으로 돌출되도록 상기 기판 내에 형성된 필드 산화막과, 상기 필드 산화막의 양측으로 노출된 상기 기판 상에 형성된 터널 산화막과, 상기 필드 산화막에 의해 전기적으로 분리되도록 상기 터널 산화막 상에 형성되되, 상기 터널 산화막으로부터 일정거리 이격된 지점으로부터 최상부까지는 그 양측부가 일정 폭만큼 리세스되고 상기 최상부와 리세스된 상기 양측부가 일정 경사각을 갖는 경사면에 의해 연결된 형태를 갖는 플로팅 게이트와, 상기 플로팅 게이트를 포함한 상기 필드 산화막 상부의 단차를 따라 형성된 유전체막과, 상기 유전체막 상부의 단차를 따라 형성된 컨트롤 게이트를 구비한 플래시 메모리 셀을 제공한다.
플래시 메모리 소자, 플로팅 게이트, ASA-FG, 간섭, 커플링비.

Description

플래시 메모리 셀 및 그 제조방법{FLASH MEMORY CELL AND METHOD FOR MANUFACTURING THE SAME}
도 1a 내지 도 1c는 일반적인 70nm급 플래시 메모리 소자에서 적용하고 있는 SA-FG 공정을 설명하기 위해 도시한 공정단면도.
도 2는 플래시 메모리 셀 형성기술 변천에 따른 간섭 특성 및 커플링비 특성을 나타낸 도면.
도 3은 본 발명의 실시예에 따른 플래시 메모리 소자를 도시한 단면도.
도 4a 내지 도 4g는 도 3에 도시된 본 발명의 실시예에 따른 플래시 메모리 소자 제조방법을 도시한 공정단면도.
<도면의 주요 부분에 대한 부호의 설명>
10, 40 : 기판 11 : 패드 산화막
12, 44 : 패드 질화막 13, 45 : 필드 산화막
14, 41 : 터널 산화막 15, 42 : 플로팅 게이트용 폴리실리콘막
16, 49 : 유전체막 17, 50 : 컨트롤 게이트
43 : 버퍼 산화막 47 : 포토레지스트 패턴
48 : 식각공정 42a, 42b : 플로팅 게이트
본 발명은 플래시 메모리 소자 기술에 관한 것으로, 특히 개선된 ASA-FG(Advanced Self Aligned Floating Gate) 공정을 적용한 낸드(NAND) 플래시(FLASH) 메모리 셀 및 그 제조방법에 관한 것이다.
소자의 미세화와 함께 낸드 플래시 메모리 소자(NAND flash memory device)의 대용량화를 실현하기 위하여 낸드 플래시 메모리 소자의 셀 형성기술은 다양한 변화를 거듭하고 있다.
예컨대, 80㎚급 플래시 메모리 소자에서는 일반적인 스택(stack) 구조, 예컨대 기판 상에 플로팅 게이트, 유전체막 및 컨트롤 게이트가 차례로 적층된 구조로 플래시 메모리 셀을 형성하였는데, 이는 고집적화에 한계가 따라 이보다 좀 더 고집적화된 70㎚급 플래시 메모리 소자에서는 SA-FG(Self Align-Floating Gate)공정을 적용하여 플래시 메모리 셀을 형성하였다.
도 1a 내지 도 1c는 이러한 SA-FG공정을 적용한 플래시 메모리 셀 제조방법을 도시한 공정단면도이다.
먼저, 도 1a에 도시된 바와 같이, 기판(10) 상에 패드 산화막(11) 및 패드 질화막(12)을 차례로 형성한 후, 이들의 일부를 식각하여 기판(10) 내에 복수의 트 렌치(미도시)를 형성한다.
이어서, 트렌치가 매립되도록 HDP(High Density Plasma) 산화막을 증착한 후 CMP(Chemical Mechanical Polishing) 공정을 실시하여 이를 평탄화한다. 이로써, 트렌치 내부에 고립된 필드 산화막(13)이 형성된다.
이어서, 도 1b에 도시된 바와 같이, 인산(H3PO4)을 이용한 습식식각공정을 실시하여 패드 질화막(12, 도 1a 참조)을 제거하고, BOE(Buffered Oxide Etchant) 용액을 이용하여 패드 산화막(11, 도 1a 참조)을 제거한다.
이어서, 도 1c에 도시된 바와 같이, 필드 산화막(13)으로 인해 노출된 기판(10) 상부에 게이트 산화막(14)을 형성한 후, 필드 산화막(13)을 덮도록 플로팅 게이트용 폴리실리콘막을 증착한다.
이어서, 평탄화공정을 실시하여 필드 산화막(13)을 통해 서로 분리된 복수의 플로팅 게이트(15)을 형성한다. 그런 다음, 폴리 실리콘과 산화막 간의 식각 선택비를 이용한 식각공정을 실시하여 필드 산화막(13)을 일정 깊이 리세스(recess)시킨다.
이어서, 플로팅 게이트(15)와 필드 산화막(13) 상부의 단차를 따라 유전체막(16)을 증착한 후, 유전체막(16) 상부에 컨트롤 게이트(17)를 형성한다.
그러나, 이러한 SA-FG 공정에 다르면 패드 산화막(11)을 제거하기 위한 습식식각공정시 필드 산화막(13) 가장자리 부분에 모트(moat)가 발생하여 누설전류를 증가시키는 문제가 발생한다.
따라서, 최근 60㎚ 이하급 플래시 메모리 소자에서는 소자의 집적화를 만족시키면서 상기 모트 문제를 해결하기 위한 A(Advanced)SA-FG 공정을 적용하고 있다. ASA-FG 공정은 게이트 절연막(또는, 터널 산화막)의 질을 확보하기 위해서 플로팅 게이트를 이루는 폴리실리콘막을 사용하여 하부 게이트 전극 프로파일(profile)을 먼저 정의한 후 소자분리 공정을 실시하는 공정을 말한다.
한편, 상기와 같이 점차로 고집적화되는 낸드 플래시 메모리 소자의 셀 형성시 가장 중요시 되는 부분은 간섭(interference) 및 커플링비(coupling ratio) 특성의 확보이다. 이는, 플래시 메모리 소자가 고집적화 될수록 플로팅 게이트 간의 간격이 감소함에 따라 간섭 특성이 열화되고 유전체막의 면적이 감소함에 따라 커플링비 특성이 열화되기 때문이다.
도 2는 플래시 메모리 셀 형성기술 변천에 따른 간섭 특성 및 커플링비 특성을 나타낸 도면이다. 도 2를 참조하면, 플래시 메모리 소자가 고집적화되면서, 즉 일반적인 FG 공정에서 ASA-FG 공정으로 갈수록 점차로 간섭 특성 및 커플링비 특성이 열화되는 것을 알 수 있다.
따라서, 현재는 고집적화되는 플래시 메모리 소자에 있어 간섭 특성 및 커플링비 특성 향상을 위한 플래시 메모리 셀 제조 기술의 확보가 중요한 시점이다.
따라서, 본 발명은 상기한 문제점을 해결하기 위하여 안출된 것으로서, 고집적 플래시 메모리 소자에 있어 간섭 특성 및 커플링비 특성을 향상시킬 수 있는 플 래시 메모리 셀 및 그 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 기판과, 일부가 상기 기판 상으로 돌출되도록 상기 기판 내에 형성된 필드 산화막과, 상기 필드 산화막의 양측으로 노출된 상기 기판 상에 형성된 터널 산화막과, 상기 필드 산화막에 의해 전기적으로 분리되도록 상기 터널 산화막 상에 형성되되, 상기 터널 산화막으로부터 일정거리 이격된 지점으로부터 최상부까지는 그 양측부가 일정 폭만큼 리세스되고 상기 최상부와 리세스된 상기 양측부가 일정 경사각을 갖는 경사면에 의해 연결된 형태를 갖는 플로팅 게이트와, 상기 플로팅 게이트를 포함한 상기 필드 산화막 상부의 단차를 따라 형성된 유전체막과, 상기 유전체막 상부의 단차를 따라 형성된 컨트롤 게이트를 구비한 플래시 메모리 셀을 제공한다.
또한, 상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 필드 산화막이 형성되고, 상기 필드 산화막에 의해 서로 전기적으로 분리된 복수의 플로팅 게이트가 형성된 기판을 제공하는 단계와, 상기 플로팅 게이트 최상부의 양측 모서리를 선택적으로 식각하여 일정 경사각을 갖고 상기 플로팅 게이트의 최상부와 양측부를 각각 연결하는 경사면을 형성하는 단계와, 상기 필드 산화막의 최상부가 상기 플로팅 게이트의 최상부보다 낮아지도록 상기 필드 산화막을 일정 깊이 리세스시키는 단계와, 이웃하는 상기 플로팅 게이트 간의 간격을 증가시키기 위해 식각공정을 실시하여 상기 필드 산화막으로 인해 노출된 상기 플로팅 게이트의 양측부를 일정 폭만큼 리세스시키는 단계와, 상기 플로팅 게이트를 포함한 상기 필드 산화막 상부의 단차를 따라 유전체막을 형성하는 단계와, 상기 유전체막 상부의 단차를 따라 컨트롤 게이트를 형성하는 단계를 포함하는 플래시 메모리 셀 제조방법을 제공한다.
통상의 ASA-FG 공정에 따라 플래시 메모리 셀을 제조하다 보면 플래시 메모리 셀의 고집적화를 만족시킬 수는 있으나, 간섭 특성 및 커플링비 특성이 열화되는 문제가 있다.
따라서, 본 발명에서는 기존의 ASA-FG 공정을 적용하되, 플래시 메모리 셀을 구성하는 플로팅 게이트 형성시 플로팅 게이트가 최상부의 양측 모서리에서 일정 경사각의 경사면을 갖는 요철(凸) 형태를 갖도록 함으로써, 이웃하는 플로팅 게이트 간의 간격을 증가시켜 간섭 특성을 향상시키고 플로팅 게이트와 유전체막 간의 접촉 면적을 증가시켜 커플링비 특성을 향상시키는 효과를 얻게 된다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타 낸다.
실시예
도 3은 본 발명의 실시예에 따른 플래시 메모리 셀을 도시한 단면도이다.
도 3을 참조하면, 본 발명의 실시예에 따른 플래시 메모리 셀은 기판(40) 내에 형성된 필드 산화막(45)과, 필드 산화막(45)으로 인해 노출된 기판(40) 상에 형성된 터널 산화막(41)과, 필드 산화막(45)을 통해 전기적으로 분리되도록 터널 산화막(41) 상에 형성되되, 터널 산화막(41)으로부터 일정거리 이격된 지점으로부터 최상부까지는 그 양측부가 일정 폭(W2-W1)만큼 리세스되고 최상부와 양측부가 일정 경사각을 갖는 경사면('S' 부위 참조)에 의해 연결된 형태를 갖는 플로팅 게이트(42b)를 구비한다.
또한, 일반적인 플래시 메모리 셀과 같이 플로팅 게이트(42b)를 포함한 필드 산화막(45) 상부의 단차를 따라 형성된 유전체막(49)과, 유전체막(49) 상부의 단차를 따라 형성된 컨트롤 게이트(50)를 더 구비한다.
이때, 가장 중요한 것은 서로 이웃하는 플로팅 게이트(42b) 간의 간격(W2)이 기존(W1, 도 1c 참조)보다 증가하도록, 플로팅 게이트(42b)가 상부 영역에서 일정 폭만큼 리세스되어 형성되는 것이다. 예컨대, 플로팅 게이트(42b)는 최상부로부터 일정 깊이-터널 산화막(41)으로부터 일정거리 이격된 지점-까지는 일정 폭(W2-W1)만큼 리세스되고, 그 하부에서는 리세스되지 않고 터널 산화막(41)과 동일한 폭으로 형성된다. 이를 통해, 이웃하는 플로팅 게이트(42b) 간의 간격(W2)을 기존(W1)보다 증가시켜 고집적 플래시 메모리 셀의 간섭 특성을 향상시킬 수 있다.
또한, 플로팅 게이트(42b) 상부의 단차를 따라 형성되는 유전체막(49)의 길이(length)가 증가되도록, 플로팅 게이트(42b)가 최상부와 양측부가 일정 경사각을 갖는 경사면('S' 부위 참조)에 의해 연결된 형태, 즉 양측 최상부 모서리에서 경사면(S)을 갖는 것이 중요하다. 바람직하게, 경사면(S)은 포지티브(positive)한 프로파일(profile)의 경사(slope)를 갖는다. 이를 통해, 플로팅 게이트(42b)와 접촉되는 유전체막(49)의 전체적인 길이를 증가시켜 고집적 플래시 메모리 셀의 커플링비 특성을 향상시킬 수 있다.
도 4a 내지 도 4g는 도 3에 도시된 본 발명의 실시예에 따른 플래시 메모리 셀의 제조방법을 도시한 공정단면도이다. 여기서는, 전술한 ASA-FG 공정을 적용하되, 이웃하는 플로팅 게이트 간 간격 및 플로팅 게이트와 유전체막 간의 접촉 면적을 증가시키기 위해 플로팅 게이트의 일부를 리세스시키는 식각공정을 추가한다.
먼저, 도 4a에 도시된 바와 같이, 전처리 세정에 의해 세정된 기판(40)이 제공된다. 여기서, 전처리 세정공정은 DHF(Diluted HF)로 세정한 후 SC-1(NH4OH/H2O2/H2O)으로 실시되거나, BOE(Buffer Oxide Etchant)로 세정한 후 SC-1로 순차적으로 실시될 수 있다.
이어서, 웰(well) 형성용 이온주입공정과 문턱전압 조절용 이온주입공정을 실시할 수 있다.
이어서, 산화공정을 실시하여 기판(40) 상에 터널 산화막(게이트 산화막, 41)을 형성한 후, 터널 산화막(41) 상에 플로팅 게이트용 폴리실리콘막(42)을 증착한다.
이어서, 폴리실리콘막(42) 상에 보호층으로 버퍼 산화막(43) 및 패드 질화막(44)을 형성한다. 여기서, 버퍼 산화막(43)은 패드 질화막(44) 증착시 가해지는 스트레스(stress)에 의해 폴리실리콘막(42)이 데미지(damage)를 입는 것을 방지하기 위해 형성한다.
또한, 패드 질화막(44)은 후속 필드 산화막을 형성하기 위한 CMP(Chemical Mechanical Polishing) 공정시 리세스(recess)되는 정도를 고려하여 충분히 두껍게 증착하는 것이 바람직하다. 이러한 패드 질화막(44)은 CMP 공정시 폴리실리콘막(42)을 보호하는 기능을 수행한다.
이어서, 패드 질화막(44), 버퍼 산화막(43), 폴리실리콘막(42), 터널 산화막(41) 및 기판(40)의 일부를 선택적으로 식각하여 기판(40) 내부에 액티브 영역과 필드 영역을 정의하는 복수의 트렌치(미도시)를 형성한다.
이어서, 트렌치가 매립되도록 소자 분리용 절연막, 예컨대 HDP 산화막을 증착한 후 CMP 공정을 통해 이를 평탄화하여 트렌치 내부에 고립된 필드 산화막(45)을 형성한다. 이때, CMP 공정은 패드 질화막(44)을 식각 정지층으로 이용하여 실시하고, 필드 산화막(45)이 형성된 전체 구조 상부를 평탄화한다. 이로써, 평탄화되는 전체 구조 상부는 전면에 걸쳐 균일한 EFH(Effective Fox Height)를 갖게 된다.
이어서, 도 4b에 도시된 바와 같이, 인산(H3PO4), HF 및 BOE 중 어느 하나의 용액을 이용한 습식식각공정을 실시하여 패드 질화막(44, 도 4a 참조)을 제거한다. 이러한 패드 질화막(44)의 제거시에는 필드 산화막(45)도 함께 일정 두께, 예컨대 약 200Å 정도 식각되어 리세스된다. 일례로, 인산을 이용한 습식식각공정은 약 15~20분간 진행하는 것이 바람직하다.
이어서, 도 4c에 도시된 바와 같이, 습식 세정공정을 실시하여 버퍼 산화막(43, 도 2a 참조)을 제거한다. 바람직하게는, HF 또는 BOE를 이용한 습식 세정공정을 실시한다.
이어서, 주변회로가 형성되는 주변 영역(미도시)을 제외한 셀 영역의 필드 산화막(45)을 선택적으로 식각하기 위한 마스크 공정 및 식각공정을 실시한다. 이로써, 셀 영역의 필드 산화막(45)의 상부 표면이 폴리실리콘막(42)의 상부 표면보다 낮아지게 된다.
바람직하게는, 식각공정은 습식 또는 건식으로 실시하여 셀 영역의 필드 산화막(45)을 약 400Å정도 선택적 식각하여 리세스시킨다.
이어서, 도 4d에 도시된 바와 같이, 폴리실리콘막(42) 상에 소정의 포토레지스트 패턴(47)을 형성한 후, 이를 이용한 식각공정(48) 및 세정공정을 연속적으로 실시하여 포토레지스트 패턴(47)으로 인해 노출된 폴리실리콘막(42)의 양측 모서리부를 식각한다. 예컨대, 식각공정(48) 및 세정공정을 통해 폴리실리콘막(42) 상부의 양측 모서리에서 약 100Å정도의 폴리실리콘막(42) 손실(loss)이 발생하도록 한 다.
이러한 식각공정(48)시에는 폴리머(polymer)가 다량 발생되도록 함으로써, 폴리실리콘막(42)이 최상부와 양측부가 일정 경사각을 갖는 경사면('S' 부위 참조)에 의해 연결되게 된다. 바람직하게, 경사면('S' 부위 참조)은 포지티브한 프로파일의 경사를 갖고 형성된다. 이로써, 최상부와 양측부가 일정 경사각을 갖는 경사면('S' 부위 참조)에 의해 연결된 다각형 형태의 플로팅 게이트(42a)가 형성된다.
이렇듯, 플로팅 게이트(42a)가 양측 최상부 모서리에서 경사면('S' 부위 참조)을 갖도록 형성되면, 후속 공정을 통해 플로팅 게이트(42a) 상부에 증착될 유전체막의 형성 길이가 증가하게 되어 플래시 메모리 소자의 커플링비를 증가시킬 수 있게 된다. 나아가서는, 이웃하는 플로팅 게이트(42a) 사이의 일부 간격을 증가시켜 후속으로 플로팅 게이트(42a) 사이 영역에 매립될 컨트롤 게이트 물질의 매립특성을 향상시킬 수 있다. 이는, 컨트롤 게이트 물질이 매립될 플로팅 게이트(42a) 간의 입구 간격이 증가되기 때문에 가능하다.
이어서, 도 4e에 도시된 바와 같이, 습식 세정공정을 실시하여 필드 산화막(45)을 일정 깊이 리세스시킨다. 이때, 이웃하는 플로팅 게이트(42a) 간의 간격은 기존과 같이 'W1'이 된다.
이어서, 도 4f에 도시된 바와 같이, 마스크 없이(no-mask) HOT SC-1(Standard Cleaning-1)을 이용한 세정공정을 실시하거나 마스크를 이용한 건식식각공정을 실시하여 선택적으로 다각형 형태의 플로팅 게이트(42a)의 양측부를 일정 폭(W2-W1)만큼 리세스시킨다. 이로 인해, 플로팅 게이트(42b)는 양측 최상부 모서리에서 경사면을 갖는 요철(凸) 형태를 갖게 된다. 즉, 플로팅 게이트는(42b)는 상부에서는 일정 폭(W2-W1)만큼 리세스되고 하부에서는 리세스되지 않고 터널 산화막(41)과 동일한 폭을 갖는 형태로 형성한다.
이를 통해, 이웃하는 플로팅 게이트(42b) 간의 간격을 기존의 'W1'에서 'W2'로 증가시켜 플래시 메모리 소자의 간섭 특성을 개선시킬 수 있다.
일례로, HOT SC-1을 이용한 세정공정시에는 1:4:20의 비율로 혼합된 NH4OH/H2O2/H2O 혼합용액을 사용한다. 또한, HOT SC-1을 이용한 세정공정은 플로팅 게이트(42b)가 리세스되는 폭(W2-W1)이 100Å 미만이 되도록 하고 50~100℃의 공정 온도 범위 내에서 실시한다.
이어서, 도 4g에 도시된 바와 같이, 플로팅 게이트(42b)를 포함한 필드 산화막(45) 상부의 단차를 따라 유전체막(49)을 증착한다. 이때, 유전체막(49)은 ONO(Oxide/Nitride/Oxide) 구조로 형성하는 것이 바람직하다.
이어서, 유전체막(49) 상부의 단차를 따라 컨트롤 게이트(50)를 형성한다. 이러한 컨트롤 게이트(50)는 플로팅 게이트(42b)와 동일한 물질, 예컨대 폴리실리콘막으로 형성한다.
상기에서 본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의 하여야 한다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 플래시 메모리 셀을 구성하는 플로팅 게이트 형성시 플로팅 게이트가 양측 최상부 모서리에서 일정 경사각의 경사면을 갖는 요철(凸) 형태를 갖도록 함으로써, 이웃하는 플로팅 게이트 간의 간격을 증가시켜 간섭 특성을 향상시키고 플로팅 게이트와 유전체막 간의 접촉 면적을 증가시켜 커플링비 특성을 향상시키는 효과를 얻을 수 있다.

Claims (10)

  1. 기판;
    일부가 상기 기판 상으로 돌출되도록 상기 기판 내에 형성된 필드 산화막;
    상기 필드 산화막의 양측으로 노출된 상기 기판 상에 형성된 터널 산화막;
    상기 필드 산화막에 의해 전기적으로 분리되도록 상기 터널 산화막 상에 형성되되, 상기 터널 산화막으로부터 일정거리 이격된 지점으로부터 최상부까지는 그 양측부가 일정 폭만큼 리세스되고 상기 최상부와 리세스된 상기 양측부가 일정 경사각을 갖는 경사면에 의해 연결된 형태를 갖는 플로팅 게이트;
    상기 플로팅 게이트를 포함한 상기 필드 산화막 상부의 단차를 따라 형성된 유전체막; 및
    상기 유전체막 상부의 단차를 따라 형성된 컨트롤 게이트
    를 구비한 플래시 메모리 셀.
  2. 제 1 항에 있어서,
    상기 플로팅 게이트는 상기 터널 산화막의 상부표면으로부터 상기 터널 산화막에서 일정거리 이격된 지점까지는 상기 터널 산화막과 동일한 폭을 갖는 것을 특징으로 하는 플래시 메모리 셀.
  3. 필드 산화막이 형성되고, 상기 필드 산화막에 의해 서로 전기적으로 분리된 복수의 플로팅 게이트가 형성된 기판을 제공하는 단계;
    상기 플로팅 게이트 최상부의 양측 모서리를 선택적으로 식각하여 일정 경사각을 갖고 상기 플로팅 게이트의 최상부와 양측부를 각각 연결하는 경사면을 형성하는 단계;
    상기 필드 산화막의 최상부가 상기 플로팅 게이트의 최상부보다 낮아지도록 상기 필드 산화막을 일정 깊이 리세스시키는 단계;
    이웃하는 상기 플로팅 게이트 간의 간격을 증가시키기 위해 식각공정을 실시하여 상기 필드 산화막으로 인해 노출된 상기 플로팅 게이트의 양측부를 일정 폭만큼 리세스시키는 단계;
    상기 플로팅 게이트를 포함한 상기 필드 산화막 상부의 단차를 따라 유전체막을 형성하는 단계; 및
    상기 유전체막 상부의 단차를 따라 컨트롤 게이트를 형성하는 단계
    를 포함하는 플래시 메모리 셀 제조방법.
  4. 제 3 항에 있어서,
    상기 플로팅 게이트가 형성된 기판을 제공하는 단계는,
    상기 기판 상에 터널 산화막, 플로팅 게이트용 폴리실리콘막, 버퍼 산화막 및 패드 질화막을 차례로 형성하는 단계;
    상기 패드 질화막, 상기 버퍼 산화막, 상기 폴리실리콘막, 상기 터널 산화막 및 상기 기판의 일부를 선택적으로 식각하여 상기 기판 내에 트렌치를 형성하는 단계;
    상기 트렌치 내에 고립되는 필드 산화막을 형성하는 단계; 및
    상기 필드 산화막의 양측으로 노출된 상기 패드 질화막 및 상기 버퍼 산화막을 차례로 제거하여 상기 필드 산화막에 의해 분리된 복수의 플로팅 게이트를 형성하는 단계
    를 포함하는 플래시 메모리 셀 제조방법.
  5. 제 4 항에 있어서,
    상기 버퍼 산화막을 제거한 후,
    플래시 메모리 셀이 형성될 영역 내의 상기 필드 산화막을 선택적으로 일정 깊이 리세스시키는 단계를 더 포함하는 플래시 메모리 셀 제조방법.
  6. 제 4 항에 있어서,
    상기 패드 질화막의 제거시에는 HF, BOE 및 인산용액 중 어느 하나의 습식용액을 이용하는 플래시 메모리 셀 제조방법.
  7. 제 3 항 내지 제 6 항 중 어느 하나의 항에 있어서,
    상기 플로팅 게이트의 양측부를 일정 폭만큼 리세스시키는 단계는,
    HOT SC-1 세정공정을 실시하여 이루어지는 플래시 메모리 셀 제조방법.
  8. 제 7 항에 있어서,
    상기 HOT SC-1 세정공정시에는 NH4OH/H2O2/DI 혼합용액을 사용하되, 이들의 혼합비율을 NH4OH:H2O2:H2O=1:4:20으로 하는 플래시 메모리 셀 제조방법.
  9. 제 8 항에 있어서,
    상기 HOT SC-1 세정공정은 50~100℃의 온도 범위 내에서 실시하는 플래시 메모리 셀 제조방법.
  10. 제 3 항 내지 제 6 항 중 어느 하나의 항에 있어서,
    상기 플로팅 게이트의 양측부를 일정 폭만큼 리세스시키는 단계는,
    마스크를 이용한 건식식각공정을 실시하여 이루어지는 플래시 메모리 셀 제조방법.
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* Cited by examiner, † Cited by third party
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KR101105508B1 (ko) * 2009-12-30 2012-01-13 주식회사 하이닉스반도체 반도체 메모리 소자의 제조 방법

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