KR101105508B1 - 반도체 메모리 소자의 제조 방법 - Google Patents

반도체 메모리 소자의 제조 방법 Download PDF

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Abstract

본 발명은 반도체 기판 상에 식각 대상막 및 보조패턴을 형성하는 단계, 보조패턴의 측벽에 스페이서를 형성하는 단계, 보조패턴을 제거하는 단계, 스페이서의 상부 양 단 모서리가 서로 대칭이 되도록 식각 공정을 수행하는 단계, 스페이서를 이용하여 식각 대상막을 패터닝하는 단계를 포함하는 반도체 메모리 소자의 제조 방법으로 이루어진다.
패터닝, 스페이서, 마스크, 플라즈마 스터퍼링, 패턴

Description

반도체 메모리 소자의 제조 방법{Method of manufacturing a semiconductor memory device}
본 발명은 반도체 메모리 소자의 제조 방법에 관한 것으로, 특히 패턴의 기울어짐 현상을 억제하기 위한 반도체 메모리 소자의 제조 방법에 관한 것이다.
반도체 메모리 소자는 다수의 게이트 패턴 및 금속배선들을 포함하는데, 최근 반도체 메모리 소자의 집적도가 높아지면서 게이트 패턴 및 금속배선을 포함한 패턴들의 폭 및 간격이 점차 좁아지고 있다.
이처럼, 반도체 메모리 소자의 집적도 증가로 인하여 좁은 폭을 갖는 패턴들을 용이하게 형성하기 위하여 스페이서 기술을 이용한 패터닝 공정이 도입되었다.
도면을 참조하여 구체적으로 설명하면 다음과 같다.
도 1a 내지 도 1c는 종래 기술에 따른 문제점을 설명하기 위한 반도체 메모리 소자의 제조 방법을 도시한 단면도이다.
도 1a를 참조하면, 반도체 기판(10)의 상부에 식각 대상막(12)을 형성한다. 식각 대상막(12)은 절연막 또는 도전막(금속막)으로 형성하거나, 이들의 적층막으 로 형성할 수 있다. 예를 들어, 형성하고자 하는 최종 패턴이 플래시(flash) 메모리 소자의 게이트 패턴인 경우에는 식각 대상막(12)은 터널 절연막, 플로팅 게이트용 제1 도전막, 유전체막 및 콘트롤 게이트용 제2 도전막을 적층하여 형성할 수 있다. 또는 최종 패턴이 금속배선인 경우에는 식각 대상막(12)은 금속막으로 형성할 수 있다.
식각 대상막(12)의 상부에 최종 패턴의 피치(pitch)보다 넓은 보조패턴(14)을 형성한다. 바람직하게는, 보조패턴(14)을 형성하기 위해서는 보조막, 반사 방지막 및 포토레지스트 패턴(미도시)을 순차적으로 형성한 후, 포토레지스트 패턴에 따라 식각 공정을 실시하여 반사 방지 패턴(16) 및 보조패턴(14)을 형성한다.
이어서, 보조패턴(14), 반사 방지 패턴(16) 및 노출된 식각 대상막(12)의 표면을 따라 스페이서막(18)을 형성한다.
도 1b를 참조하면, 반사 방지 패턴(도 1a의 16)이 노출되도록 식각 공정을 수행한다. 이때, 보조 패턴(도 1a의 14) 사이의 스페이서막(18)의 일부도 함께 제거되어 식각 대상막(12)의 일부가 노출된다. 이로써, 보조 패턴(도 1a의 14)의 측벽에 잔류하는 스페이서막(도 1a의 18)은 스페이서(18a)가 된다. 스페이서(18a) 사이로 노출된 반사 방지 패턴(16) 및 보조 패턴(14)을 순차적으로 제거하여 식각 정지막(12)의 상부에 스페이서(18a)만 잔류시킨다.
이때, 스페이서(18a)의 상부는 제조 공정의 특성상 서로 비대칭 형태(20a 및 20b)가 될 수 있다.
도 1c를 참조하면, 스페이서(18a)를 하드 마스크로 이용하여 식각 대상막(도 1b의 12)에 패터닝 공정을 실시하여 식각 대상 패턴(12a)을 형성한다. 패터닝 공정은 건식 식각 공정으로 실시한다.
특히, 패터닝 공정시 스페이서(18a)의 비대칭적인 상부 형태가 패터닝 공정시 그대로 전사될 수 있다. 이로 인하여, 식각 대상 패턴(12a)의 형태 또한 비대칭적인 형태(22a 및 22b)로 형성될 수 있다.
이처럼, 식각 대상 패턴(12a)의 측벽이 서로 다른 기울기를 갖도록 형성되면 하부에서 브릿지(bridge)가 발생할 수 있으며, 각각의 식각 대상 패턴(12a)의 전기적 특성이 서로 달라질 수 있으므로 플래시 메모리 소자의 전기적 특성이 열화되어 신뢰도가 저하될 수 있다.
본 발명이 해결하고자 하는 과제는, 반도체 메모리 소자의 패턴을 균일한 형태로 형성하도록 한다.
본 발명의 실시 예에 따른 반도체 메모리 소자의 제조 방법은, 반도체 기판 상에 식각 대상막 및 보조패턴을 형성한다. 보조패턴의 측벽에 스페이서를 형성한다. 보조패턴을 제거한다. 스페이서의 상부 양 단 모서리가 서로 대칭이 되도록 식각 공정을 수행한다. 스페이서를 이용하여 식각 대상막을 패터닝하는 단계를 포함하는 반도체 메모리 소자의 제조 방법으로 이루어진다.
보조패턴을 형성하는 단계는, 식각 대상막의 상부에 제1 보조막, 제2 보조막 및 포토레지스트 패턴을 형성하는 단계, 포토레지스트 패턴에 따라 제2 보조막 및 제1 보조막을 패터닝하여 보조패턴을 형성하는 단계, 포토레지스트 패턴을 제거하는 단계를 포함한다.
제1 보조막은 비정질 카본막(amorphous carbon layer)으로 형성하며, 제2 보조막은 SiON막 또는 반사방지막(BARC)으로 형성하거나, SiON막 및 반사방지막을 적층하여 형성한다.
포토레지스트 패턴은 최종 형성할 패턴의 피치(pitch)보다 두 배 더 넒은 피치로 형성한다.
식각 공정을 수행하는 단계는 건식 식각 공정으로 수행한다. 식각 공정을 수행하는 단계는 플라즈마 스퍼터링(plasma sputtering) 식각 공정으로 수행한다.
플라즈마 스퍼터링 식각 공정은 바이어스 파워(bias power)를 200W 내지 1000W로 높게 가하고, 챔버 내부의 압력을 10mTorr 내지 50mTorr로 낮게 조절하여 수행한다.
식각 공정은 CCP(capacitively coupled plasma) 타입, ICP(inductively coupled plasma) 타입 또는 극초단파 플라즈마(microwave plasma) 타입의 식각 장비를 사용하여 실시한다.
식각 공정을 수행하는 단계는 이전 단계를 수행한 후에, 동일한 챔버에서 인시추(in-situ)로 진행하거나 또는 서로 다른 챔버에서 엑스시추(ex-situ)로 진행한다. 식각 대상막을 패터닝하는 단계는 건식 식각 공정으로 수행한다.
본 발명은, 반도체 메모리 소자의 패턴의 형태를 균일하게 형성함과 동시에, 반도체 기판과 수직에 가깝게 형성할 수 있으므로, 집적도가 증가하더라도 반도체 메모리 소자의 전기적 특성 열화를 억제하도록 패턴을 형성할 수 있으며, 이에 따라, 반도체 메모리 소자의 신뢰도를 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2a 내지 도 2g는 본 발명에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 단면도이다.
도 2a를 참조하면, 반도체 기판(100)의 상부에 식각 대상막(102), 제1 보조막(104), 제2 보조막(106) 및 포토레지스트 패턴(108)을 순차적으로 형성한다. 식각 대상막(102)은 절연막 또는 도전막으로 형성하거나, 절연막 및 도전막들을 적층하여 형성할 수 있다. 예를 들어, 플래시 메모리 소자의 게이트 형성을 위한 식각 대상막(102)인 경우, 식각 대상막(102)은 터널 절연막, 플로팅 게이트용 제1 도전막, 유전체막 및 콘트롤 게이트용 제2 도전막을 적층하여 형성할 수 있다. 제1 보조막(104)은 비정질 카본막(amorphous carbon layer)으로 형성할 수 있고, 제2 보조막(106)은 SiON막 또는 반사방지막(BARC)으로 형성하거나, 이들의 적층막(BARC/SiON)으로 형성할 수 있다. 포토레지스트 패턴(108)은 최종 형성할 패턴의 피치(pitch)보다 넓게 형성하며, 바람직하게는 최종 패턴 피치의 두 배의 피치를 갖도록 형성하는 것이 바람직하다.
도 2b를 참조하면, 포토레지스트 패턴(도 2a의 108)을 마스크로 이용한 패터닝 공정을 실시하여 제2 보조패턴(106a) 및 제1 보조패턴(104a)을 형성한다. 포토 레지스트 패턴(도 2a의 108)은 제1 및 제2 보조패턴(104a 및 106a)을 형성하기 위한 패터닝 공정 중 모두 제거될 수 있으나, 잔류할 경우 제거 공정을 실시하여 포토레지스트 패턴(도 2a의 108)을 제거하는 것이 바람직하다.
도 2c를 참조하면, 제1 및 제2 보조패턴(104a 및 106a)과 노출된 식각 대상막(102)의 표면을 따라 스페이서막(110)을 형성한다. 스페이서막(110)은 제1 및 제2 보조패턴(104a 및 106a)의 폭과 동일한 두께가 되도록 형성하는 것이 바람직하다. 특히, 제1 및 제2 보조패턴(104a 및 106a)의 측벽에 형성된 스페이서막(110)의 두께와 제1 및 제2 보조패턴(104a 및 106a)의 폭이 동일해 지도록 형성한다.
도 2d를 참조하면, 제2 보조패턴(106a) 및 식각 대상막(102)의 일부가 노출되도록 스페이서막(도 2c의 110)을 식각한다. 이때, 노출되는 식각 대상막(102)은 제1 및 제2 보조패턴(104a 및 106a) 사이의 영역이 된다. 식각 공정은 블랭킷 식각 공정으로 수행하는 것이 바람직하다. 이로 인해, 제1 및 제2 보조패턴(104a 및 106a)의 측벽에 잔류한 스페이서막은 스페이서(110a)가 된다.
도 2e를 참조하면, 스페이서(110a) 사이로 노출된 제2 보조패턴(106) 및 제1 보조패턴(104a)을 순차적으로 제거하여 식각 대상막(102)의 상부에 스페이서(110a)만 잔류하도록 한다. 이때, 스페이서(110a)의 상부는 스페이서(110a)의 형성 공정상 비대칭적인 형상을 가지면서 측벽의 기울기 또한 불균일해진다. 즉, 스페이서(110a) 중에서 제1 및 제2 보조패턴(104a 및 106a)이 형성되었던 부분의 측벽(112a)은 식각 정지막(102)과 거의 수직을 이루지만, 반대편의 측벽(112b)은 기울어진 형상을 갖게 된다. 스페이서(110a)는 후속 패터닝 공정시 마스크로 사용되 기 때문에, 이러한 비대칭적인 형상은 식각 대상막(102)의 최종 패턴에 영향을 줄 수 있다.
도 2f를 참조하면, 스페이서(110a) 상부의 비대칭적인 형상을 대칭적인 형상이 되도록 하기 위한 식각 공정을 실시한다. 즉, 식각 공정은 건식 식각 공정으로 실시하는 것이 바람직하며, 건식 식각 공정의 특성상 각지거나 모서리 부분이 다른 영역에 비하여 많이 식각 된다. 따라서, 스페이서(110a)의 뾰족한 부분이 다른 부분에 비해 빨리 식각되므로, 스페이서(110a)의 상부의 양 모서리 부분이 서로 대칭 되도록 할 수 있다. 식각 공정은 플라즈마 스퍼터링(plasma sputtering) 식각 공정으로 수행하는 것이 바람직하며, 제1 및 제2 보조패턴을 제거하는 공정(도 2e 참조) 이후에 동일한 챔버에서 인시추(in-situ)로 진행하거나 또는 서로 다른 챔버에서 엑스시추(ex-situ)로 진행할 수 있다. 플라즈마 스퍼터링 식각 특성을 향상시키기 위하여 바이어스 파워(bias power)를 200W 내지 1000W로 높게 가하고, 챔버 내부의 압력을 10mTorr 내지 50mTorr로 낮게 조절하는 것이 바람직하다. 또한, 식각 공정 시, 식각 장비로 CCP(capacitively coupled plasma) 타입, ICP(inductively coupled plasma) 타입 또는 극초단파 플라즈마(microwave plasma) 타입의 장비를 사용하여 실시할 수 있다.
도 2g를 참조하면, 스페이서(110a)를 마스크 패턴으로 이용한 패터닝 공정을 실시하여 식각 대상막(도 2f의 102)을 패터닝함으로써 식각 대상 패턴(102a)을 형성한다.
특히, 패터닝 공정 시 마스크 패턴으로 사용되는 스페이서(110a)의 상부 형태를 양측이 서로 대칭되도록 형성하였기 때문에 식각 공정의 방향(식각 가스의 진행 방향)을 식각 대상막(102)에 대하여 거의 수직에 가깝도록 할 수 있다. 이에 따라, 식각 대상 패턴(102a)의 양 측벽 기울기를 동일하게 형성할 수 있다. 따라서, 브릿지(bridge) 발생을 억제할 수 있으며, 각각의 식각 대상 패턴(102a) 사이(114a 및 114b)를 서로 동일한 폭이 되도록 패터닝 공정을 수행할 수 있다.
상술한 바와 같이, 패터닝 공정에서 사용되는 마스크 패턴(스페이서) 상부를 양 단이 서로 대칭 되도록 형성함으로써, 형성하고자 하는 패턴을 서로 균일한 형상을 갖도록 형성할 수 있다. 이에 따라, 반도체 메모리 소자의 전기적 특성 열화를 억제할 수 있고 신뢰도를 개선할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1c는 종래 기술에 따른 문제점을 설명하기 위한 반도체 메모리 소자의 제조 방법을 도시한 단면도이다.
도 2a 내지 도 2g는 본 발명에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
10, 100 : 반도체 기판 12, 102 : 식각 대상막
14 : 보조 패턴 16 : 반사 방지 패턴
104 : 제1 보조막 104a : 제1 보조패턴
106 : 제2 보조막 106a : 제2 보조패턴
18, 110 : 스페이서막 18a, 110a : 스페이서
108 : 포토레지스트 패턴

Claims (10)

  1. 반도체 기판 상에 식각 대상막 및 보조패턴을 형성하는 단계;
    상기 보조패턴의 측벽에 스페이서를 형성하는 단계;
    상기 보조패턴을 제거하는 단계;
    상기 스페이서의 상부 양 단 모서리가 서로 대칭이 되도록 식각 공정을 수행하는 단계; 및
    상기 스페이서를 이용하여 상기 식각 대상막을 패터닝하는 단계를 포함하는 반도체 메모리 소자의 제조 방법.
  2. 제1항에 있어서, 상기 보조패턴을 형성하는 단계는,
    상기 식각 대상막의 상부에 제1 보조막, 제2 보조막 및 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴에 따라 상기 제2 보조막 및 상기 제1 보조막을 패터닝하여 상기 보조패턴을 형성하는 단계; 및
    상기 포토레지스트 패턴을 제거하는 단계를 포함하는 반도체 메모리 소자의 제조 방법.
  3. 제2항에 있어서,
    상기 제1 보조막은 비정질 카본막(amorphous carbon layer)으로 형성하며,
    상기 제2 보조막은 SiON막 또는 반사방지막(BARC)으로 형성하거나, 상기 SiON막 및 상기 반사방지막을 적층하여 형성하는 반도체 메모리 소자의 제조 방법.
  4. 제2항에 있어서,
    상기 포토레지스트 패턴은 최종 형성할 패턴의 피치(pitch)보다 두 배 더 넒은 피치로 형성하는 반도체 메모리 소자의 제조 방법.
  5. 제1항에 있어서,
    상기 식각 공정을 수행하는 단계는 건식 식각 공정으로 수행하는 반도체 메모리 소자의 제조 방법.
  6. 제1항에 있어서,
    상기 식각 공정을 수행하는 단계는 플라즈마 스퍼터링(plasma sputtering) 식각 공정으로 수행하는 반도체 메모리 소자의 제조 방법.
  7. 제6항에 있어서,
    상기 플라즈마 스퍼터링 식각 공정은 바이어스 파워(bias power)를 200W 내지 1000W로 높게 가하고, 챔버 내부의 압력을 10mTorr 내지 50mTorr로 낮게 조절하여 수행하는 반도체 메모리 소자의 제조 방법.
  8. 제1항에 있어서,
    상기 식각 공정은 CCP(capacitively coupled plasma) 타입, ICP(inductively coupled plasma) 타입 또는 극초단파 플라즈마(microwave plasma) 타입의 식각 장비를 사용하여 실시하는 반도체 메모리 소자의 제조 방법.
  9. 제1항에 있어서,
    상기 식각 공정을 수행하는 단계는 이전 단계를 수행한 후에, 동일한 챔버에서 인시추(in-situ)로 진행하거나 또는 서로 다른 챔버에서 엑스시추(ex-situ)로 진행하는 반도체 메모리 소자의 제조 방법.
  10. 제1항에 있어서,
    상기 식각 대상막을 패터닝하는 단계는 건식 식각 공정으로 수행하는 반도체 메모리 소자의 제조 방법.
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