KR100550642B1 - 반도체 소자의 도전패턴 형성 방법 - Google Patents

반도체 소자의 도전패턴 형성 방법 Download PDF

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Abstract

본 발명은 셀 영역과 주변영역간의 I/D Bias를 감소시킴과 동시에 측벽의 표면이 균일한 라인 형태의 수직의 프로파일을 갖는 복수의 도전패턴을 형성하는 방법에 관한 것으로, 상기 복수의 도전패턴이 밀(dense)하게 형성되는 제 1 영역과 복수의 도전패턴이 소(loose)하게 형성되는 제 2 영역으로 구분되는 반도체 기판 상에 폴리실리콘막과 텅스텐 실리사이드 및 하드마스크용 절연막을 차례로 형성하는 단계; 상기 하드마스크용 질화막 상에 마스크 패턴을 형성하는 단계; 상기 마스크 패턴을 식각마스크로 상기 하드마스크용 질화막과 상기 텅스텐 실리사이드 및 상기 폴리실리콘막을 차례로 식각하여 질화막 하드마스크/텅스텐 실리사이드/폴리실리콘막의 적층 구조를 갖는 복수의 도전패턴을 형성하는 단계; 및 상기 마스크 패턴을 제거하는 단계를 포함하며, 상기 도전패턴을 형성하는 단계에서, CF4/CHF3/Ar의 가스 조합을 4 내지 5:5내지 6:7 내지 10의 비율로 하여 사용하며, 챔버의 압력을 30mTorr 내지 35mTorr로 유지하여 도전패턴을 형성한다.
도전패턴, I/D Bias, 채널숏트(Channel Short)

Description

반도체 소자의 도전패턴 형성 방법{FORMING METEOD OF ELECTRIC CONDUCTION PATTERN IN SEMICONDUCTOR DEVICE}
도 1은 종래의 반도체 소자의 셀과 주변 영역에 복수의 도전패턴이 형성된 모습을 나타내는 평면사진도,
도 2는 본 발명의 실시예에 따른 반도체 소자의 제조 방법으로 제조된 반도체 소자를 나타내는 사시도.
*도면의 주요 부분에 대한 부호의 설명*
A : 셀 영역 B : 주변 영역
20 : 반도체 기판 21, 22 : 도전패턴
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 반도체 소자의 도전패턴 형성 방법에 관한 것이다.
반도체소자의 고집적화에 따라 셀 패턴이 더욱 조밀해지고, 이로 인해 셀과 주변영역간의 식각바이어스(Etch Bias)가 증가함에 따라 식각 타킷(Target)설정에 어려움이 있을 뿐만 아니라, 채널-숏트(Channel Short)등의 문제도 유발할 수 있어 사전에 마스크 단계 또는 식각 단계에서 셀과 주변 영역 간의 CD(Critical Demension) 바이어스 차이(I/D-Bias)를 감소시킬 필요가 있다. 상기 마스크 단계에서는 마진(Margin)확보에 어려움이 있으므로 식각 단계에서 상기 I/D-Bias를 감소시키는 연구가 이루어 지고 있다.
종래기술에 따른 게이트패턴 형성은 셀 영역과 주변 영역으로 구분된 반도체 기판 상에 게이트 산화막, 폴리실리콘, 텅스텐 실리사이드, 하드마스크용 질화막 및 반사방지막을 차례로 증착하고 이를 선택적으로 식각하는 것에 의해 이루어진다.
상기와 같은 종래의 식각공정은 CF4/CHF3/Ar의 가스 조합을 1:8:20의 비율로 하여 사용하며, 챔버의 압력을 50mTorr로 유지하여 이루어진다.
그러나, 상기 식각 공정에서 사용되는 아르곤가스는 쉽게 이온화가 가능하여 프라즈마 안정화 및 비활성 가스이므로 식각원(Etchant)의 희석 및 도전패턴 상의 양측면에 포토레지스트와 식각원(Etchant)의 반응으로 생성된 폴리머가 증착되는 것을 방지하는 역할을 하지만, 이 경우 상대적으로 과다한 아르곤가스의 사용으로 인해 물리적 식각특성을 가지는 스퍼터링(Sputtering)효과를 약화시키므로 도전패턴의 측면에서 식각과 증착이 반복하는 식각단계에서, 식각되는 양보다 증착되는 양이 많아져서, 도전패턴이 조밀하게 형성된 셀 영역 보다 상대적으로 도전패턴이 소(Loose)하게 형성된 주변 영역에서 불순물에 의한 도전패턴의 측면에 폴리머를 제거하는 효과가 적어 주변영역의 도전패턴의 선폭이 증가하는 현상이 일어나는 문제점이 있다.
(개선된 종래기술1)
상기의 종래기술에서 아르곤가스의 과다로 인한 문제점을 해결하기 위해 상기 종래 기술과 동일한 압력(50mTorr)하에서, CF4/CHF3/Ar의 가스 조합을 5:6:10 로 하고 O2 양을 조절하여 셀 영역과 주변 영역의 도전패턴의 선폭을 동시에 조절하였다.
그러나 상기와 같이 O2 양을 증가시켜 주변 영역의 도전패턴의 선폭을 줄일경우 상대적으로 셀 영역의 도전패턴의 선폭이 더욱 감소하여 셀과 주변 영역 간의 I/D- Bias가 더욱커지는 결과를 초래한다.
(개선된 종래기술2)
상기 개선된 종래기술1의 문제점을 해결하고, 스퍼터링(Sputtering)효과를 증가시켜 수직의 프로파일의 도전패턴을 형성하기 위해 낮은 압력을 적용하였다.
즉, 20mTorr이하의 압력 하에서, CF4/CHF3/Ar의 가스 조합을 5:6:10 의 비율로 하여 식각단계를 진행하면, 주변 영역의 도전패턴의 측벽에 증착되는 폴리머양이 감소되어 주변 영역의 도전패턴(11)의 선폭의 감소로 셀과 주변 영역 간의 I/D- Bias가 줄어드는 효과가 있다.
그러나, 도 1에 도시된 바와 같이, 주변 영역(B)의 도전패턴의 측벽은 표면이 균일하게 형성되나 셀 영역(A)의 도전패턴(10)의 양측벽은 강한 스퍼터링(Sputtering)으로 인한 공격(Attack)을 받아 표면이 분균일한 도전패턴이 형성되는 문제점이 있다.
본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 셀 영역과 주변영역간의 I/D Bias를 감소시킴과 동시에 측벽의 표면이 균일한 수직의 프로파일을 갖는 도전패턴을 형성할 수 있는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명의 반도체 소자의 도전패턴 형성 방법은 라인 형태를 갖는 복수이 도전패턴을 형성하는 방법에 있어서, 상기 복수의 도전패턴이 밀(dense)하게 형성되는 제 1 영역과 복수의 도전패턴이 소(loose)하게 형성되는 제 2 영역으로 구분되는 반도체 기판 상에 폴리실리콘막과 텅스텐 실리사이드 및 하드마스크용 절연막을 차례로 형성하는 단계; 상기 하드마스크용 질화막 상에 마스크 패턴을 형성하는 단계; 상기 마스크 패턴을 식각마스크로 상기 하드마스크용 질화막과 상기 텅스텐 실리사이드 및 상기 폴리실리콘막을 차례로 식각하여 질화막 하드마스크/텅스텐 실리사이드/폴리실리콘막의 적층 구조를 갖는 복수의 도 전패턴을 형성하는 단계; 및 상기 마스크 패턴을 제거하는 단계를 포함하며, 상기 도전패턴을 형성하는 단계에서, CF4/CHF3/Ar의 가스 조합을 4 내지 5:5내지 6:7 내지 10의 비율로 하여 사용하며, 챔버의 압력을 30mTorr 내지 35mTorr로 유지하는 것을 특징으로 하는 반도체 소자의 도전패턴 형성 방법을 제공한다.
본 발명에서, 상기 제 1 영역은 반도체 소자의 셀영역이고, 상기 제 2 영역은 그 주변영역이며, 상기 마스크 패턴은 포토레지스트 패턴 또는 포토레지스터 패턴/반사방지막 구조인 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기로 한다.
도 2는 본 발명의 실시예에 따른 반도체 소자의 제조 방법으로 제조된 반도체 소자를 나타내는 사시도이다.
도 2를 참조하여 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 살펴보면, 셀 영역(A)과 주변 영역(B)으로 구분된 반도체 기판(20) 상에, 게이트 절연막, 폴리실리콘막, 텅스텐 실리사이드 및 하드마스크용 절연막을 차례로 증착한다.
이어, 하드마스크용 질화막 상에 포토레지스트 패턴 또는 포토레지스트 패턴/반사방지막 구조로 구성된 마스크 패턴을 형성하며, 상기 반사방지막은 실리콘산화질화막(SiON)을 포함한 물질로 형성한다.
이어, 상기 마스크 패턴을 식각마스크로 CF4/CHF3/Ar의 가스 조합을 4 ~ 5:5 ~ 6:7 ~ 10의 비율로 하여 사용하며, 챔버의 압력을 30mTorr 내지 35mTorr로 유지하여 식각을 진행하여, 도 2b에 도시된 바와 같이, 수직의 프로파일을 갖는 복수의 도전패턴(21, 22)을 형성한다. 여기서, 복수의 도전패턴(21, 22)은 셀 영역(A)에는 밀(Dense)하게 형성되고 주변 영역(B)에는 소(Loose)하게 형성되며 도전패턴(21, 22)측벽의 표면이 균일하게 형성된다.
이후, 상기 마스크 패턴을 제거하여 도전패턴을 완성한다.
상기한 본 발명의 실시예에 따라 도전패턴을 형성할 경우, 하기 표1에 나타난 바와 같이 본 발명의 실시예에 따라 주변 영역의 형성된 도전패턴의 선폭을 종래기술의 주변영역에 형성된 도전패턴의 선폭과 비교할 경우 본 발명의 주변 영역에 형성된 도전패턴의 선폭이 0.007㎛로 감소된 것을 알 수 있으며, 이에 따라 셀과 주변영역의 I/D-Bias가 줄어들어 소자의 동작특성이 좋아짐을 알수 있다.
측정 point 5P Avg 감소분
50mTorr, CF4/CHF3/Ar 1:8:20 셀영역의 선폭 0.154
주변영역의 선폭 0.166
30mTorr CF4/CHF3/Ar 5:6:10 셀영역의 선폭 0.151 -0.003
주변영역의 선폭 0.159 -0.007
(5P Avg는 기판 상하, 좌우 및 중심에서 측정값을 평균한 값이고, 단위는 마이크로 미터(㎛)이다)
또한, 챔버의 압력을 30mTorr 내지 35mTorr로 유지하여 도전패턴이 측벽이 공격(Attact)받는 것을 최소화 하여 도전패턴의 측벽이 불균일하게 형성되는 것을 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의해야 한다. 또한, 본 발명의 기술 분야의 통상의 지식을 가진자라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예를들어, 본 발명의 실시예에서는 도전패턴이 게이트패턴인 예를 설명하였으나 비트라인 또는 금속배선등 다양한 도전패턴에 적용가능하다.
상술한 본 발명에 의하면 측벽의 표면이 균일한 수직의 프로파일을 갖는 도전패턴을 형성하여, 주변 영역의 도전패턴의 선폭이 셀 영역의 도전패턴의 선폭보다 상대적으로 감소되므로 후속 공정에서 도전패턴의 스페이서를 두껍게 형성할 수 있어 채널 개방시 소자의 동작속도가 향상됨과 동시에 체널 차단시 터널링(Tunneling)발생을 방지할 수 있다.

Claims (5)

  1. 라인 형태를 갖는 복수이 도전패턴을 형성하는 방법에 있어서,
    상기 복수의 도전패턴이 밀(dense)하게 형성되는 제 1 영역과 복수의 도전패턴이 소(loose)하게 형성되는 제 2 영역으로 구분되는 반도체 기판 상에 폴리실리콘막과 텅스텐 실리사이드 및 하드마스크용 절연막을 차례로 형성하는 단계;
    상기 하드마스크용 질화막 상에 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴을 식각마스크로 상기 하드마스크용 질화막과 상기 텅스텐 실리사이드 및 상기 폴리실리콘막을 차례로 식각하여 질화막 하드마스크/텅스텐 실리사이드/폴리실리콘막의 적층 구조를 갖는 복수의 도전패턴을 형성하는 단계; 및
    상기 마스크 패턴을 제거하는 단계를 포함하며,
    상기 도전패턴을 형성하는 단계에서, CF4/CHF3/Ar의 가스 조합을 4 내지 5:5내지 6:7 내지 10의 비율로 하여 사용하며, 챔버의 압력을 30mTorr 내지 35mTorr로 유지하는 것을 특징으로 하는 반도체 소자의 도전패턴 형성 방법.
  2. 제1항에 있어서,
    상기 제 1 영역은 반도체 소자의 셀 영역이고, 상기 제 2 영역은 그 주변 영역인 것을 특징으로 하는 반도체 소자의 도전패턴 형성 방법.
  3. 제1항에 있어서,
    상기 반도체 기판 상에 폴리실리콘이 증착되기 전에 게이트 절연막을 증착하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 도전패턴 형성 방법.
  4. 제1항에 있어서,
    상기 마스크 패턴은 포토레지스트 패턴 또는 포토레지스터 패턴/반사방지막 구조인 것을 특징으로 하는 반도체 소자의 도전패턴 형성 방법.
  5. 제4항에 있어서,
    상기 반사방지막은 실리콘산화질화막을 포함하는 것을 특징으로 하는 반도체 소자의 도전패턴 형성 방법.
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