KR100812603B1 - 후처리에 의한 반도체소자의 콘택 형성 방법 - Google Patents

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Abstract

본 발명은 일정한 깊이의 기판 손실을 유지하면서도 셀 콘택저항을 개선시킬 수 있는 반도체소자의 콘택 형성 방법을 제공하기 위한 것으로, 본 발명의 반도체소자의 콘택 형성 방법은 반도체기판 표면을 노출시키는 콘택홀을 형성하는 단계; 콘택홀의 저면을 일정 깊이 손상시키면서 표면에 요철을 형성하는 1차 후처리 단계(불화탄소계 가스를 메인가스로 사용); 및 1차 후처리시 발생된 오염을 제거하는 2차 후처리 단계(삼불화질소 가스를 메인가스로 사용)를 포함하며, 상술한 본 발명은 셀문턱전압 및 리프레시 조절을 위한 기판손실 깊이를 일정하게 유지하면서도 기판손실의 표면을 거칠게 하므로써 셀 콘택저항을 개선시킬 수 있는 효과가 있다. 이로써, 소자의 전기적 특성 향상 및 수율증가, 신뢰성 증대를 얻을 수 있다.
콘택, 후처리, LET, 요철, 콘택저항, 거칠기, 불화탄소계 가스

Description

후처리에 의한 반도체소자의 콘택 형성 방법{METHOD FOR CONTACT OF SEMICONDUCTOR DEVICE BY POST TREATMENT}
도 1a 및 도 1b는 종래기술에 따른 반도체소자의 콘택 형성 방법을 간략히 도시한 도면.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체소자의 콘택 형성 방법을 도시한 공정 단면도.
도 3a 및 도 3b는 본 발명의 실시예에 따른 콘택저항을 비교한 도면.
도 4a는 종래기술에 따른 표면거칠기 이미지.
도 4b는 본 발명의 실시예에 따른 표면거칠기 이미지.
도 5는 종래기술과 본 발명의 실시예에 따른 표면거칠기값을 비교한 그래프.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체기판 22 : 게이트절연막
23 : 게이트전극 24 : 게이트하드마스크층
25 : 셀스페이서 26 : 층간절연막
27 : 콘택홀 28 : 버퍼산화막
29 : 기판손상 30 : 기판손실
30A : 요철
본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 반도체소자의 콘택식각후의 후처리 방법에 관한 것이다.
최근 0.100㎛ 이하 기술의 고집적 메모리 소자에서 패턴의 미세화로 인해 홀 간격(Hole spacing)이 좁아지고 있고, 이에 따라 높은 종횡비(High aspect profile)로 인해 마진이 급속히 줄어들게 되어 라인(Line)간 간격도 협소해지고 있다.
이와 같이, 홀 간격 및 라인간 간격이 협소해지면 셀 콘택저항(Cell Rc)이 크게 증가한다.
도 1a 및 도 1b는 종래기술에 따른 반도체소자의 콘택 형성 방법을 간략히 도시한 도면이다.
도 1a에 도시된 바와 같이, 반도체기판(11) 상부에 게이트절연막(12), 게이트전극(13) 및 게이트하드마스크층(14)의 순서로 적층된 복수의 게이트패턴을 형성한다.
이어서, 게이트패턴을 포함한 전면에 셀스페이서(15)를 증착한다. 이때, 셀 스페이서(15)는 질화막으로 형성한다.
이어서, 셀스페이서(15) 상에 게이트패턴 사이의 간격을 충분히 갭필하는 층간절연막(16)을 형성한다.
이어서, 랜딩플러그콘택식각을 진행한다. 즉, 셀스페이서(15)에서 식각이 정지할때까지 층간절연막(16)을 식각하여 콘택홀(17)을 형성한다.
이어서, 전면에 버퍼산화막(18)을 형성한다. 이때, 버퍼산화막(18)은 단차피복성(Step Coverage)을 열악하게 한다. 즉, 반도체 기판(11)의 표면 상부 및 게이트패턴의 측벽에서는 얇으면서 게이트패턴 상부에서는 두꺼운 두께를 가지도록 하여 게이트패턴 상부에서 오버행(Overhang) 구조가 되도록 한다.
이어서, 버퍼산화막(18)의 에치백(Etchback)을 진행하여 게이트패턴 사이의 반도체기판(11) 표면을 노출시키는 콘택홀(17)을 개방시킨다. 이때, 버퍼산화막(18)의 에치백시 반도체기판(11) 표면 상부의 셀스페이서(15)까지 식각한다.
위와 같은 버퍼산화막(18)의 에치백공정이 플라즈마를 이용한 건식식각공정이므로, 에치백시에 플라즈마 이온(Plasma ion)에 의해 기판 손상(Substrate Damage, 19)이 발생하는 것을 피할 수 없다.
도 1b에 도시된 바와 같이, 버퍼산화막(18)의 에치백공정시 발생된 기판손상(19)을 제거하기 위해 후처리를 진행한다. 이때, 후처리는 LET(Light Etch Treatment)라 일컫는 식각공정으로 진행한다.
이와 같은 후처리를 통해 기판손실(20)을 발생시킨다.
그러나, 종래기술은 셀 콘택저항을 감소시키기 위해서 LET 공정에 의해 기판 손실(Substrate loss, 20)의 깊이를 증가시켜야 하는데, 이때 증가된 기판의 깊이(Depth)를 통해서 전류의 누설(Leakage) 원인이 될 수 있다. 이는 리프레시(Refresh) 저하의 원인이 된다. 또한 셀 문턱전압(Cell Vth) 및 리프레시 조절을 위해서 일정 깊이의 기판 손실(20)을 유지해야 하지만, 작은 기판 손실 때문에 소자특성에 필요한 셀 콘택저항 값을 얻기도 힘든 실정이다.
따라서, 일정한 깊이의 기판손실을 유지하면서 셀 콘택저항을 개선시킬 수 있는 콘택 형성 방법이 필요하다
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 일정한 깊이의 기판 손실을 유지하면서도 셀 콘택저항을 개선시킬 수 있는 반도체소자의 콘택 형성 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체소자의 콘택 형성 방법은 반도체기판 상에 게이트패턴을 형성하는 단계; 상기 게이트패턴 상에 배리어막을 형성하는 단계; 상기 배리어막 상에 층간절연막을 형성하는 단계; 상기 층간절연막을 식각하여 콘택홀을 형성하는 단계; 상기 콘택홀에 의해 노출된 게이트패턴의 상부에서 오버행을 갖는 버퍼막을 형성하는 단계; 상기 반도체기판의 표면이 노출되도록 상기 버퍼막과 배리어막을 식각하는 단계; 상기 노출된 반도체기판의 표면에 요 철을 형성하는 1차 후처리 단계; 및 상기 1차 후처리시 발생된 오염을 제거하는 2차 후처리 단계를 포함하는 것을 특징으로 하고, 상기 1차 후처리단계는 불화탄소계 가스를 메인가스로 사용하고, 상기 2차 후처리단계는 삼불화질소 가스를 메인가스로 사용하는 것을 특징으로 한다. 바람직하게, 상기 1차 후처리 단계는 CF4/He/O2(10∼20sccm/500~1000sccm/20~40sccm)의 조합을 사용하거나, 또는 CHF3/He/O2(10∼20sccm/ 500~1000sccm/20~40sccm)의 조합을 사용하며, 상기 2차 후처리단계는 NF3/He/O2(10∼20sccm/500∼1000sccm/50∼100sccm)의 조합을 사용하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
후술하는 실시예는, 랜딩플러그콘택식각(Landing Plug Contact etch) 공정후 셀스페이서로 사용된 질화막(Barrier nitride)을 제거한 후 기판 손상(Substrate damage)을 제거하기 위해 화학적(Chemical) 식각 특성이 우수한 건식식각(Dry Etch) 장비를 사용하여 LET(Light Etch Trestment) 공정을 진행할 때, LET 공정의 레시피(Recipe)를 조절하여 표면적 증대를 통한 콘택저항값을 개선시키는 방법이다
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체소자의 콘택 형성 방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 반도체기판(21) 상부에 복수의 게이트패턴을 형성한다. 이때, 게이트패턴은 게이트절연막(22), 게이트전극(23) 및 게이트하드마스크층(24)의 순서로 적층된 구조로서, 게이트전극(23)은 폴리실리콘(Poly silicon)을 사용하며, 게이트하드마스크층(24)은 질화막(Nitride)을 사용한다.
이어서, 게이트패턴을 포함한 전면에 셀스페이서(25)를 증착한다. 이때, 셀스페이서(25)는 후속 랜딩플러그콘택식각시 식각배리어 역할을 하는 것으로서, 후속 층간절연막이 산화막인 경우 셀스페이서(25)는 질화막으로 형성한다. 따라서, 셀스페이서(25)는 배리어질화막(Barrier nitride)이라 일컫는다.
이어서, 셀스페이서(25) 상에 게이트패턴 사이의 간격을 충분히 갭필하는 층간절연막(26)을 형성한다. 이때, 층간절연막(26)은 BPSG와 같은 산화막으로 형성한다.
이어서, 랜딩플러그콘택식각을 진행한다. 즉, 셀스페이서(25)에서 식각이 정지할때까지 층간절연막(26)을 식각한다. 따라서, 층간절연막(26) 식각후에 콘택홀(27)이 형성되며 콘택홀(27) 아래에는 셀스페이서(25)가 노출된다. 통상적으로, 랜딩플러그는 셀영역의 게이트패턴 사이에서 형성되므로 콘택홀(27)에 의해 게이트패턴 및 게이트패턴 사이가 모두 오픈된다.
도 2b에 도시된 바와 같이, 전면에 버퍼산화막(28)을 형성한다. 이때, 버퍼산화막(28)은 USG(Undoped Silicate Glass)막으로 형성하여 단차피복성(Step Coverage)을 열악하게 한다. 즉, 반도체 기판(21)의 표면 상부 및 게이트패턴의 측벽에서는 얇으면서 게이트패턴 상부에서는 두꺼운 두께를 가지도록 하여 게이트패 턴 상부에서 오버행(Overhang) 구조가 되도록 한다. 이와 같은 오버행 구조는 플라즈마화학기상증착법(Plasma Enhanced Chemical Vapor Deposition)을 이용하면 가능하다.
이와 같은 버퍼산화막(28)을 증착하므로써, 후속 버퍼산화막의 에치백공정시에 게이트하드마스크층(24)의 식각 손실을 보상할 수 있다.
도 2c에 도시된 바와 같이, 버퍼산화막(28)의 에치백(Etchback)을 진행하여 게이트패턴 사이의 반도체기판(21) 표면을 노출시키는 콘택홀(27)을 개방시킨다. 이때, 버퍼산화막(28)의 에치백시 반도체기판(21) 표면 상부의 셀스페이서(25)까지 식각하도록 레시피를 조절한다. 예를 들어, 산화막 대 질화막의 식각선택비를 1:1로 하므로써 버퍼산화막(28)과 셀스페이서(25)가 1:1의 비율로 식각되도록 한다.
위와 같은 버퍼산화막의 에치백공정이 플라즈마를 이용한 건식식각공정이므로, 에치백시에 플라즈마 이온(Plasma ion)에 의해 기판 손상(Substrate Damage, 29)이 발생하는 것을 피할 수 없다.
다음으로, 버퍼산화막(28)의 에치백공정시 발생된 기판손상(29)을 제거하기 위해 후처리(Post treatment)를 진행한다. 이때, 후처리는 LET(Light Etch Treatment)라 일컫는 식각공정으로 진행한다.
예컨대, LET는 화학적건식식각(Chemical Dry Etching, CDE) 장비를 이용한 공정을 적용하는데, 이때 LET 공정에 의해 표면적을 최대한 증가시킨다.
자세히 살펴보면 다음과 같다.
본 발명의 기판손상 제거를 위한 후처리는 1차 후처리와 2차후처리의 2단계 LET 공정(2-Step LET)을 적용한다.
먼저, 도 2d에 도시된 바와 같이, 1차 후처리에서는 메인가스(Main Gas)로 불화탄소가스(Fluorocarbon Gas)를 사용하므로써 기판손상(29)을 제거하여 기판손실(30)을 발생시키면서 기판손실(30)의 표면에 요철(30A)을 형성한다. 예컨대, 불화탄소가스는 CF4 가스와 CHF3 가스의 유량비(Flow Ratio)를 조절하여, C-C-F계열에서 C-H-F 계열로 변환시켜 폴리머(Polymer) 발생률을 증가시켜 기판 표면 거칠기(Roughness) 발생을 유도 할수 있다.
바람직하게, 1차 후처리는 CF4/He/O2(10∼20sccm/500~1000sccm/20~40sccm)을 사용하거나, 또는 CHF3/He/O2(10∼20sccm/ 500~1000sccm/20~40sccm)을 사용한다. 위 레시피에서 알 수 있듯이, 불화탄소가스와 산소가스의 유량비율은 1:2의 비율을 갖는다.
레시피에서 불화탄소가스와 산소가스의 비율은 적어도 1:3 이하로 제어하는데, 이와 같이 유량 비율을 조절하므로써 요철(30A)의 기판거칠기(Substrate Roughness) 발생을 크게 유도할 수 있고, 산소 가스의 유량이 높은 유량이 아니므로 기판손실(30)의 깊이(D1) 제어가 용이하다.
이때, 요철(30A)에 의해 기판손실(30)의 표면의 기판거칠기(Substrate Roughness)가 크게 증가하나, 불화탄소가스(Fluoro-carbon) 사용으로 인해 카본 오염(Carbon Contamination)이 발생하는 문제가 있다.
다음으로, 도 2e에 도시된 바와 같이, 2차 후처리에서는 삼불화질소(NF3) 가 스를 메인가스로 사용하여 즉, NF3/He/O2(10∼20 : 500∼1000 : 50∼100sccm)의 혼합가스를 사용하여 식각한다.
이와 같이, 삼불화질소가스를 메인가스로 이용하여 2차 후처리를 진행하면 카보오염을 제거할 수 있고, 더불어 요철(30A)을 유지하면서 기판손실(30)의 깊이 'D1'를 'D2'로 증가시킨다.
상술한 후처리 진행에 있어서, 1차 후처리와 2차 후처리시 모두 압력(Pressure)을 1000∼1500mTorr의 높은 고압을 사용하고, 동시에 적어도 2500W 이상(2500∼5000W)의 높은 소스파워(Source Power)를 인가하여 식각제(Etchant)의 자유행정경로(Mean Free Path) 감소와 체류시간(Residence Time-반응물이 반응기 내에 머무는 시간)을 증가시켜 표면적을 더욱 증가시킨다.
그리고, 1차 후처리시 2차 후처리보다 기판손실 타겟을 적어도 2:1 이상으로 하여, 1차 후처리시의 기판손실을 2차 후처리시보다 2배 이상 크게 제어한다. 이로써 표면 거칠기를 크게 한다.
도 3a 및 도 3b는 본 발명의 실시예에 따른 콘택저항을 비교한 도면으로서, 도 3a는 비트라인콘택(BLC)에서의 콘택저항이고, 도 3b는 스토리지노드콘택(SNC)에서의 콘택저항이다. 그리고, 도 3a 및 도 3b에서, 도면부호 'Base[NF3 LET]'는 삼불화질소(NF3) 가스를 이용한 LET 공정을 진행한 경우의 콘택저항이고, 'S5/CF4 LET'는 CF4 가스를 이용한 LET 공정을 진행한 경우의 콘택저항이다. 그리고, 'S5/CF4 LET'에 따른 콘택저항의 데이터들은 '■'로 표시되고 있다.
도 3a 및 도 3b를 참조하면, CF4 가스를 이용하여 LET 공정을 진행한 경우 콘택저항(Rc)이 삼불화질소가스를 이용하여 LET 공정을 진행한 경우보다 콘택저항이 10% 정도 감소함을 알 수 있다.
도 4a는 종래기술에 따른 표면거칠기 이미지이고, 도 4b는 본 발명의 실시예에 따른 표면거칠기 이미지이다. 표면거칠기는 AFM(Atomic Force Microscope)을 이용하여 RMS(Root Mean Square)로 나타낸 결과이다.
도 4a 및 도 4b를 참조하면, 종래 삼불화가스를 이용하여 LET공정을 진행한 경우(RMS 2∼3Å)보다 불화탄소가스를 이용하여 LET 공정을 진행한 본 발명의 경우가 표면거칠기가 현저히 증가함을 알 수 있다. 후술하는 도 5에서 알 수 있지만, 종래보다 적어도 90% 이상의 증가 효과를 얻는다.
도 5는 종래기술과 본 발명의 실시예에 따른 표면거칠기값을 비교한 그래프이다.
도 5를 참조하면, 1,2차 후처리를 이용한 본 발명은 종래기술에 비해 표면거칠기 증가에 의해 표면적이 95% 정도 더 증가됨을 알 수 있다.
상술한 실시예에 따르면, 후처리를 1차 후처리와 2차 후처리의 2단계 LET 공정을 적용하면 요구되는 기판 손실 깊이를 유지하여 누설전류 발생을 방지함과 동시에 표면거칠기 증가를 통해 접촉면적을 10% 이상 넓혀서 콘택저항값을 개선시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으 나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 셀문턱전압 및 리프레시 조절을 위한 기판손실 깊이를 일정하게 유지하면서도 기판손실의 표면을 거칠게 하므로써 셀 콘택저항을 개선시킬 수 있는 효과가 있다. 이로써, 소자의 전기적 특성 향상 및 수율증가, 신뢰성 증대를 얻을 수 있다.

Claims (14)

  1. 반도체기판 표면을 노출시키는 콘택홀을 개방시키는 단계;
    상기 콘택홀의 저면에 요철을 형성하는 1차 후처리 단계; 및
    상기 1차 후처리시 발생된 오염을 제거하는 2차 후처리 단계를 포함하고,
    상기 1차 후처리단계는 불화탄소계 가스를 메인가스로 사용하고, 상기 2차 후처리단계는 삼불화질소(NF3) 가스를 메인가스로 사용하는 반도체 소자의 콘택 형성 방법.
  2. 삭제
  3. 제1항에 있어서,
    상기 1차 후처리 단계는,
    CF4/He/O2(10∼20sccm/500~1000sccm/20~40sccm)의 조합을 사용하거나, 또는 CHF3/He/O2(10∼20sccm/ 500~1000sccm/20~40sccm)의 조합을 사용하는 반도체소자의 콘택 형성 방법.
  4. 제1항에 있어서,
    상기 2차 후처리단계는,
    NF3/He/O2(10∼20sccm/500∼1000sccm/50∼100sccm)의 조합을 사용하는 반도체소자의 콘택 형성 방법.
  5. 제1항, 제3항 또는 제4항 중 어느 한 항에 있어서,
    상기 1차 및 2차 후처리단계는,
    압력은 1000∼1500mTorr을 사용하고, 동시에 2500W∼5000W의 소스파워(Source power)를 사용하는 반도체소자의 콘택 형성 방법.
  6. 반도체기판 상에 게이트패턴을 형성하는 단계;
    상기 게이트패턴 상에 배리어막을 형성하는 단계;
    상기 배리어막 상에 층간절연막을 형성하는 단계;
    상기 층간절연막을 식각하여 콘택홀을 형성하는 단계;
    상기 콘택홀에 의해 노출된 게이트패턴의 상부에서 오버행을 갖는 버퍼막을 형성하는 단계;
    상기 반도체기판의 표면이 노출되도록 상기 버퍼막과 배리어막을 식각하는 단계;
    상기 노출된 반도체기판의 표면에 요철을 형성하는 1차 후처리 단계; 및
    상기 1차 후처리시 발생된 오염을 제거하는 2차 후처리 단계를 포함하고,
    상기 1차 후처리단계는 불화탄소계 가스를 메인가스로 사용하고, 상기 2차 후처리단계는 삼불화질소 가스를 메인가스로 사용하는 반도체소자의 콘택 형성 방법.
    반도체 소자의 콘택 형성 방법.
  7. 삭제
  8. 제6항에 있어서,
    상기 1차 후처리 단계는,
    CF4/He/O2(10∼20sccm/500~1000sccm/20~40sccm)의 조합을 사용하거나, 또는 CHF3/He/O2(10∼20sccm/ 500~1000sccm/20~40sccm)의 조합을 사용하는 반도체소자의 콘택 형성 방법.
  9. 제6항에 있어서,
    상기 2차 후처리단계는,
    NF3/He/O2(10∼20sccm/500∼1000sccm/50∼100sccm)의 조합을 사용하는 반도체소자의 콘택 형성 방법.
  10. 제6항, 제8항 또는 제9항 중 어느 한 항에 있어서,
    상기 1차 및 2차 후처리단계는,
    압력은 1000∼1500mTorr을 사용하고, 동시에 2500W∼5000W의 소스파워(Source pwoer)를 사용하는 반도체소자의 콘택 형성 방법.
  11. 제6항에 있어서,
    상기 1차 후처리단계는 상기 2차 후처리단계보다 기판 손실 타겟을 적어도 2배 이상으로 설정하는 반도체소자의 콘택 형성 방법.
  12. 제6항에 있어서,
    상기 버퍼막은 USG(Undoped Silicate Glass)막으로 형성하는 반도체소자의 콘택 형성 방법.
  13. 제6항에 있어서,
    상기 배리어막은, 질화막(Nitride)으로 형성하는 반도체소자의 콘택 형성 방법.
  14. 제6항에 있어서,
    상기 반도체기판의 표면이 노출되도록 상기 버퍼막과 배리어막을 식각하는 단계는,
    상기 버퍼막과 상기 배리어막의 식각선택비를 1:1로 하여 에치백하는 반도체소자의 콘택 형성 방법.
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