KR100853795B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 기판 위에 게이트 산화막, SiN층, TEOS, Barc(Bottom antireflect coating) 및 포토레지스트 패턴을 순차적으로 구비한 반도체 소자에 STI를 형성하기 위한 반도체 소자의 제조 방법으로, 상기 게이트 산화막까지 트렌치를 형성하기 위한 AA RIE(Active Area Reactive Ion Etch) 단계와, 상기 트렌치를 거쳐서 상기 반도체 기판의 소정 깊이까지 식각하는 AA SI(silicon) RIE 단계를 포함하는 반도체 소자의 제조 방법에 관한 것이다.
90nm, STI, AA RIE(Active Area Reactive Ion Etch), AA SI(silicon) RIE

Description

반도체 소자의 제조 방법{Method of Manufacturing Semiconductor Device}
도 1a와 도 1b는 종래의 얕은 트렌치 소자 분리(STI) 공정에 따른 반도체 소자의 단면을 도시한 예시도.
도 2a 내지 도 2i는 본 발명의 제 1 실시예에 따른 반도체 소자의 단면을 도시한 단면도.
도 3a 내지 도 3h는 본 발명의 제 2 실시 예에 따른 반도체 소자의 단면을 도시한 단면도.
도 4a 내지 도 4c는 본 발명의 제 3 실시예에 따라 반도체 소자를 제조하는 방법을 설명하기 위한 예시도.
도 5a는 본 발명의 제 3 실시예에 따라 제조된 반도체 소자의 단면을 도시한 단면도.
도 5b는 본 발명의 제 3 실시예에 따라 제조된 반도체 소자의 외형을 도시한 사시도.
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 90nm 선폭의 반도체 소자 제조 공정에서 STI 형성을 최적화할 수 있는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자가 고집적화되고 미세화됨에 따라, 소자 사이를 분리하는 소자 분리 기술에 있어서도 얼마나 폭을 작게 하고 우수한 절연 특성이 있느냐 하는 것이 중요한 문제로 등장하고 있다. 종래의 소자 분리 기술로는 반도체 기판 상에 산화막을 선택적으로 성장시켜 소자 분리막을 형성하는 로코스(LOCOS: Local Oxidation of Silicon) 공정이 있는데, 이 기술은 소자 분리막의 폭을 감소시키는데 한계가 있어 최근에는 새로운 소자분리기법으로 얕은 트렌치 소자 분리(Shallow Trench Isolation; 이하 STI) 공정이 널리 사용되고 있다.
얕은 트렌치 소자 분리(STI) 공정은 반도체 기판에 트렌치를 형성하고, 트렌치 내부를 절연막으로 매립함으로써 소자분리막을 형성하는 기법으로, 종래의 소자분리기술에 비하여 소자분리특성이 우수하고 점유 면적도 작기 때문에 반도체 소자의 고집적화에 적합한 기술이다. 이러한 얕은 트렌치 소자 분리(STI)를 형성하기 위한 건식 식각 공정은 세 단계를 거치게 되는데, 소자의 게이트가 구비될 부분인 능동부를 형성하는 활성 영역(Active Area) 리액티브 이온 에치(Reactive Ion Etch; 이하 RIE)공정, 스페이서(spacer)를 이용하여 식각하는 활성 영역(AA) 스페이서 RIE 공정, 및 실리콘 기판을 식각하여 트렌치를 형성하는 AA SI RIE 공정이다.
이와 같이 얕은 트렌치 소자 분리(STI)를 형성하기 위한 건식 식각 공정을 90nm의 디자인 룰에 적용하기 위한 공정의 최적화를 위하여, 130nm FCT(Foundry Compatible Technology) 기술을 바탕으로 먼저 AA RIE, AA 스페이서 RIE 및 AA SI RIE 공정을 순차적으로 진행하였다. 여기서 90 nm 공정이라는 것은 반도체 기판상에서 전자가 이동하는 채널 사이의 거리 즉, 선폭을 나타낸다.
먼저, 130nm 선폭의 디자인 룰에 따른 반도체 소자에 적용되는 조건으로 90nm의 반도체 소자에 대해 식각을 수행하면, AA RIE 후 남아있는 TEOS(Tetra Ethyl Ortho Sillicate)의 두께가 얇아져, 도 1a와 도 1b에 도시된 바와 같이 얕은 트렌치 소자 분리(STI)를 형성하기 위한 실리콘 반도체 기판의 식각 시 마스크 역할을 해야 하는 TEOS가 남지 않는다는 문제점이 발생한다.
본 발명은 90nm 선폭의 디자인 룰에 따른 얕은 트렌치 소자 분리(STI) 공정의 최적화를 이룰 수 있는 반도체 소자의 제조방법을 제공하는데 목적이 있다.
이와 같은 목적을 달성하기 위한 본 발명은 얕은 트렌치 소자 분리(STI)를 형성하기 위한 반도체 소자의 제조 방법으로, 반도체 기판 위에 게이트 산화막, SiN층, TEOS(Tera-Ethyl-Ortho- Sillicate), 반사 방지막(Barc) 및 포토레지스트 패턴을 순차적으로 구비한 상기 반도체 소자의 활성화 영역(Active area)에서 상기 반사 방지막(Barc) 식각 및 메인 식각(Main Etch)을 수행하여 상기 게이트 산화막까지 트렌치를 형성하는 제 1 RIE(Reactive Ion Etch)공정과, 상기 제 1 RIE 공정에 의한 식각 시 상기 TEOS가 마스크로써 두께를 갖도록 식각 반응 속도를 조절하여 BT(Break Through)를 수행하고 상기 반도체 기판의 실리콘 웨이퍼를 소정 깊이까지 메인 식각을 수행하는 제 2 RIE(Reactive Ion Etch) 공정을 포함하는 반도체 소자의 제조 방법에 관한 것이다.
본 발명에서 상기 제 1 RIE 단계는 45mTorr의 압력에서 600W의 RF 파워, 7sccm의 O2가스, 120sccm의 Ar, 40sccm의 CF4 가스 및 20sccm의 CHF3 가스를 이용하여 10초 동안 상기 반사 방지막(Barc)까지 식각하는 반사 방지막 알아이(Barc RIE) 단계와, 60mTorr의 압력에서 600W의 RF 파워, 5sccm의 O2가스, 160sccm의 Ar, 80sccm의 CF4 가스를 이용하여 45초 동안 메인 식각(Main Etch)을 수행하는 메인 식각 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명에서 상기 제 2 RIE 단계는 10mTorr의 압력에서 500W의 소스 파워, 40W의 바이어스 파워, 50sccm의 CF4 가스를 이용하여 10초 동안 BT(Break Through)를 수행하는 단계와, 8mTorr의 압력에서 600W의 소스 파워, 200W의 바이어스 파워, 150sccm의 HBr 가스, 3sccm의 O2가스, 20sccm의 Cl2가스를 이용하여 62초 동안 메인 식각을 수행하는 단계를 포함하는 것을 특징으로 한다.
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이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다.
도 2a 내지 도 2i는 본 발명의 제 1 실시예에 따른 반도체 소자의 단면을 도시한 단면도로서, [표 1]에 기재된 각 조건에 따라 반도체 소자를 처리한 후의 단면을 나타낸 단면도이다.
본 발명의 제 1 실시 예는 종래에 0.13㎛ FCT(Foundry compatible technology) 조건을 90nm의 반도체 제조 방법에 적용했을 당시의 가장 큰 문제점이었던 얕은 트렌치 소자 분리(STI)를 형성하기 위한 실리콘 반도체 기판의 식각 시 마스크 역할을 해야 하는 TEOS가 남지 않는다는 문제점을 해결하기 위해, 식각 반응속도를 늦추고, 수직 이방성 식각율을 향상시키며, 반응 부산물의 제거가 용이하도록 하는 데 주안점을 두고 [표 1]에 기재된 바와 같이 조건을 설정한다.
즉, 식각반응속도 지연, 이방성 식각율의 향상, 반응 부산물의 원활한 제거를 위해서 [표 1]에 기재된 바와 같이 AA 스페이서 RIE 조건을 달리하여 각각 9장의 반도체 기판에 각각 다른 조건을 적용하여 AA 스페이서 RIE 식각을 진행한다.
DOE 조 건 CD (nm) TEOS 두께 (Å) 불량여부
IL DL IS CL
Tentative target 147 140 112 147 525
1 35mT/ 400W/ O2 37/ CHF3 37/ Ar 0 172 166 85 166 244.8 불량
2 35mT/ 600W/ O2 25/ CHF3 50/ Ar 100 191 181 65 184 342.5 불량
3 35mT/ 800W/ O2 18/ CHF3 57/ Ar 200 187 178 74 187 277.0 불량
4 55mT/ 400W/ O2 25/ CHF3 50/ Ar 200 183 174 79 175 263.5 양호
5 55mT/ 600W/ O2 18/ CHF3 57/ Ar 0 167 159 93 161 149.5 양호
6 55mT/ 800W/ O2 37/ CHF3 37/ Ar 100 194 169 81 172 307.0 불량
7 75mT/ 400W/ O2 18/ CHF3 57/ Ar 100 173 167 86 168 413.4 불량
8 75mT/ 600W/ O2 37/ CHF3 37/ Ar 200 184 173 80 174 398.5 불량
9 75mT/ 800W/ O2 25/ CHF3 50/ Ar 0 159 149 101 153 144.4 양호
[표 1]에 기재된 각 조건에 따라 AA 스페이서 RIE 식각을 수행하면, 도 2a 내지 도 2i에 도시된 바와 같이 AA 스페이서 RIE를 진행한 후 CDSEM 영상을 관찰한 결과 도 2d, 도 2e, 도 2i에 각각 해당하는 DOE 4, DOE 5 및 DOE 9의 조건에서 가장 양호한 결과를 얻을 수 있었다.
이와 같은 제 1 실시예에 따른 결과를 근거로 하여 고립 라인의 폭을 작게 하고 남는 TEOS의 두께를 크게 하는 방향으로 AA 스페이서 RIE를 설정하기 위한 세부적인 조건으로서, 75mTorr의 압력, 600W의 압력, 18sccm의 O2가스, 57sccm의 CHF3, 0sccm의 Ar가스를 이용하여 40분 동안 수행하는 것을 조건으로 설정한다.
<제 2 실시예>
본 발명의 제 2 실시예에서는 반도체 기판을 깊게 식각하여 트렌치를 형성하는 공정인 AA SI RIE 공정에서는 산화물과 폴리(Poly)의 선택비를 알아보기 위하여 식각 시간을 20분으로 고정시킨 후 파워와 가스의 양을 [표 2]에 기재된 바와 같이 조절하여 실험을 진행하였다.
DOE 조건 Si Bot. CD (nm) TEOS 두께 (Å) Image
IL DL IS DCL LCL
Tentative target D 190 D
1 S 400W/ B 100W/ HBr 100/ Cl2 10 180 +8 171 80 173 177 441 +195 불량
2 S 400W/ B 200W/ HBr 150/ Cl2 20 210 +19 199 60 200 202 146 -197 불량
3 S 400W/ B 300W/ HBr 200/ Cl2 30 200 +13 187 72 190 193 217 -70 불량
4 S 600W/ B 100W / HBr 150/ Cl2 30 192 +9 183 69 185 188 251 -13 불량
5 S 600W/ B 200W / HBr 200/ Cl2 10 186 +21 168 86 172 175 31 -119 양호
6 S 600W/ B 300W / HBr 100/ Cl2 20 188 -6 176 73 182 182 208 -99 불량
7 S 800W/ B 100W / HBr 200/ Cl2 20 176 +3 168 85 172 173 376 -37 불량
8 S 800W/ B 200W / HBr 100/ Cl2 30 201 +17 189 66 191 194 313 -86 불량
9 S 800W/ B 300W / HBr 150/ Cl2 10 175 +16 157 95 161 165 8 -136 양호
[표 2]에 기재된 조건에 따른 실험 결과를 나타낸 도 3에 도시된 바와 같이 실험 결과중 도 3c와 도 3g에 각각 해당하는 DOE 4와 DOE 8이 가장 양호한 결과를 나타낸다. 그러나, 라인과 스페이스 간의 간격이 너무 좁아지는 문제점과 프로파일의 문제점을 안고 있었기에 이를 개선하기 위한 대안이 구현되어야 한다.
<제 3 실시예>
본 발명의 제 3 실시예에서는 선행된 실시예를 거치면서 나온 공정 조건을 토대로 AA RIE부터 다시 실험을 진행하여, 적층막은 위로부터 2.7㎛의 포토레지스트, 300Å의 반사 방지막(Barc), 1000Å의 TEOS, 1000Å의 SiN, 45Å의 게이트 산화막이며, 식각 조건은 40mT의 분위기 압력, 600W의 파워, O2 10sccm의 O2 가스, 120sccm의 Ar가스, 40sccm의 CF4, 20sccm의 CHF3를 이용하여 50초의 공정 시간 동안 진행한다.
도 4a에 도시된 바와 같이 AA RIE를 진행한 후 반도체 소자의 단면을 XSEM(Cross SEM)으로 관찰한 결과, 남아있는 포토레지스트가 154Å으로 나타났고, 패턴 사이에서 도브 테일(Dove tail) 현상이 발생하는 것이 확인되었다. 이 실험결과에서 포토레지스트 마진이 부족하고, 도브 테일이 발생하여 다시 공정조건을 수정하여 AA RIE 공정을 진행한다.
따라서, 두 번째 실험에서는 적층막은 그대로 두고 식각 조건을 기존에 한 번의 식각 공정에서 반사 방지막 알아이(Barc RIE), TEOS RIE, SIN RIE로 단계를 분리하여 진행하는 한편, TEOS를 식각할 때 파워를 120W에서 160W로, Ar을 120sccm에서 160sccm으로 늘려 이방성 식각율을 향상시키는 방향으로 조건을 수정하여 진행한다.
수정한 공정 조건으로 AA RIE를 수행한 경우, 도 4b에 도시된 바와 같이 300Å의 반사 방지막(Barc)을 포함한 945Å의 포토레지스트 마진을 확보할 수 있고, 도브 테일 현상도 해소할 수 있다.
이어서, AA 스페이서 RIE 공정을 없애고 AA RIE 후 AA SI RIE를 진행하는 방향으로 공정조건을 설정하여, AA SI RIE를 진행한 후에는 TEOS가 474Å이고, 깊이는 1797Å 임을 도 4c를 통해 확인할 수 있다.
따라서, 90nm AA 식각 공정의 최적화를 위한 실험을 진행하면서 내리게 된 최종적인 식각 조건은 크게 AA RIE, AA 스페이서 RIE, AA SI RIE의 3단계 조건에서 포토레지스트 마진 및 TEOS의 두께를 확보하고, 도브 테일 현상을 없애기 위하여 AA RIE 와 AA SI RIE의 두 단계로 나누어 진행하는 조건으로 설정한다. 이에 최종적인 식각 조건은 AA RIE의 조건에 관한 [표 3]과 AA SI RIE의 조건에 관한 [표 4]에 기재된 바와 같이 정리할 수 있다.
AA RIE 조건
Completion barc RIE 메인 식각
Step time (sec) 10 45
갭 (mm) 27 27
압력 (mT) 45 60
RF 파워 (Ws) 600 600
O2 (sccm) 7 5
Ar (sccm) 120 160
CF4 (sccm) 40 80
CHF3 (sccm) 20 0
냉각 On On
Edge He (Torr) 40 40
Center He (Torr) 7 7
AA SI RIE
Completion BT 메인 식각
Step time (sec) 10 62
압력 (mT) 10 8
SP(W) 500 600
BP(W) 40 200
HBr (sccm) 0 150
O2 (sccm) 0 3
CL2 (sccm) 0 20
CF4 (sccm) 50 0
AA RIE 단계에서는 barc RIE 공정과 메인 식각(Main Etch) 과정으로 분리하여 진행하고, AA SI RIE 단계에서는 BT(Break Through)와 메인 식각의 과정으로 실험을 진행한다. 적층막은 전술한 조건에서 TEOS를 1000Å에서 700Å으로 낮추었고, 이 외의 조건들은 동일하며 1nm로 각각 측정한다.
최종 조건으로 실험을 진행한 결과 도 5a에 도시된 바와 같이 실리콘 기판의 깊이는 3150Å이고 남는 TEOS는 250Å으로 측정되며, 이때 CD는 각각 140nm와 121nm로 측정된다. 또한, 도 5b에 도시된 사시 각으로 촬영된 XSEM 단면도에서 알 수 있는 바와 같이, 패턴의 배열이 양호한 결과를 보여주고 있음을 확인할 수 있다.
따라서, 본 발명의 실시예를 통해서 90nm 선폭의 디자인 룰을 적용한 반도체 소자에서 활성 영역의 트렌치 식각 공정 표준화를 위한 방안을 제시할 수 있다. 종래의 0.13㎛ FCT 반도체 소자에서는 AA RIE, AA 스페이서 RIE, AA SI RIE를 거치는 3번의 식각 공정에 의해 STI 구조가 형성되었지만, 본 발명에 의하여 AA RIE 와 AA SI RIE를 거치는 2번의 공정으로도 효과적인 STI 구조를 확보할 수 있다. 즉, AA 스페이서 RIE 공정을 생략함으로써, 그에 따르는 포토 공정(photolithography)과 세정 공정을 함께 줄일 수 있기 때문에 비용 절감과 생산기간을 단축할 수 있다는 장점이 있다.
그리고, 딥 트렌치(deep trench) 식각을 위한 하드 마스크(hard mask) 역할을 하는 TEOS의 두께를 0.13㎛ FCT 반도체 소자와 비교했을 때 더 높은 TEOS의 두께를 확보할 수 있으며, 식각 시간과 소스 파워를 조절하여 90nm 선폭의 반도체 소자에서 STI의 목표 깊이인 3500Å에 근접한 결과, 3000Å~ 3800Å의 범위 값을 얻을 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 전술한 실시예들은 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다.
또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시가 가능함을 이해할 수 있을 것이다.
상기한 바와 같이 본 발명은 90nm 선폭의 반도체 소자에서 AA RIE 와 AA SI RIE를 거치는 2번의 공정으로도 효과적인 STI 구조를 확보할 수 있고, TEOS의 두께를 0.13㎛ FCT 반도체 소자와 비교했을 때 더 높은 TEOS의 두께를 확보할 수 있으며, 식각 시간과 소스 파워를 조절하여 STI의 목표 깊이인 3500Å에 근접하여 형성할 수 있다.

Claims (7)

  1. 얕은 트렌치 소자 분리(STI)를 형성하기 위한 반도체 소자의 제조 방법으로,
    반도체 기판 위에 게이트 산화막, SiN층, TEOS(Tera-Ethyl-Ortho- Sillicate), 반사 방지막(Barc) 및 포토레지스트 패턴을 순차적으로 구비한 상기 반도체 소자의 활성화 영역(Active area)에서 상기 반사 방지막(Barc) 식각 및 메인 식각(Main Etch)을 수행하여 상기 게이트 산화막까지 트렌치를 형성하는 제 1 RIE(Reactive Ion Etch)공정과,
    상기 제 1 RIE 공정에서 상기 게이트 산화막까지 식각하여 형성된 트렌치에 의해 상기 TEOS가 마스크로써 두께를 갖도록 식각 반응 속도를 조절하여 BT(Break Through)를 수행하고 상기 반도체 기판의 실리콘 웨이퍼를 소정 깊이까지 메인 식각을 수행하는 제 2 RIE(Reactive Ion Etch) 공정을 포함하며,
    상기 제 1 RIE(Reactive Ion Etch) 공정은
    45mTorr의 압력에서 600W의 RF 파워, 7sccm의 O2가스, 120sccm의 Ar, 40sccm의 CF4 가스 및 20sccm의 CHF3 가스를 이용하여 10초 동안 상기 반사 방지막(Barc)까지 식각하는 반사 방지막 알아이(Barc RIE) 공정과,
    60mTorr의 압력에서 600W의 RF 파워, 5sccm의 O2가스, 160sccm의 Ar, 80sccm의 CF4 가스를 이용하여 45초 동안 메인 식각(Main Etch)을 수행하는 메인 식각 공정을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서,
    상기 제 2 RIE(Reactive Ion Etch) 공정은
    10mTorr의 압력에서 500W의 소스 파워, 40W의 바이어스 파워, 50sccm의 CF4 가스를 이용하여 10초 동안 BT(Break Through)를 수행하는 공정과,
    8mTorr의 압력에서 600W의 소스 파워, 200W의 바이어스 파워, 150sccm의 HBr 가스, 3sccm의 O2가스, 20sccm의 Cl2가스를 이용하여 62초 동안 메인 식각을 수행하는 공정을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 반도체 소자의 제조 방법은 90nm의 선폭 디자인 룰을 적용하여 얕은 트렌치 소자 분리(STI)를 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 1 항에 있어서,
    상기 반도체 기판의 실리콘 웨이퍼를 소정 깊이는 3000Å~ 3800Å의 범위인 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 삭제
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103943555B (zh) * 2014-04-28 2016-11-02 上海华力微电子有限公司 一种有源区制备方法
CN117558624A (zh) * 2023-11-13 2024-02-13 粤芯半导体技术股份有限公司 接触沟槽形成方法和半导体器件

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100256228B1 (ko) * 1993-12-29 2000-05-15 김영환 반도체 소자의 분리막 형성방법
KR20010058480A (ko) * 1999-12-30 2001-07-06 박종섭 반도체장치의 소자분리막 형성방법
KR20060078440A (ko) * 2004-12-31 2006-07-05 동부일렉트로닉스 주식회사 얕은 트랜치 소자 분리막 공정 중 디봇 형상 방지방법
KR20060079323A (ko) * 2004-12-30 2006-07-06 매그나칩 반도체 유한회사 반도체 소자의 소자 분리막 형성 방법

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6869858B2 (en) * 1999-01-25 2005-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Shallow trench isolation planarized by wet etchback and chemical mechanical polishing
US6709917B2 (en) * 2002-05-13 2004-03-23 International Business Machines Corporation Method to increase the etch rate and depth in high aspect ratio structure
ITMI20031591A1 (it) * 2003-08-01 2005-02-02 St Microelectronics Srl Metodo per fabbricare strutture di isolamento
US6972258B2 (en) * 2003-08-04 2005-12-06 Taiwan Semiconductor Manufacturing Co., Ltd. Method for selectively controlling damascene CD bias
US6921695B2 (en) * 2003-10-14 2005-07-26 Taiwan Semiconductor Manufacturing Co., Ltd. Etching method for forming a square cornered polysilicon wordline electrode

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100256228B1 (ko) * 1993-12-29 2000-05-15 김영환 반도체 소자의 분리막 형성방법
KR20010058480A (ko) * 1999-12-30 2001-07-06 박종섭 반도체장치의 소자분리막 형성방법
KR20060079323A (ko) * 2004-12-30 2006-07-06 매그나칩 반도체 유한회사 반도체 소자의 소자 분리막 형성 방법
KR20060078440A (ko) * 2004-12-31 2006-07-05 동부일렉트로닉스 주식회사 얕은 트랜치 소자 분리막 공정 중 디봇 형상 방지방법

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