KR20060078440A - 얕은 트랜치 소자 분리막 공정 중 디봇 형상 방지방법 - Google Patents
얕은 트랜치 소자 분리막 공정 중 디봇 형상 방지방법 Download PDFInfo
- Publication number
- KR20060078440A KR20060078440A KR1020040118398A KR20040118398A KR20060078440A KR 20060078440 A KR20060078440 A KR 20060078440A KR 1020040118398 A KR1020040118398 A KR 1020040118398A KR 20040118398 A KR20040118398 A KR 20040118398A KR 20060078440 A KR20060078440 A KR 20060078440A
- Authority
- KR
- South Korea
- Prior art keywords
- sti
- pad
- divot
- preventing
- oxide film
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 68
- 238000002955 isolation Methods 0.000 title abstract description 10
- 239000007943 implant Substances 0.000 claims abstract description 13
- 239000000758 substrate Substances 0.000 claims description 27
- 239000004065 semiconductor Substances 0.000 claims description 17
- 150000004767 nitrides Chemical class 0.000 claims description 12
- 238000005530 etching Methods 0.000 claims description 10
- 238000001020 plasma etching Methods 0.000 claims description 5
- 230000002265 prevention Effects 0.000 claims 4
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims 1
- 230000015572 biosynthetic process Effects 0.000 abstract description 8
- 238000004140 cleaning Methods 0.000 abstract description 5
- 230000010354 integration Effects 0.000 abstract description 5
- 230000007423 decrease Effects 0.000 abstract description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- 239000000356 contaminant Substances 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 239000005368 silicate glass Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/3115—Doping the insulating layers
- H01L21/31155—Doping the insulating layers by ion implantation
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
Abstract
본 발명은 소자분리막의 디봇 형상 방지방법에 관한 것으로, 보다 자세하게는 STI(Shallow Trench Isolation) 형성시 활성 영역 에지부의 패드 산화막 밀도가 저하되어 디봇 형상이 발생하는 바, 이를 방지하기 위해 STI 형성시 활성 영역 에지부의 패드 산화막에 틸트 임플란트(Tilt Implant)를 실시함으로써, 디봇 형성을 효과적으로 방지하고 STI 공정시 필요한 공정 단계를 줄이며, STI 공정 후 진행되는 세정공정 등에서 발생할 수 있는 모트를 억제하여 반도체 소자의 수율과 집적화를 향상시킨다.
STI, 틸트, 임플란트.
Description
도 1a 내지 도 1e는 종래기술에 의한 STI 공정.
도 2a 내지 도 2f는 본 발명에 의한 STI 공정.
본 발명은 소자분리막의 디봇 형상 방지방법에 관한 것으로, 보다 자세하게는 얕은 트렌치 소자분리(Shallow Trench Isolation, 이하 STI) 형성시 활성 영역 가장자리부의 패드 산화막 밀도가 저하되어 디봇 형상이 발생하는 바, 이를 방지하기 위해 STI 형성시 활성 영역 에지부의 패드 산화막에 입사빔과 웨이퍼 패턴 부위와 각도를 주어 불순물 이온주입(Tilt Implant, 이하 틸트 임플란트)을 실시하는 방법에 관한 것이다.
반도체 소자의 고집적화 경향에 따라 종래에 많이 사용되던 LOCOS(Local Oxidation of silicon) 공정은 점차 줄고, 활성 영역의 면적을 늘일 수 있는 STI 공정이 널리 사용되고 있다.
STI 공정은 반도체 기판영역을 선택적으로 식각하여 소자 분리를 위한 트랜치를 형성하고 트랜치에 절연막을 채워 넣는 방법이다. 따라서 각 소자 영역은 트랜치로 분리된다. 그러나 단순한 트랜치 소자 분리방법의 경우 트랜치에 절연용 산화막을 채워넣는 과정이나 후속 열처리를 통해 기판 내부를 추가 산화시키는 현상이 발생된다. 이 때 산화에 의해 부피가 늘어나므로 기판의 결정 구조에 선결함(dislocation, 전위) 등의 손상이 발생하는 문제가 있었다.
이로 인하여 USG(Undoped Silicate Glass) 또는 고밀도 플라즈마 산화막(HDP) 등의 절연막을 매립(Gap-Fill)할 때, 쉐도우 효과(Shadow effect)가 발생하게 되고, 이는 활성 영역 에지부의 패드 산화막의 밀도를 떨어뜨리게 된다.
이러한 가장자리 부분의 취약한 패드 산화막은 각종 세정(Pre-clean)공정 및 습식 식각 공정시 빨리 식각되어 모트(Moat)가 형성된다. 상기 모트는 험프(Hump) 현상의 중요한 발생 원인으로 이는 제거되어야 할 요소이다.
도 1a 내지 도 1e는 종래기술에 있어서의 반도체 소자의 STI 공정을 설명하기 위하여 도시한 단면도이다.
도 1a을 보면, 반도체 기판(1) 상에 패드 산화막(3)을 20㎚ 이하의 두께로 성장시키고, 상기 패드 산화막(3)의 상부에 질화막(5)을 100∼300㎚의 두께로 형성한다. 연속해서, 상기 질화막의 표면에 포토레지스트막을 도포하고 패터닝하여 하부의 반도체 기판(1)을 식각하여 트랜치를 형성한다.
도 1b는 상기 질화막(5), 하부의 패드 산화막(3) 및 반도체 기판(1)을 소정 깊이로 식각하여 트랜치(7)를 형성하였을 때의 단면도이다.
도 1c는 상기 트랜치(7)를 형성하는 과정에서 트랜치의 측벽에 발생된 손상(damage)을 복원하고, 후속 공정에서 발생하는 불순물에 의하여 트랜치(7) 내부가 오염되는 것을 방지하기 위한 측벽산화막(9)을 20㎚ 이하의 두께로 형성하였을 때의 단면도이다.
도 1d는 상기 트랜치(7)가 형성된 결과물 상에 화학 기상 증착(CVD: Chemical Vapor Deposition)에 의하여 형성된 산화막(11)을 적층하고 화학 기계적 연마(Chemical Mechanical Polishing)공정을 진행하여 표면의 단차를 평탄화하였을 때의 단면도이다.
도 1e는 상기 질화막(3)을 습식 식각을 통하여 제거하고, 반도체 기판의 표면에 잔류하는 오염물을 제거하기 위하여 세정공정을 진행하였을 때의 단면도이다. 이때, 반도체 기판(1)의 표면에 잔류하는 오염물을 완전히 제거하기 위해서는 충분한 오버에칭(Over etching)이 질화막(3)을 제거하는 공정에서 진행되어야 한다. 또한, 동일한 습식식각을 진행하더라도 CVD 산화막(11)은 열산화 방식으로 형성된 산화막과 비교할 때, 식각율이 분당 2∼3배에 이른다. 이러한 오버에칭과 식각율의 차이로 인하여 최종적으로 세정공정을 마쳤을 때는 트랜치를 매립하는 CVD 산화막(11)의 가장자리가 움푹하게 들어가는 디봇(Divot, 13) 형상이 발생하게 된다.
이러한 디봇 형상은 깊이가 20㎚ 정도 발생하면 0.1V의 문턱 전압을 저하시키고, 트랜지스터의 특성에 험프(Hump) 현상을 유발하여 컷-오프(Cut-off) 특성을 악화시켜 반도체 소자의 전력 소모를 증가시키거나, 또는 공정의 작은 변화에도 트 랜지스터의 특성이 크게 변화하게 함으로써 전체적인 공정수율이나 신뢰도를 떨어뜨리는 원인이 되기도 한다.
따라서, 본 발명은 상기와 같은 종래 기술의 제반 단점과 문제점을 해결하기 위한 것으로, STI 형성시 활성 영역 가장자리부의 패드 산화막에 틸트 임플란트(Tilt Implant)를 실시함으로써, 디봇 형성을 효과적으로 방지하고 STI 공정시 필요한 공정 단계를 줄이며 모트 발생을 억제하여 반도체 소자의 수율과 집적화를 향상시키는 얕은 트랜치 소자 분리막의 디봇 형상 방지방법을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 반도체 기판상에 패드막을 형성하는 단계; 상기 패드막 상부에 STI 영역을 정의하기 위한 마스크를 형성하고 상기 기판 상부면이 노출되도록 식각하는 단계; 상기 노출된 기판 상부면에 틸트 임플란트를 실시하는 단계; 상기 정의된 STI 영역에 트랜치를 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 STI 공정 중 디봇 형상 방지방법에 의해 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
도 2a 내지 도 2e는 본 발명에 따른 얕은 트랜치 소자 분리막의 디봇 형상 방지방법을 나타낸 단면도이다.
도 2a는 실리콘 기판(20)에 패드 산화막(21), 패드 질화막(22) 및 패드 TEOS(Tetra Ortho Silicate Glass, 23)를 증착한 후 상기 실리콘 기판(20)에 STI 형성 영역이 노출된 상태를 나타낸 단면도이다.
도 2a에 나타난 단면도를 형성하기 위한 상세한 설명은 다음과 같다.
먼저, 단결정 실리콘 기판(20)과 같은 반도체 기판의 전면 상에 희생막을 형성시킨다. 보다 상세하게는, 반도체 기판의 전면상에 고온 열산화 공정에 의해 패드 산화막(21)을 40 내지 150Å의 두께로 성장시킨다. 이어서, 패드 산화막(21) 상에 저압 화학 기상 증착 공정에 의해 패드 질화막(22)을 600 내지 1500Å의 두께로 적층시킨다. 여기서, 패드 산화막(21)은 반도체 기판과 패드 질화막(22)의 스트레스를 완화시켜주기 위한 것이다. 패드 질화막(22)은 후속의 화학 기계 연마(Chemical Mechanical Polishing, 이하 CMP) 공정에서 식각 정지막의 역할도 담당한다. 이어서 패드 TEOS 산화막(23)을 적층시키고, 소정의 식각 마스크(예를 들면, 감광막(PR) 패턴)를 사용하여 상기 희생막들을 건식 식각을 통해 제거함으로서 STI 형성 영역의 기판이 노출되는 것이다.
도 2b는 본 발명에 따른 틸트 임플란트 공정을 나타낸 단면도이다. 상기 식각을 통해 노출된 기판과 패드 산화막(21)의 에지부분을 틸트 임플란트 공정을 통해 이온주입된 부분(Implanted Area, 24)을 유발하는 것이다. 이 때, 공정 조건을 "AS+ 를 2E15ions/㎠ 내지 5E15ions/㎠, 40KeV 내지 50KeV(Energy), 7°틸트(tilt)" 로 하여 임플란트를 실시한다. 이어서, 도 2c와 같이, 상기 노출된 필드 영역의 기판을 반응성 이온 에칭 공정(Reactive Ion Etching, RIE) 공정을 통해 3000Å 정도의 얕은 깊이로 식각시킨다. 따라서, 기판의 필드 영역에 STI가 형성된다.
따라서, 노출된 기판과 패드 산화막(21)의 에지부분을 틸트 임플란트 공정을 실시함으로써, RIE에 의한 식각시 TEOS(23) 및 질화막(22)보다 상대적으로 밀도가 낮은 산화막(21)이 밀려들어가는 디봇(divot) 형상을 방지할 수 있으며, STI 형성 후 트랜치 측벽에 디봇을 방지하기 위한 소정의 공정을 추가로 진행하지 않아도 되는 것이다.
이 후, 도 2d와 같이, STI 라이너 산화막(liner Oxidation, 26)을 형성한다. 이 때 공정 조건은 900 내지 1000℃, 150 내지 200Å 정도이다. 이 때, 상기 틸트 임플란트 데미지를 받은 STI 상부 에지 부분은 정상 산화막의 약 3 내지 4배 가량 성장하게 되고, STI 라이너 산화막의 형성 두께를 상황에 맞도록 조절함으로써 STI 디봇 형상을 방지하는 것이다.
다음, 도 2e에서 볼 수 있는 바와 같이, TEOS 막(27)으로 트랜치 상부 영역을 채우고, 도 2f와 같이, CMP를 진행한 후 패드막(희생막)들을 제거하여 STI 모듈을 최종적으로 완성하게 된다.
이 후, 연속되는 세정공정으로 인한 실리콘 계면의 모트(Moat) 발생을 효과적으로 방지할 수 있으며, 전체적인 공정상에서 반도체 소자의 집적화를 향상시키 는 것이다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기한 실시예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.
따라서, 본 발명의 얕은 트랜치 소자 분리막의 디봇 형상 방지방법은 STI 형성시 활성 영역 가장자리부의 패드 산화막에 틸트 임플란트(Tilt Implant)를 실시함으로써, 디봇 형성을 효과적으로 방지하고 STI 공정시 필요한 공정 단계를 줄이며, STI 공정 후 진행되는 세정공정 등에서 발생할 수 있는 모트를 억제하여 반도체 소자의 수율과 집적화를 향상시키는 효과가 있다.
Claims (9)
- STI 공정 중 디봇 형상 방지방법에 있어서,반도체 기판상에 패드막을 형성하는 단계;상기 패드막 상부에 STI 영역을 정의하기 위한 마스크를 형성하고 상기 기판 상부면이 노출되도록 식각하는 단계;상기 노출된 기판 상부면에 틸트 임플란트를 실시하는 단계;상기 정의된 STI 영역에 트랜치를 형성하는 단계;를 포함하여 이루어짐을 특징으로 하는 STI 공정 중 디봇 형상 방지방법.
- 제 1 항에 있어서,상기 패드막은 패드 산화막과 패드 질화막을 순차적으로 형성하여 이루어짐을 특징으로 하는 STI 공정 중 디봇 형상 방지방법.
- 제 2 항에 있어서,상기 패드 산화막은 40Å 내지 150Å의 두께로 형성됨을 특징으로 하는 STI 공정 중 디봇 형상 방지방법.
- 제 2 항에 있어서,상기 패드 질화막은 600Å 내지 1500Å의 두께로 형성됨을 특징으로 하는 STI 공정 중 디봇 형상 방지방법.
- 제 1 항에 있어서,상기 틸트 임플란트는 AS+ 를 2E15ions/㎠ 내지 5E15ions/㎠, 40 내지 50KeV(Energy), 7°틸트(tilt)로 실시함을 특징으로 하는 STI 공정 중 디봇 형상 방지방법.
- 제 1 항에 있어서,상기 STI 트랜치는 반응성 이온 에칭(RIE) 공정을 통해 형성됨을 특징으로 하는 STI 공정 중 디봇 형상 방지방법.
- 제 1 항에 있어서,상기 STI 트랜치 형성 후 라이너 산화막을 형성하는 단계를 더 포함함을 특징으로 하는 STI 공정 중 디봇 형상 방지방법.
- 제 7 항에 있어서,상기 라이너 산화막은 900 내지 1000℃, 150 내지 200Å 으로 형성함을 특징으로 하는 STI 공정 중 디봇 형상 방지방법.
- 제 1 항 또는 제 7 항에 있어서,상기 트랜치 상부에 TEOS 막을 형성한 후 CMP를 진행함을 특징으로 하는 STI 공정 중 디봇 형상 방지방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040118398A KR100708530B1 (ko) | 2004-12-31 | 2004-12-31 | 얕은 트랜치 소자 분리막 공정 중 디봇 형상 방지방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040118398A KR100708530B1 (ko) | 2004-12-31 | 2004-12-31 | 얕은 트랜치 소자 분리막 공정 중 디봇 형상 방지방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20060078440A true KR20060078440A (ko) | 2006-07-05 |
| KR100708530B1 KR100708530B1 (ko) | 2007-04-16 |
Family
ID=37170344
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040118398A KR100708530B1 (ko) | 2004-12-31 | 2004-12-31 | 얕은 트랜치 소자 분리막 공정 중 디봇 형상 방지방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100708530B1 (ko) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100853795B1 (ko) * | 2006-10-11 | 2008-08-25 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조 방법 |
| WO2017155872A1 (en) * | 2016-03-08 | 2017-09-14 | Varian Semiconductor Equipment Associates, Inc. | Techniques for manipulating patterned features using ions |
| US10008384B2 (en) | 2015-06-25 | 2018-06-26 | Varian Semiconductor Equipment Associates, Inc. | Techniques to engineer nanoscale patterned features using ions |
| US10229832B2 (en) | 2016-09-22 | 2019-03-12 | Varian Semiconductor Equipment Associates, Inc. | Techniques for forming patterned features using directional ions |
| US10971368B2 (en) | 2013-09-26 | 2021-04-06 | Varian Semiconductor Equipment Associates, Inc. | Techniques for processing substrates using directional reactive ion etching |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100355870B1 (ko) * | 1999-06-02 | 2002-10-12 | 아남반도체 주식회사 | 반도체 소자 분리를 위한 얕은 트렌치 제조 방법 |
| KR20010059185A (ko) * | 1999-12-30 | 2001-07-06 | 박종섭 | 반도체소자의 소자분리막 형성방법 |
| KR100967666B1 (ko) * | 2002-12-03 | 2010-07-07 | 매그나칩 반도체 유한회사 | 반도체소자의 소자분리막 형성방법 |
-
2004
- 2004-12-31 KR KR1020040118398A patent/KR100708530B1/ko not_active IP Right Cessation
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100853795B1 (ko) * | 2006-10-11 | 2008-08-25 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조 방법 |
| US10971368B2 (en) | 2013-09-26 | 2021-04-06 | Varian Semiconductor Equipment Associates, Inc. | Techniques for processing substrates using directional reactive ion etching |
| US10008384B2 (en) | 2015-06-25 | 2018-06-26 | Varian Semiconductor Equipment Associates, Inc. | Techniques to engineer nanoscale patterned features using ions |
| US11043380B2 (en) | 2015-06-25 | 2021-06-22 | Varian Semiconductor Equipment Associates, Inc. | Techniques to engineer nanoscale patterned features using ions |
| US11488823B2 (en) | 2015-06-25 | 2022-11-01 | Varian Semiconductor Equipment Associates, Inc. | Techniques to engineer nanoscale patterned features using ions |
| US11908691B2 (en) | 2015-06-25 | 2024-02-20 | Applied Materials, Inc. | Techniques to engineer nanoscale patterned features using ions |
| WO2017155872A1 (en) * | 2016-03-08 | 2017-09-14 | Varian Semiconductor Equipment Associates, Inc. | Techniques for manipulating patterned features using ions |
| US9984889B2 (en) | 2016-03-08 | 2018-05-29 | Varian Semiconductor Equipment Associates, Inc. | Techniques for manipulating patterned features using ions |
| US10381232B2 (en) | 2016-03-08 | 2019-08-13 | Varian Semiconductor Equipment Associates, Inc. | Techniques for manipulating patterned features using ions |
| US10229832B2 (en) | 2016-09-22 | 2019-03-12 | Varian Semiconductor Equipment Associates, Inc. | Techniques for forming patterned features using directional ions |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100708530B1 (ko) | 2007-04-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6071792A (en) | Methods of forming shallow trench isolation regions using plasma deposition techniques | |
| US6399461B1 (en) | Addition of planarizing dielectric layer to reduce a dishing phenomena experienced during a chemical mechanical procedure used in the formation of shallow trench isolation regions | |
| KR100335495B1 (ko) | 디봇 발생을 방지하며 공정이 간단한 소자분리막의 제조방법 | |
| KR100341480B1 (ko) | 자기 정렬된 얕은 트렌치 소자 분리 방법 | |
| KR20020071063A (ko) | 덴트 없는 트렌치 격리 구조 및 그 형성 방법 | |
| US6218273B1 (en) | Methods of forming isolation trenches in integrated circuits using protruding insulating layers | |
| KR20020036298A (ko) | 트렌치 소자분리막 및 그 제조방법 | |
| KR100708530B1 (ko) | 얕은 트랜치 소자 분리막 공정 중 디봇 형상 방지방법 | |
| US20010029083A1 (en) | Method for forming shallow trench isolation structure | |
| KR100458732B1 (ko) | 반도체 소자의 제조 방법 | |
| KR20010008579A (ko) | 반도체장치의 ｓｔｉ형 소자분리막 형성방법 | |
| US6344415B1 (en) | Method for forming a shallow trench isolation structure | |
| JP2003273207A (ja) | 半導体装置の製造方法 | |
| KR100540340B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100787762B1 (ko) | 디봇 개선을 위한 반도체 소자 제조 방법 | |
| KR100302878B1 (ko) | 반도체 소자 분리를 위한 트렌치 제조 방법 | |
| KR100468681B1 (ko) | 트랜치소자분리방법 | |
| KR100419754B1 (ko) | 반도체소자의 소자분리막 형성방법 | |
| KR100575080B1 (ko) | 소자 분리막 형성 방법 | |
| KR100486875B1 (ko) | 반도체 소자의 소자 분리막 및 그 형성 방법 | |
| KR100512462B1 (ko) | 콘택 스파이킹 방지 기술을 통한 반도체 소자 제조 방법 | |
| US7129149B1 (en) | Method for forming shallow trench isolation structure with anti-reflective liner | |
| KR100561974B1 (ko) | 반도체 소자의 제조방법 | |
| KR100663609B1 (ko) | 반도체 소자의 소자분리막 제조 방법 | |
| KR100507380B1 (ko) | 반도체 소자의 소자 분리막 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| N231 | Notification of change of applicant | ||
| E902 | Notification of reason for refusal | ||
| E90F | Notification of reason for final refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120319 Year of fee payment: 6 |
|
| LAPS | Lapse due to unpaid annual fee |