KR20010058480A - 반도체장치의 소자분리막 형성방법 - Google Patents

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Abstract

본 발명은, 반도체장치의 소자분리막 형성방법에 관한 것으로서, 특히, 반도체기판에 패드산화막과 패드질화막을 적층하고, 연속하여 패드질화막에 비하여 연마속도가 빠른 버퍼산화막(Bufer Oxide)을 적층한 후, 트렌치를 형성하고 그 내부에 갭필링산화막을 매립하여 화학기계적연마공정으로 소자분리막을 평탄화하므로 버퍼산화막으로 인하여 소자분리막이 단차 없이 균일도(Uniformity)를 갖고서 연마가 되도록 하는 매우 유용하고 효과적인 발명이다. 즉, 소자분리막의 패턴 사이즈(Pattern Size) 및 덴서티(Density) 별 CMP연마공정의 의존성을 감소하여 소자분리막의 높이를 용이하게 조절하도록 하는 장점을 지닌다.

Description

반도체장치의 소자분리막 형성방법 { Method For Forming The Isolation Layer Of Semiconductor Device }
본 발명은 반도체기판에 소자분리막을 형성하는 방법에 관한 것으로서, 특히, 반도체기판에 패드산화막과 패드질화막을 적층하고, 연속하여 패드질화막에 비하여 연마속도가 빠른 버퍼산화막(Bufer Oxide)을 적층한 후, 트렌치를 형성하고 그 내부에 갭필링산화막을 매립하여 화학기계적연마공정으로 소자분리막을 평탄화하므로 버퍼산화막으로 인하여 소자분리막이 단차 없이 균일도(Uniformity)를 갖고서 연마가 되도록 하는 반도체장치의 소자분리막 형성방법에 관한 것이다.
일반적으로, 반도체기판 상에 트랜지스터와 커패시터등을 형성하기 위하여 반도체기판에는 전기적으로 통전이 가능한 활성영역(Active Region)과 전기적으로 통전되는 것을 방지하고 소자를 서로 분리하도록 하는 소자분리영역(Isolation region)을 형성하게 된다.
최근에 반도체기판에 소자분리영역을 형성하기 위하여 반도체기판에 일정한 깊이를 갖는 트렌치(Trench)를 형성하고서 이 트렌치에 산화막을 증착키고서 화학기계적연마(Chemical Mechanical Polishing)공정으로 이 산화막의 불필요한 부분을 식각하므로 소자분리영역을 반도체기판에 형성시키는 STI(Shallow Trench Isolation)공정이 최근에 많이 이용되고 있으며, 본 발명은 STI공정을 이용하여 필드산화막을 형성하는 새로운 공정을 제안하고 있다.
이하, 종래의 소자분리막 형성공정을 살펴 보도록 한다.
도 1a에 도시된 바와 같이, 반도체기판(1) 상에 소정의 두께를 갖고서 절연하도록 패드산화막(2)을 적층하고, 그 위에 상,하층 간에 보호 역할을 하는 패드질화막(3)을 도포하고, 노광공정에서 빛이 반사되는 것을 방지하도록 하는 반사방지막 (4)을 적층한 후, 트렌치를 형성할 부분의 반사방지막(4)) 상에 감광막을 도포하도록 한다.
이 때, 상기한 패드질화막(3) 상에 적층되는 반사방지막(4)은, 반도체소자의 디자인 룰에 여유가 있는 소자의 제조공정에서는 사용하지 않았으나, 반도체소자의 집적도가 0.16㎛이상인 고집적 반도체소자 부터는 노광(Lithography)공정을 원활하게 하기 위하여 패드질화막(20) 상에 증착하여 준다.
그리고, 도 1b에 도시된 바와 같이, 상기 감광막(5)을 이용한 식각공정을 통하여 반도체기판(1)이 일정 깊이 함몰된 트렌치(4)를 형성하도록 한다.
그리고, 도 1c에 도시된 바와 같이, 상기 트렌치(4) 내부에 캡필링(Gap Filling)공정으로 캡필링산화막(Gap Filling Oxide)을 충진시키도록 한다.
도 1d에 도시된 바와 같이, 상기 갭필링산화막(5)을 화학기게적연마공정으로 평탄화하여 불필요한 부분을 제거하여 소자분리막(3)을 형성시키도록 한다. 그리고, 후속 열공정에서 소자분리막(3)을 어닐링하여서 조직을 균일하게 형성하도록 한다.
그러나, 상기한 바와 같이, 소자분리막을 형성한 후 사진으로 촬영한 도 2에 나타난 바와 같이, 트렌치(4)내에 갭필링산화막(5)을 매립할 때, 상부면에 함몰부위(6)가 형성된 상태에서 평탄화공정으로 갭필링산화막(5)을 화학기계적연마공정(CMP)으로 평탄화하여 소자분리막(7)을 형성하게 되면, 연마제의 슬러리(Slurry)로 인하여 소자분리막(7)의 상부면이 긁혀지는 스크래치(8)가 형성되어지고, 소자분리막(7)의 중심부분이 "d"로 표시된 바와 같이, 접시형상으로 함몰되어지는 디슁 (Dishing) 현상이 발생하여 소자에 브릿지(Bridge)를 유발하여 소자의 전기적인 특성을 악화시키는 문제점을 지닌다.
본 발명은 이러한 점을 감안하여 안출한 것으로서, 반도체기판에 패드산화막과 패드질화막을 적층하고, 연속하여 패드질화막에 비하여 연마속도가 빠른 버퍼산화막(Bufer Oxide)을 적층한 후, 트렌치를 형성하고 그 내부에 갭필링산화막을 매립하여 화학기계적연마공정으로 소자분리막을 평탄화하므로 버퍼산화막으로 인하여 소자분리막이 단차 없이 균일도(Uniformity)를 갖고서 연마가 되도록 하는 것이 목적이다.
도 1a 내지 도1d은 종래의 반도체장치의 소자분리막 형성방법을 순차적으로보인 도면이고,
도 2는 종래의 공정으로 소자분리막을 형성한 상태를 도시한 도면이며,
도 3a 내지 도 3d는 본 발명의 일실시예에 따른 소자분리막을 형성하는 방법을 순차적으로 보인 도면이고,
도 4a 내지 도 4d는 본 발명의 다른 실시예에 따른 소자분리막을 형성하는 방법을 순차적으로 보인 도면이다.
*도면의 주요 부분에 대한 부호의 설명*
10,110 : 반도체기판 15,115 : 패드산화막
20,120 : 패드질화막 25 : 버퍼산화막
30,130 : 감광막 35,135 : 갭필링산화막
40,140 : 소자분리막
이러한 목적은 반도체기판 상에 패드산화막 및 패드질화막을 적층하는 단계와; 상기 패드질화막 상에 버퍼산화막 및 반사방지막을 증착하는 단계와; 상기 결과물 상에 소자분리막이 형성될 부위를 개방하는 감광막을 적층한 후, 식각공정으로 트렌치를 형성하는 단계와; 상기 트렌치 내에 갭필링산화막을 매립한 후, 화학기계적연마공정으로 상기 결과물을 평탄화하여 소자분리막을 형성하는 단계를 포함하여 이루어진 반도체장치의 소자분리막 형성방법을 제공함으로써 달성된다.
그리고, 상기 버퍼산화막은, LP-TEOS막, PE-TEOS막, PE-SiH4산화막 및 HTO막 혹은 BPSG막 중에 어느 하나를 선택하여 사용하고, 100 ∼ 1500Å의 두께로 적층하는 것이 바람직 하다.
상기 반사방지막은, 실리콘옥시나이트라이드막인 비 유기(In-Organic)계통의 물질을 사용하는 것이 바람직 하다.
상기 갭필링산화막은, HDP산화막, O3-USG막, SOG막 중에 어느 하나를 선택하여 사용하고, 3000 ∼ 10000Å의 적층 두께를 갖는 것이 바람직 하다.
또한, 본 발명의 목적은, 반도체기판 상에 패드산화막 및 패드질화막을 적층하는 단계와; 상기 패드질화막 상에 이온을 주입하여 상부면을 비정질 상태로 변형하는 단계와; 상기 결과물 상에 반사방지막을 증착하는 단계와; 상기 결과물 상에 소자분리막이 형성될 부위를 개방하는 감광막을 적층한 후, 식각하여 트렌치를 형성하는 단계와; 상기 트렌치 내에 갭필링산화막을 매립한 후, 화학기계적연마공정으로 상기 결과물을 평탄화하여 소자분리막을 형성하는 단계를 포함하여 이루어진 반도체장치의 소자분리막 형성방법을 제공함으로써 달성된다.
상기 패드질화막의 상부면에 주입되는 이온은 As, P 혹은 B 중에 어느 하나를 선택하여 주입하는 것이 바람직 하다.
그리고, 상기 패드질화막의 상부면에서 비정질화되는 변형부위의 두께는 100 ∼ 1000Å인 것이 바람직 하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 일실시예에 대해 상세하게 설명하고자 한다.
도 3a에 도시된 바와 같이, 반도체기판(10) 상에 패드산화막(15) 및 패드질화막(20)을 적층하도록 한다.
도 3b에 도시된 바와 같이, 상기 패드질화막(20) 상에 버퍼산화막(25) 및 반사방지막(30)을 증착한 후, 상기 결과물 상에 소자분리막이 형성될 부위를 개방하는 감광막(37)을 적층하도록 한다.
상기 버퍼산화막(25)은, LP-TEOS막, PE-TEOS막, PE-SiH4산화막 및 HTO막 혹은 BPSG막 중에 어느 하나를 선택하여 사용하고, 100 ∼ 1500Å의 두께로 적층하고, 상기 반사방지막(30)은, 실리콘옥시나이트라이드막인 비 유기(In-Organic)계통의 물질을 사용하도록 한다.
도 3c에 도시된 바와 같이, 상기 감광막(37)의 개방부위를 통하여 식각공정으로 트렌치(40)를 형성한 후 트렌치(40)내에 갭필링산화막(50)을 매립하도록 한다.
상기 갭필링산화막(45)은 HDP산화막, O3-USG막, SOG막 중에 어느 하나를 선택하여 사용하고, 3000 ∼ 10000Å의 적층 두께를 갖는 것이 바람직 하다.
도 3d에 도시된 바와 같이, 화학기계적연마공정(Chemical Mechanical Polishing)으로 상기 결과물을 평탄화하여 소자분리막(50)을 형성하도록 한다.
이 때, 상기 패드질화막(15)의 상부면에서 적층된 버퍼산화막(25)은, 순수한패드질화막(120) 보다 빨리 식각되어지므로 종래와 같이, 소자분리막(150)이 함몰되지 않고 평탄화되어진다.
이하, 본 발명의 다른 실시예를 살펴 보도록 한다.
도 4a에 도시된 바와 같이, 반도체기판(110) 상에 패드산화막(115) 및 패드질화막(120)을 적층하도록 한다.
도 4b에 도시된 바와같이, 상기 패드질화막(120) 상에 이온을 주입하여 상부면을 비정질 상태로 변형하도록 한다.
상기 패드질화막(120)의 상부면에 주입되는 이온은 As, P 혹은 B 중에 어느 하나를 선택하여 주입하도록 하고, 상기 패드질화막(115)의 상부면에서 비정질화되는 변형부위(125)의 두께는 100 ∼ 1000Å인 것이 바람직 하다.
도 4c에 도시된 바와 같이, 상기 결과물 상에 반사방지막(130)을 증착한 후, 소자분리막이 형성될 부위를 개방하는 감광막을 적층하고, 식각하여 트렌치 (50)를 형성한다. 그리고, 상기 트렌치(40)내에 갭필링산화막(50)을 매립하도록 한다.
도 4d에 도시된 바와같이, 화학기계적연마공정으로 상기 결과물을 평탄화하여 소자분리막(50)을 형성하도록 한다.
상기 패드질화막(115)의 상부면에서 이온에 의하여 병형된 부위는 버퍼산화막과 같이 비정질상태이므로 순수한 패드질화막(120) 보다 빨리 식각되어지므로 소자분리막(150)이 함몰되지 않고 평탄화되어진다.
상기한 바와 같이, 본 발명에 따른 반도체장치의 소자분리막 형성방법을 이용하게 되면, 반도체기판에 패드산화막과 패드질화막을 적층하고, 연속하여 패드질화막에 비하여 연마속도가 빠른 버퍼산화막(Bufer Oxide)을 적층한 후, 트렌치를 형성하고 그 내부에 갭필링산화막을 매립하여 화학기계적연마공정으로 소자분리막을 평탄화하므로 버퍼산화막으로 인하여 소자분리막이 단차 없이 균일도 (Uniformity)를 갖고서 연마가 되도록 하는 매우 유용하고 효과적인 발명이다.
즉, 소자분리막의 패턴 사이즈(Pattern Size) 및 덴서티(Density) 별 CMP연마공정의 의존성을 감소하여 소자분리막의 높이를 용이하게 조절하도록 하는 장점을 지닌다.

Claims (7)

  1. 반도체기판 상에 패드산화막 및 패드질화막을 적층하는 단계와;
    상기 패드질화막 상에 버퍼산화막 및 반사방지막을 증착하는 단계와;
    상기 결과물 상에 소자분리막이 형성될 부위를 개방하는 감광막을 적층한 후 식각공정으로 트렌치를 형성하는 단계와;
    상기 트렌치내에 갭필링산화막을 매립한 후, 화학기계적연마공정으로 상기 결과물을 평탄화하여 소자분리막을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체장치의 소자분리막 형성방법.
  2. 제 1 항에 있어서, 상기 버퍼산화막은, LP-TEOS막, PE-TEOS막, PE-SiH4산화막 및 HTO막 혹은 BPSG막 중에 어느 하나를 선택하여 사용하고, 100 ∼ 1500Å의 두께로 적층하는 것을 특징으로 하는 반도체장치의 소자분리막 형성방법.
  3. 제 1 항에 있어서, 상기 반사방지막은, 실리콘옥시나이트라이드막인 비 유기계통의 물질을 사용하는 것을 특징으로 하는 반도체장치의 소자분리막 형성방법.
  4. 제 1 항에 있어서, 상기 갭필링산화막은 HDP산화막, O3-USG막, SOG막 중에 어느 하나를 선택하여 사용하고, 3000 ∼ 10000Å의 적층 두께를 갖는 것을 특징으로 하는 반도체장치의 소자분리막 형성방법.
  5. 반도체기판 상에 패드산화막 및 패드질화막을 적층하는 단계와;
    상기 패드질화막 상에 이온을 주입하여 상기 결과물의 상부면을 비정질 상태로 변형하는 단계와;
    상기 결과물 상에 반사방지막을 증착하는 단계와;
    상기 결과물 상에 소자분리막이 형성될 부위를 개방하는 감광막을 패터닝한 후 식각하여 트렌치를 형성하는 단계와;
    상기 트렌치 내에 갭필링산화막을 형성한 후, 화학기계적연마공정으로 상기 결과물을 평탄화하여 소자분리막을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체장치의 소자분리막 형성방법.
  6. 제 5 항에 있어서, 상기 패드질화막의 상부면에 주입되는 이온은 As, P 혹은 B 중에 어느 하나를 선택하여 주입하는 것을 특징으로 하는 반도체장치의 소자분리막 형성방법.
  7. 제 5 항 또는 제 6 항에 있어서, 상기 패드질화막의 상부면에서 비정질화되는 변형부위의 두께는 100 ∼ 1000Å인 것을 특징으로 하는 반도체장치의 소자분리막 형성방법.
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KR101019694B1 (ko) * 2003-11-19 2011-03-07 주식회사 하이닉스반도체 반도체 소자의 소자 분리막 형성방법

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* Cited by examiner, † Cited by third party
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