KR100609042B1 - 반도체소자의 비트라인콘택홀 형성 방법 - Google Patents

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Abstract

본 발명은 비트라인콘택의 콘택저항을 감소시킬 수 있는 반도체소자의 비트라인콘택홀 형성 방법을 제공하기 위한 것으로, 비트라인콘택을 위한 접합이 형성된 반도체 기판 상에 층간절연막을 형성하는 단계, 상기 층간절연막 대 상기 접합간 선택비가 적어도 35:1 이상이 되는 제1레시피를 사용하여 상기 층간절연막을 식각하여 상기 접합 표면을 노출시키는 콘택홀을 형성하는 단계, 및 상기 콘택홀 형성시 발생된 식각손실층을 제거하기 위해 적어도 식각가스가 CF계 가스를 포함하고 탑파워와 바텀파워를 사용하되, 탑파워보다 낮은 적어도 150W 이하의 바텀파워를 적용한 제2레시피를 이용하여 식각후처리 공정을 진행하는 단계를 포함하고, 이와 같이 콘택홀 형성을 위한 메인식각스텝시 선택비가 35:1 이상인 레시피를 적용하여 20% 정도의 콘택저항 감소효과를 얻고, 여기에 식각후처리 공정을 낮은 바텀파워를 적용하여 진행하므로써 추가로 30% 정도의 콘택저항 감소효과를 얻어 총 50% 정도의 콘택저항 감소효과를 얻을 수 있는 효과가 있다.
비트라인콘택홀, 콘택저항, 레시피, 바텀파워, 식각후처리, PET

Description

반도체소자의 비트라인콘택홀 형성 방법{METHOD FOR FORMING BITLINE-CONTACT HOLE IN SEMICONDUCTOR DEVICE}
도 1은 종래기술에 따른 주변회로영역에서의 비트라인콘택 형성 방법을 도시한 공정 단면도,
도 2a 내지 도 2d는 본 발명의 제1실시예에 따른 비트라인콘택홀 형성 방법을 도시한 공정 단면도,
도 3은 본 발명의 제1실시예에 따른 콘택저항 개선 효과를 나타낸 도면,
도 4는 본 발명의 제2실시예에 따른 콘택저항 개선 효과를 나타낸 도면.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 게이트
23 : LDD 접합 24 : 게이트스페이서
25 : 소스/드레인 접합 26 : 층간절연막
27 : 반사방지막 28 : 포토레지스트패턴
29 : 비트라인콘택홀
표 1은 본 발명의 제1실시예에 따른 비트라인콘택홀 형성 방법에 사용된 레 시피를 나타낸 표,
표 2는 본 발명의 제2실시예에 따른 비트라인콘택홀 형성 방법에 사용된 레시피를 나타낸 표.
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체소자의 콘택 형성 방법에 관한 것이다.
반도체 소자 제조 공정에서 비트라인을 형성하기 전에 비트라인을 아래에 존재하는 접합(junction)이나 게이트에 연결하기 위한 비트라인콘택홀(Bitline Contact; BLC) 공정을 진행하고 있다. 이때 비트라인콘택홀 공정의 종류 중 메모리 셀 내부에서 LP(Landing Poly : 셀트랜지스터의 비트라인과 접합층을 연결하는 플러그)에 연결하는 "BLC1 공정"과 메모리 셀 지역을 제외한 나머지 주변 회로 지역에서 비트라인과 게이트(또는 N+/P+ 접합)에 연결하기 위한 "BLC2 공정"을 따로 진행하고 있다.
도 1은 종래기술에 따른 주변회로영역에서의 비트라인콘택 형성 방법을 도시한 공정 단면도이다.
도 1에 도시된 바와 같이, 주변회로영역으로 정의된 반도체 기판(11) 상에 게이트절연막(12)과 게이트(13)의 적층을 형성하고, 게이트(13) 외측의 반도체 기 판(11) 내에 저농도 불순물을 이온주입하여 LDD(Lightly Doped Drain) 접합(14)을 형성한다.
이어서, 게이트(13)의 양측벽에 접하는 게이트스페이서(15)를 형성한 후, 고농도 불순물의 이온주입을 통해 LDD 접합(14)에 연결되는 소스/드레인 접합(16)을 형성한다.
이어서, 전면에 층간절연막(ILD, 17)을 증착하고, 주변회로영역에 비트라인과 소스/드레인 접합(16)과의 콘택을 형성하기 위한 포토레지스트패턴(도시 생략)을 형성한다. 도시되지 않았지만, 포토레지스트패턴 아래에는 반사방지막이 위치할 수 있다.
이어서, 층간절연막(17)을 선택적으로 식각하여 소스/드레인 접합의 표면을 노출시키는 비트라인콘택홀(18)을 형성한다. 여기서, 비트라인콘택홀(18)을 형성하기 위한 공정을 "BLC2" 공정이라고 일컫는다.
종래기술에서 비트라인콘택홀을 형성하기 위한 BLC2 공정은, 반사방지막 식각 스텝, 메인 식각 스텝 및 식각후처리 스텝으로 구성되며, 일반적인 자기강화 반응성이온식각(MERIE) 장비인 DRM(Dipole Ring Magnet) 장비를 이용한다. DRM 장비는, 탑전극과 바텀전극을 구비하면서 실질적으로 식각공정시에는 바텀전극에만 바텀파워를 인가하는 식각 장비이다.
먼저, 반사방지막 식각 스텝은 45mtorr, 1400W(B), 160sccm Ar, 80sccm CF4, 20sccm O2, 28" 조건으로 진행한다. 여기서, 1400W(B)는 바텀전극에 인가하는 파워 를 일컫는다.
그리고, 층간절연막을 식각하여 실질적인 콘택홀을 형성하는 메인 식각 스텝은 60mtorr, 1700W(B), 150sccm CO, 100sccm Ar, 6sccm O2, 45sccm CHF3, 40" 조건으로 진행한다. 이때, 이러한 메인식각스텝의 레시피를 사용하면 층간절연막 대 소스/드레인접합간 선택비가 5:1 정도가 된다.
마지막으로, 식각후처리 스텝은 30mtorr, 300W(B), 100sccm Ar, 200sccm O2, 30" 조건으로 진행한다.
상술한 바와 같이, 종래기술에서 "BLC2" 공정은 소스/드레인 접합(16)을 형성하기 위한 이온주입공정이 진행된 주변회로영역에 비트라인콘택홀(18)을 형성하고, 여기에 도전물질을 매립하여 비트라인과 연결시켜 주는 공정으로서 저항을 결정짓는 중요한 공정이다. 저항은 소자의 속도를 결정짓는 요소로서 속도가 요구되어 지는 그래픽 DDR DRAM에 특히 중요한 요소이다. 현재 그래픽 DDR DRAM(Graphic DDR DRAM; GDDR DRAM)은 저항이 타겟 대비 33% 높은 상태이므로 소자의 특성에 미흡한 상태이다.
그러나, 종래기술은 BLC2 공정이 바텀파워만을 이용하는 DRM 장비를 이용함에 따라 기판이 받는 식각손상이 불가피하고, 이에 따라 소스/드레인 접합(16)의 식각손실을 피할 수 없다.
또한, 메인식각스텝 진행시 소스/드레인접합(16) 표면에 발생되는 식각손실층이 SiC, SiF 등의 결합을 가져 이들 SiC, SiF 결합을 갖는 손실층은 Ar과 O2만을 이용하는 식각후처리스텝에서 쉽게 제거하기가 어렵다.
또한, 종래기술은 메인식각스텝에서 식각선택비가 5:1 정도의 수준밖에 얻을 수 없어 식각손실층을 제거하기 위한 PET 시간이 충분치 않고, 이로써 PET 공정에 의해 식각손상을 충분히 제거하기 어렵다.
위와 같은 식각손실, 식각손실층 및 불충한 PET 시간으로 인해 비트라인콘택의 콘택저항이 매우 커지는 문제가 발생한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 비트라인콘택의 콘택저항을 감소시킬 수 있는 반도체소자의 비트라인콘택홀 형성 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체소자의 비트라인콘택홀 형성 방법은 비트라인콘택을 위한 접합이 형성된 반도체 기판 상에 층간절연막을 형성하는 단계, 상기 층간절연막을 식각하여 상기 접합 표면을 노출시키는 콘택홀을 형성하는 단계, 및 상기 콘택홀 형성시 발생된 식각손실층을 제거하기 위해 적어도 식각가스가 CF계 가스를 포함하고 탑파워와 바텀파워를 사용하되, 탑파워보다 낮은 적어도 150W 이하의 바텀파워를 적용한 레시피를 이용하여 식각후처리 공정을 진행하는 단계를 포함하는 것을 특징으로 하며, 상기 식각후처리 공정의 레시피는 상기 식각손실층을 제거하는 CF계 가스인 CF4 가스와 상기 CF4 가스에 의해 제거된 식각손실층을 안정한 상태의 SiO2로 결합시키는 O2와 Ar 가스를 혼합한 CF4/Ar/O2의 혼합가스 사용하는 것을 특징으로 하고, 상기 식각후처리 공정시 상기 탑파워는 300W∼400W 범위이고, 상기 바텀파워는 50W∼150W 범위인 것을 특징으로 한다.
또한, 본 발명의 반도체소자의 비트라인콘택홀 형성 방법은 비트라인콘택을 위한 접합이 형성된 반도체 기판 상에 층간절연막을 형성하는 단계, 상기 층간절연막 대 상기 접합간 선택비가 적어도 35:1 이상이 되는 제1레시피를 사용하여 상기 층간절연막을 식각하여 상기 접합 표면을 노출시키는 콘택홀을 형성하는 단계, 및 상기 콘택홀 형성시 발생된 식각손실층을 제거하기 위해 적어도 식각가스가 CF계 가스를 포함하고 탑파워와 바텀파워를 사용하되, 탑파워보다 낮은 적어도 150W 이하의 바텀파워를 적용한 제2레시피를 이용하여 식각후처리 공정을 진행하는 단계를 포함하는 것을 특징으로 하고, 상기 제1레시피는 상기 층간절연막 대 상기 접합간 선택비가 35:1∼38:1이 되는 레시피를 이용하여 진행하는 것을 특징으로 하며, 상기 제1레시피는, 1000W∼1400W 범위의 탑파워와 1600W∼2000W 범위의 바텀파워를 이용하고, 식각가스로 Ar, C4F8, O2 및 CH2F2의 혼합가스를 이용하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
후술하는 본 발명은 비트라인 콘택저항을 감소시키기 위한 것으로, 콘택 계 면처리 방법과 선택비 개선을 통해 콘택저항을 감소시키고 있다.
계면처리를 통한 콘택저항 감소 효과는 메인 식각 스텝(Main etch)후 소스파워 및 바이어스파워를 적절히 조합하면서 O2/CF4/Ar 가스를 조합하여 얻으며, 선택비 개선을 통한 콘택저항 감소 효과는 계면처리시 손실되는 기판을 보상하기 위해 메인 식각 스텝에서 기판 손실을 감소시키도록 식각 조건을 조절한다.
도 2a 내지 도 2d는 본 발명의 제1실시예에 따른 비트라인콘택홀 형성 방법을 도시한 공정 단면도로서, PET 공정의 레시피 조절을 통해 콘택저항을 감소시키는 방법이다. 표1은 본 발명의 제1실시예에 따른 메인식각스텝과 식각후처리 스텝의 레시피를 나타낸 표이다.
도 2a에 도시된 바와 같이, 주변회로영역으로 정의된 반도체 기판(21) 상에 게이트절연막(22)과 게이트(23)의 적층을 형성하고, 게이트(23) 외측의 반도체 기판(21) 내에 저농도 불순물을 이온주입하여 LDD(Lightly Doped Drain) 접합(24)을 형성한다.
이어서, 게이트(23)의 양측벽에 접하는 게이트스페이서(25)를 형성한 후, 고농도 불순물의 이온주입을 통해 LDD 접합(24)에 연결되는 소스/드레인 접합(26)을 형성한다.
이어서, 전면에 층간절연막(ILD, 27)을 증착하고, 주변회로영역에 비트라인과 소스/드레인 접합(26)과의 콘택을 형성하기 위한 "BLC2 공정"을 진행한다.
이하, 비트라인콘택홀을 형성하는 BLC2 공정에 대해 자세히 설명하기로 한 다.
BLC2 공정은 비트라인콘택홀을 형성하는 식각 공정과 식각후처리 공정(Post Etch Treatment; PET)으로 구분된다. 여기서, 식각후처리 공정(PET)은 식각공정후 발생된 식각부산물을 제거하여 콘택저항을 개선하기 위한 것이다.
먼저, 식각공정에 대해 살펴보기로 한다.
도 2b에 도시된 바와 같이, 층간절연막(27) 상에 반사방지막(28)을 형성한다. 이때, 반사방지막(28)은 BARC(Bottom Anti-Reflecitve Coating layer)로 형성한다.
다음으로, 반사방지막(28) 상에 포토레지스트를 도포하고, 노광 및 현상으로 패터닝하여 비트라인콘택홀을 형성하기 위한 마스크 역할을 하는 포토레지스트패턴(29)을 형성한다.
다음으로, 포토레지스트패턴(29)을 식각마스크로 이용하여 반사방지막(28)을 식각하는 반사방지막 식각 스텝을 진행한다.
이때, 반사방지막 식각 스텝은 60mtorr, 600W(T), 600W(B), 300sccm Ar, 60sccm CF4, 4sccm O2, 30℃(T), 20℃(B), 30" 조건으로 진행한다.
이러한 반사방지막 식각 스텝은 종래 반사방지막 식각 스텝과 서로 다른 레시피를 갖는데, 특히 파워조건을 비교해보면, 종래에는 1400W의 바텀파워만 인가하였으나, 본 발명은 탑파워와 바텀파워를 각각 600W씩 인가하고 있다.
도 2c에 도시된 바와 같이, 반사방지막 식각 스텝을 진행한 후에, 층간절연 막(27)을 식각하여 비트라인콘택홀(30)을 형성하는 메인 식각(Main Etch; M/E) 스텝을 진행한다.
이때, 메인 식각 스텝은 55mtorr, 800W(T), 600W(B), 250sccm Ar, 40sccm CHF3, 7sccm O2, 30℃(T), 20℃(B), 70" 조건으로 진행하며, 이러한 레시피를 사용하면 층간절연막 대 소스/드레인접합간 선택비가 11:1 정도가 된다.
이러한 메인 식각스텝은 종래 메인식각스텝과 서로 다른 레시피를 갖는데, 특히 파워조건을 비교해보면, 종래에는 1700W의 바텀파워만 인가하였으나, 본 발명은 탑파워를 800W로 인가하고 바텀파워를 600W로 인가하고 있다.
위와 같이, 메인식각스텝 공정에서 바텀파워를 1700W 대비 매우 작은 600W로 설정된 레시피를 이용함에 따라 상대적으로 식각손실층이 적다. 잘 알려진 바와 같이, 소스파워 역할을 하는 탑파워는 플라즈마를 생성 및 유지시키기 위한 파워이며, 바이어스파워 역할을 하는 바텀파워는 플라즈마내 이온 및 라디칼들이 기판쪽으로 가속시키도록 하는 파워이다. 따라서, 바텀파워를 약하게 인가할수록 기판이 받는 어택 및 식각손실층이 적어진다.
도 2d에 도시된 바와 같이, 비트라인콘택홀(30) 형성후 포토레지스트패턴(29)과 반사방지막(28)을 제거한 후, 식각후처리(PET) 공정을 진행한다. 이때, 식각후처리 공정은 150mtorr∼200mtorr의 압력, 300W∼400W의 탑파워, 50W∼150W의 바텀파워, Ar(250sccm∼350sccm), CF4(15sccm∼25sccm) 및 O2(150sccm∼250sccm)의 혼합가스를 사용한다.
일예로, 식각후처리 공정은 170mtorr, 350W(T), 100W(B), 300Ar, 20sccm CF4, 200sccm O2, 30℃(T), 20℃(B), 15" 조건으로 진행한다. 여기서, 350W(T)와 30℃(T)은 탑전극에 인가하는 파워('소스파워'라고 일컬음) 및 온도이고, 100W(B)와 20℃(B)는 바텀전극에 인가하는 파워('바이어스파워'라고 일컬음) 및 온도이다.
위와 같은 식각후처리 공정은 종래 식각후처리 공정에 대비하여 다음과 같은 차이를 갖고 있다.
종래 30mtorr에 비해 현저히 높은 170mtorr의 압력을 이용하며, 파워에서는 300W의 바텀파워만 인가하던 것을 350W의 탑파워와 100W의 바텀파워로 각각 구분하여 인가하고 있다. 그리고, 식각에 참여하는 가스가 종래 Ar과 O2에 한정되었던 것을 Ar, CF4, O2의 혼합가스로 조합하고 있다.
여기서, 식각후처리 스텝에 사용된 혼합가스 중 CF4는 식각손실층을 제거하는 효과가 있는 것으로, Ar과 O2가 SiO2를 형성시키는 것과 더불어 CF4는 식각손실층인 SiC, SiF를 제거한다. 즉, CF4는 SiC와 SiF에서 C와 F를 끊어주는 역할을 하여 C와 F를 외부로 배출시키고, C와 F가 배출된 Si에 O2가 결합하여 SiO2를 형성시키는 것이다.
상술한 제1실시예와 같이, 메인식각스텝후 식각후처리 공정을 150mtorr∼200mtorr의 압력, 300W∼400W의 탑파워, 50W∼150W의 바텀파워, Ar(250sccm∼350sccm), CF4(15sccm∼25sccm) 및 O2(150sccm∼250sccm)의 혼합가스를 사용하면, 메인식각스텝시 발생된 식각손실층인 SiF, SiC을 SiO2로 결합시키면서 식각손실층내 C,F를 외부로 배출하여 식각손실층을 제거할 수 있다. 이때, SiO2는 후속 세정에 의해 용이하게 제거되는데, SiO2는 결합에너지가 강한 화합물로서 결합에너지가 강한 화합물은 매우 안정한 상태를 가져 일반적인 세정 공정에 의해 용이하게 제거되는 것으로 알려져 있다. 반면에, SiF, SiC 등은 매우 불안정한 상태를 갖는 화합물로서 일반적인 세정 공정에 의해서는 쉽게 제거하기가 어렵다.
다음의 표1은 제1실시예에 따른 레시피를 보여주는 표이다.
압력(mtorr) 탑파워(W) 바텀파워(W) 식각가스 시간 선택비
반사방지막식각스텝 60 600 600 Ar/CF4/O2 30"
메인식각스텝 55 800 600 Ar/CHF3/O2 70" 11:1
식각후처리스텝 150∼200 300∼400 50∼150 Ar/CF4/O2 15"
표1에서 보듯이, 식각후처리스텝의 레시피를, 150mtorr∼200mtorr의 압력, 300W∼400W의 탑파워, 50W∼150W의 바텀파워, Ar(250sccm∼350sccm), CF4(15sccm∼25sccm) 및 O2(150sccm∼250sccm)의 혼합가스로 사용하면, 콘택저항을 30% 정도 개선시킬 수 있다.
압력(mtorr) 탑파워(W) 바텀파워(W) 식각가스 시간 선택비
반사방지막식각스텝 60 600 600 Ar/CF4/O2 30"
메인식각스텝 50∼60 1000∼1400 1600∼2000 Ar/C4F8/O2/CH2F2 50" 35:1∼38;1
식각후처리스텝 150∼200 300∼400 50∼150 Ar/CF4/O2 30"
표 2는 본 발명의 제2실시예에 따른 비트라인콘택홀 형성 방법에 사용된 레시피를 나타낸 표이다.
제2실시예 또한, 반사방지막 식각 스텝, 메인식각스텝 및 식각후처리 스텝으로 구성된다.
먼저, 제1실시예와 같이, 게이트, LDD 접합 및 소스/드레인 접합을 형성한 후, 층간절연막을 증착하고, 주변회로영역에 비트라인과 소스/드레인 접합과의 콘택을 형성하기 위한 "BLC2 공정"을 진행한다.
이하, 비트라인콘택홀을 형성하는 BLC2 공정에 대해 자세히 설명하기로 한다.
BLC2 공정은 일반적으로 비트라인콘택홀을 형성하는 식각 공정과 식각후처리 공정(Post Etch Treatment; PET)으로 구분된다. 여기서, 식각후처리 공정(PET)은 식각공정후 발생된 식각부산물을 제거하여 콘택저항을 개선하기 위한 것이다.
먼저, 식각공정에 대해 살펴보기로 한다.
먼저, 반사방지막 식각 스텝을 진행하는데, 반사방지막 식각 스텝은 60mtorr, 600W(T), 600W(B), 300sccm Ar, 60sccm CF4, 4sccm O2, 30℃(T), 20℃(B), 30" 조건으로 진행한다.
다음으로, 층간절연막을 식각하여 비트라인콘택홀을 형성하는 메인 식각 스텝을 진행한다.
이때, 메인식각스텝은 층간절연막 대 소스/드레인접합간 선택비가 35:1∼38:1 정도가 되는 레시피를 적용한다. 메인식각스텝을 위한 레시피는 1000W∼1400W 범위의 탑파워와 1600W∼2000W 범위의 바텀파워를 이용하고, 식각가스로 Ar, C4F8, O2 및 CH2F2의 혼합가스를 이용한다. 여기서, Ar 가스의 유량은 250sccm∼350sccm, C4F8 가스의 유량은 7sccm∼13sccm, O2의 유량은 12sccm∼20sccm, CH2 F2의 유량은 23sccm∼30sccm 범위로 사용한다. 그리고, 메인식각스텝 진행시 압력은 50mtorr∼60mtorr 범위가 바람직하다.
위와 같이, 메인식각스텝에서 식각가스를 Ar, C4F8, CH2F2, O2를 혼합하면 층간절연막 대 소스/드레인접합간 선택비가 35:1∼38:1 정도로 매우 커진다.
이러한 선택비는 제1실시예에서 사용된 레시피가 얻는 11:1 수준의 선택비에 비해 상대적으로 매우 높은 선택이다. 예컨대, 제1실시예에서는 식각가스로 Ar, CHF3 및 O2의 혼합가스를 사용하고 있으나, 제2실시예에서는 Ar, C4F8 , CH2F2 및 O2의 혼합가스를 사용하므로써 선택비를 35:1∼38:1 수준으로 증가시킨다.
이와 같이, 선택비가 증가하면 메인식각스텝은 50" 정도로 단축된다.
다음으로, 비트라인콘택홀 형성후 식각후처리 공정을 진행한다.
이때, 식각후처리 공정은 150mtorr∼200mtorr의 압력, 300W∼400W의 탑파워, 50W∼150W의 바텀파워, Ar(250sccm∼350sccm), CF4(15sccm∼25sccm) 및 O2(150sccm∼250sccm)의 혼합가스를 사용하며, 공정시간은 30" 정도로 매우 길어진다. 여기 서, 식각후처리 공정의 시간이 길어지는 것은 메인식각스텝에서 선택비를 증가시켰기 때문이다.
일예로, 식각후처리 공정은 170mtorr, 350W(T), 100W(B), 300Ar, 20sccm CF4, 200sccm O2, 30℃(T), 20℃(B), 15" 조건으로 진행한다. 여기서, 350W(T)와 30℃(T)은 탑전극에 인가하는 파워('소스파워'라고 일컬음) 및 온도이고, 100W(B)와 20℃(B)는 바텀전극에 인가하는 파워('바이어스파워'라고 일컬음) 및 온도이다.
위와 같은 식각후처리 공정은 종래 식각후처리 공정에 대비하여 다음과 같은 차이를 갖고 있다.
종래 30mtorr에 비해 현저히 높은 170mtorr의 압력을 이용하며, 파워에서는 300W의 바텀파워만 인가하던 것을 350W의 탑파워와 100W의 바텀파워로 각각 구분하여 인가하고 있다. 그리고, 식각에 참여하는 가스가 종래 Ar과 O2에 한정되었던 것을 Ar, CF4, O2의 혼합가스로 조합하고 있다.
여기서, 식각후처리 스텝에 사용된 혼합가스 중 CF4는 식각손실층을 제거하는 효과가 있는 것으로, Ar과 O2가 SiO2를 형성시키는 것과 더불어 CF4는 식각손실층인 SiC, SiF를 제거한다. 즉, CF4는 SiC와 SiF에서 C와 F를 끊어주는 역할을 하여 C와 F를 외부로 배출시키고, C와 F가 배출된 Si에 O2가 결합하여 SiO2를 형성시키는 것이다. 한편, CF4 가스는 SiC와 SiF의 결합을 끊어주는 역할을 할뿐 다시 SiC나 SiF를 생성시키지는 않는다.
상술한 것처럼, 메인식각스텝후 식각후처리 공정을 150mtorr∼200mtorr의 압력, 300W∼400W의 탑파워, 50W∼150W의 바텀파워, Ar(250sccm∼350sccm), CF4(15sccm∼25sccm) 및 O2(150sccm∼250sccm)의 혼합가스를 사용하면, 메인식각스텝시 발생된 식각손실층인 SiF, SiC을 SiO2로 결합시키면서 식각손실층내 C,F를 외부로 배출하여 식각손실층을 제거할 수 있다. 이때, SiO2는 후속 세정에 의해 용이하게 제거되는데, SiO2는 결합에너지가 강한 화합물로서 결합에너지가 강한 화합물은 매우 안정한 상태를 가져 일반적인 세정 공정에 의해 용이하게 제거되는 것으로 알려져 있다. 반면에, SiF, SiC 등은 매우 불안정한 상태를 갖는 화합물로서 일반적인 세정 공정에 의해서는 쉽게 제거하기가 어렵다.
상술한 제2실시예는, 메인 식각 스텝 공정시 선택비를 개선시켜 식각손상층 발생량을 줄여주므로써 후속 식각후처리 공정에서의 공정시간을 충분히 길게 가져가 식각손상층을 충분히 제거할 수 있다.
더불어, 제2실시예는 제1실시예와 같이 식각후처리 공정의 레시피(낮은 바텀파워와 CF4 가스)를 적용함에 따라 식각손상층 제거효과가 더욱 커진다.
결국, 제2실시예는 제1실시예에 따른 콘택저항 감소효과와 메인식각스텝의 선택비 개선에 의한 콘택저항 감소효과가 더해져 종래기술 대비 50% 정도의 콘택저항 감소효과를 얻는다.
도 3은 본 발명의 제1실시예에 따른 콘택저항 개선 효과를 나타낸 도면으로서, 가로축은 콘택저항을 나타내고, 세로축은 누적확률을 나타낸다.
도 3을 살펴보면, 본 발명의 제1실시예와 같이 PET 공정을 조절하면 종래기술에 비해 콘택저항이 30% 정도 개선되고 있음을 알 수 있다.
도 4는 본 발명의 제2실시예에 따른 콘택저항 개선 효과를 나타낸 도면으로서, 가로축은 콘택저항을 나타내고, 세로축은 누적확률을 나타낸다.
도 4를 살펴보면, PET 공정의 조절(제1실시예)을 통해 30% 정도의 콘택저항 개선효과를 얻고, 여기에 메인식각스텝 조건을 조절(제2실시예)하므로써 추가로 20% 정도의 개선효과를 얻어, 결과적으로 종래기술에 비해 50% 정도의 콘택저항 감소 효과를 얻는다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 식각후처리 공정시의 레시피 조절과 메인식각스텝의 식각선택비 개선을 통해 비트라인콘택저항을 감소시킬 수 있는 효과가 있다.

Claims (16)

  1. 비트라인콘택을 위한 접합이 형성된 반도체 기판 상에 층간절연막을 형성하는 단계;
    상기 층간절연막을 식각하여 상기 접합 표면을 노출시키는 콘택홀을 형성하는 단계; 및
    상기 콘택홀 형성시 발생된 식각손실층을 제거하기 위해 적어도 식각가스가 CF계 가스를 포함하고 탑파워와 바텀파워를 사용하되, 탑파워보다 낮은 적어도 150W 이하의 바텀파워를 적용한 레시피를 이용하여 식각후처리 공정을 진행하는 단계
    를 포함하는 반도체소자의 비트라인콘택홀 형성 방법.
  2. 삭제
  3. 제1항에 있어서,
    상기 식각후처리 공정의 레시피는,
    상기 식각손실층을 제거하는 CF계 가스인 CF4 가스와 상기 CF4 가스에 의해 제거된 식각손실층을 안정한 상태의 SiO2로 결합시키는 O2와 Ar 가스를 혼합한 CF4/Ar/O2의 혼합가스 사용하는 것을 특징으로 하는 반도체소자의 비트라인콘택홀 형성 방법.
  4. 제3항에 있어서,
    상기 CF4 가스의 유량은 15sccm∼25sccm 범위이고, 상기 Ar 가스의 유량은 250sccm∼350sccm 범위이며, 상기 O2 가스의 유량은 150sccm∼250sccm 범위인 것을 특징으로 하는 반도체소자의 비트라인콘택홀 형성 방법.
  5. 제1항, 제3항 또는 제4항 중 어느 한 항에 있어서,
    상기 식각후처리 공정시, 상기 탑파워는 300W∼400W 범위이고, 상기 바텀파워는 50W∼150W 범위인 것을 특징으로 하는 반도체소자의 비트라인콘택홀 형성 방법.
  6. 제5항에 있어서,
    상기 식각후처리 공정시 압력은 150mtorr∼200mtorr 범위인 것을 특징으로 하는 반도체소자의 비트라인콘택홀 형성 방법.
  7. 비트라인콘택을 위한 접합이 형성된 반도체 기판 상에 층간절연막을 형성하는 단계;
    상기 층간절연막 대 상기 접합간 선택비가 적어도 35:1 이상이 되는 제1레시피를 사용하여 상기 층간절연막을 식각하여 상기 접합 표면을 노출시키는 콘택홀을 형성하는 단계; 및
    상기 콘택홀 형성시 발생된 식각손실층을 제거하기 위해 적어도 식각가스가 CF계 가스를 포함하고 탑파워와 바텀파워를 사용하되, 탑파워보다 낮은 적어도 150W 이하의 바텀파워를 적용한 제2레시피를 이용하여 식각후처리 공정을 진행하는 단계
    를 포함하는 반도체소자의 비트라인콘택홀 형성 방법.
  8. 제7항에 있어서,
    상기 콘택홀을 형성하는 단계에서,
    상기 제1레시피는 상기 층간절연막 대 상기 접합간 선택비가 35:1∼38:1이 되는 레시피를 이용하여 진행하는 것을 특징으로 하는 반도체소자의 비트라인콘택홀 형성 방법.
  9. 제7항 또는 제8항에 있어서,
    상기 제1레시피는,
    1000W∼1400W 범위의 탑파워와 1600W∼2000W 범위의 바텀파워를 이용하고, 식각가스로 Ar, C4F8, O2 및 CH2F2의 혼합가스를 이용하는 것을 특징으로 하는 반도체소자의 비트라인콘택홀 형성 방법.
  10. 제9항에 있어서,
    상기 Ar 가스의 유량은 250sccm∼350sccm, 상기 C4F8 가스의 유량은 7sccm∼13sccm, 상기 O2의 유량은 12sccm∼20sccm, 상기 CH2F2의 유량은 23sccm∼30sccm 범위로 사용하는 것을 특징으로 하는 반도체소자의 비트라인콘택홀 형성 방법.
  11. 제9항에 있어서,
    상기 제1레시피는 50mtorr∼60mtorr 범위의 압력을 더 포함하는 것을 특징으로 하는 반도체소자의 비트라인콘택홀 형성 방법.
  12. 삭제
  13. 제7항에 있어서,
    상기 식각후처리 공정의 제2레시피는,
    상기 식각손실층을 제거하는 CF계 가스인 CF4 가스와 상기 CF4 가스에 의해 제거된 식각손실층을 안정한 상태의 SiO2로 결합시키는 O2와 Ar 가스를 혼합한 CF4/Ar/O2의 혼합가스 사용하는 것을 특징으로 하는 반도체소자의 비트라인콘택홀 형성 방법.
  14. 제13항에 있어서,
    상기 CF4 가스의 유량은 15sccm∼25sccm 범위이고, 상기 Ar 가스의 유량은 250sccm∼350sccm 범위이며, 상기 O2 가스의 유량은 150sccm∼250sccm 범위인 것을 특징으로 하는 반도체소자의 비트라인콘택홀 형성 방법.
  15. 제13항 또는 제14항에 있어서,
    상기 제2레시피는,
    300W∼400W 범위의 탑파워와 50W∼150W의 바텀파워를 이용하는 것을 특징으로 하는 반도체소자의 비트라인콘택홀 형성 방법.
  16. 제15항에 있어서,
    상기 제2레시피는,
    150mtorr∼200mtorr 범위의 압력을 더 포함하는 것을 특징으로 하는 반도체소자의 비트라인콘택홀 형성 방법.
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