KR100642411B1 - 반도체 소자의 게이트 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 게이트 형성 방법에 관한 것으로, 특히, 스토리지 노드부에 잔류하는 제 1 게이트 도전막으로 인하여 복수의 게이트 사이 및 게이트와 스토리지노드 콘택 사이에 단락이 발생하는 문제점을 해결할 수 있는 반도체 소자의 게이트 형성 방법에 관한 것이다.
본 발명에 의한 게이트 형성 방법은, 필드 산화막으로 실리콘 기판의 활성 영역과 소자 분리 영역을 구분하는 단계, 상기 실리콘 기판 위에 스텝 게이트 마스크를 형성하는 단계, 상기 스텝 게이트 마스크를 식각 마스크로 상기 활성 영역의 실리콘 기판 및 이와 인접하는 필드 산화막의 일부를 소정 깊이 식각하여 하면, 수직면 및 상면을 가진 계단형 프로파일을 형성하는 단계, 상기 계단형 프로파일의 일부를 식각하여 상기 계단형 프로파일의 수직면을 상기 하면에 대해 90°보다 큰 각을 가지는 경사면으로 변환하는 단계, 상기 실리콘 기판 위에 상기 수직면이 경사면으로 변환된 계단형 프로파일과 중첩하는 복수의 게이트를 형성하는 단계를 포함한다.
게이트, 계단형 프로파일, 경사면, 단차, 스토리지 노드부
Description
도 1a 내지 도 1d는 종래 기술에 따라 반도체 소자의 게이트를 형성하는 공정 단면도이고,
도 2a 및 도 2b는 종래 기술에 따라 형성된 게이트에서 스토리지 노드부에 제 1 게이트 도전막이 잔류하는 문제점이 나타남을 보여주는 전자 현미경 사진이며,
도 3a 내지 도 3e는 본 발명의 일 실시예에 따라 반도체 소자의 게이트를 형성하는 공정 단면도이다.
- 도면의 주요부분에 대한 부호의 설명 -
100 : 실리콘 기판 102 : 필드 산화막
104 : 게이트 유전막 106 : 제 1 게이트 도전막
108 : 제 2 게이트 도전막 110 : 게이트
112 : 스토리지 노드부 114 : 비트라인 노드부
본 발명은 반도체 소자의 게이트 형성 방법에 관한 것으로, 특히, 스토리지 노드부에 잔류하는 제 1 게이트 도전막으로 인하여 복수의 게이트 사이 및 게이트와 스토리지노드 콘택 사이에 단락이 발생하는 문제점을 해결할 수 있는 반도체 소자의 게이트 형성 방법에 관한 것이다.
반도체 소자가 고집적화·초미세화됨에 따라 회로 선폭의 사이즈 및 게이트 유전막의 두께 등은 크게 감소하는 반면에, 소자의 동작 속도 및 리프레쉬 타임 등 소자의 전기적 특성에 대한 요구는 점차 높아지고 있다. 이 때문에, 기존에 사용되던 공정 방식이나 소자의 형성 방법으로는 상기 소자의 전기적 특성에 대한 높아진 요구를 충족하기 힘들어지고 있는 실정이다. 이러한 현실 하에서 도입된 것의 하나가 스텝 게이트 비대칭 리세스 공정(step gate asymmetry recess)이며, 이러한 공정에 의해 형성된 셀을 일명 STAR(step gate asymmetry recess) 셀로 통칭하고 있다.
상기 STAR 셀 구조의 반도체 소자는 실리콘 기판을 소정 깊이 식각하여, 하면, 수직면 및 상면을 포함하는 계단형 프로파일을 형성한 후, 이러한 계단형 프로파일과 중첩하도록 복수의 게이트를 형성한 셀 구조를 가진다. 이러한 셀 구조의 반도체 소자는 각 게이트의 채널이 상기 하면, 수직면 및 상면을 포함하는 계단형 프로파일을 따라 형성되므로, 이전의 플래너 게이트에 비해 동일 면적에서의 유효 채널 길이가 크게 증가한다.
따라서, 상기 STAR 셀 구조의 반도체 소자는 상기 유효 채널 길이가 증가하면서 셀 전압이 크게 증가하고 이에 따라 리프레쉬 타임이 증가가 매우 탁월하게 되는 등, 상기 소자의 전기적 특성에 대한 높아진 요구를 어느 정도 충족할 수 있는 바, 최근에는 대부분의 반도체 소자 제조 공정에서 상기 계단형 프로파일을 따라 형성된 채널을 포함하는 소위 스텝 게이트를 형성함으로서, 상기 STAR 셀 구조의 반도체 소자를 제조하고 있다.
이하, 첨부한 도면을 참고로 종래 기술에 따른 스텝 게이트의 형성 방법에 대해 상술하기로 한다.
도 1a 내지 도 1d는 종래 기술에 따라 반도체 소자의 게이트를 형성하는 공정 단면도이다.
종래 기술에 따라 상기 반도체 소자의 게이트를 형성함에 있어서는, 우선, 도 1a에서 볼 수 있는 바와 같이, 필드 산화막(102)을 형성하여 실리콘 기판(100)을 활성 영역과 소자 분리 영역으로 구분한 후에, 상기 실리콘 기판(100) 위에 계단형 프로파일 형성 영역을 정의하는 소정의 스텝 게이트 마스크(도시 생략)를 형성한다.
그리고 나서, 도 1b에서 볼 수 있는 바와 같이, 상기 스텝 게이트 마스크를 식각 마스크로 상기 활성 영역의 실리콘 기판(100) 및 이와 인접하는 필드 산화막(102)의 일부를 소정 깊이 식각하여, 하면, 수직면 및 상면을 포함하는 계단형 프로파일을 형성한다.
이후, 도 1c에 볼 수 있는 바와 같이, 상기 계단형 프로파일이 형성된 실리콘 기판(100) 위에 산화막으로 이루어진 게이트 유전막(104), 폴리 실리콘으로 이루어진 제 1 게이트 도전막(106) 및 실리사이드막으로 이루어진 제 2 게이트 도전막(108)을 순차 형성한다.
이어서, 도 1d에서 볼 수 있는 바와 같이, 상기 제 1 게이트 도전막(106) 및 상기 제 2 게이트 도전막(108)을 순차적으로 패터닝함으로서, 상기 계단형 프로파일과 중첩하는 복수의 게이트(110)를 형성한다.
그런데, 상기 종래 기술에 의한 게이트 형성 방법에 따르면, 상기 계단형 프로파일의 수직면으로 인하여, 상기 계단형 프로파일의 하면[즉, 소자 분리 영역의 식각된 일부의 필드 산화막(102) 및 활성 영역의 스토리지 노드부(112)]과, 상기 계단형 프로파일의 상면[즉, 소자 분리 영역의 미식각된 나머지 필드 산화막(102) 및 활성 영역의 비트라인 노드부(114)]이 급격한 단차를 가지게 된다.
이러한 급격한 단차로 인하여, 상기 도 1c에 나타난 바와 같이 실리콘 기판(100) 위에 게이트 유전막(104), 제 1 게이트 도전막(106) 및 제 2 게이트 도전막(108)을 증착하면, 상기 계단형 프로파일의 하면에는 상기 계단형 프로파일의 상면에 비해 높은 두께로 상기 제 1 게이트 도전막(106)이 형성된다(도 1c의 "a" 및 "b" 참조).
따라서, 상기 제 1 게이트 도전막(106) 및 제 2 게이트 도전막(108)을 패터닝하는 추후 공정에서, 상기 계단형 프로파일의 하면에 형성되는 스토리지 노드부(112)에서는, 상기 계단형 프로파일의 상면에 형성되는 비트라인 노드부(114)에 비해 높은 두께의 제 1 게이트 도전막(106)이 제거되지 않으면 안된다. 이 때문에, 상기 스토리지 노드부(112)의 제 1 게이트 도전막(106)을 완전히 제거하기 위해서는 어느 정도의 과도 식각이 필요하나, 지나친 과도 식각을 진행하면 상기 비트라인 노드부(114)에 형성되어 있는 게이트 유전막(104)이 손상되는 문제점이 발생한다. 따라서, 상기 게이트 유전막(104)의 손상을 방지하면서 상기 제 1 게이트 도전막(106)에 대한 패터닝 공정을 진행하면, 결국, 상기 스토리지 노드부(112)에 보다 높은 두께로 형성된 상기 제 1 게이트 도전막(106)이 완전히 제거되지 않고 일부 잔류하는 경우가 다수 발생한다.
도 2a 및 도 2b는 종래 기술에 따라 형성된 게이트에서 스토리지 노드부에 제 1 게이트 도전막이 잔류하는 문제점이 나타남을 보여주는 전자 현미경 사진으로, 도 2b는 도 2a를 a-a' 선을 따라 자른 단면도이다.
즉, 상술한 바와 같은 종래 기술에 따라 게이트를 형성하면, 도 2a 및 도 2b에서 볼 수 있는 바와 같이, 이전의 패터닝 공정에서 완전히 제거되지 않고 스토리지 노드부(112)에 잔류하는 상기 제 1 게이트 도전막(106; 도 2a 및 도 2b의 "c" 참조)으로 인하여, 인접하는 게이트(110) 사이에 단락이 일어나거나, 게이트(110)와 추후에 형성될 스토리지노드 콘택(도시 생략) 사이에 단락이 생기는 문제점이 다수 발생한다.
이에 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여, 스토리 지 노드부에 잔류하는 제 1 게이트 도전막으로 인하여 복수의 게이트 사이 및 게이트와 스토리지노드 콘택 사이에 단락이 발생하는 문제점을 해결할 수 있는 반도체 소자의 게이트 형성 방법을 제공하기 위한 것이다.
상기와 같은 목적을 달성하기 위하여, 본 발명은 필드 산화막으로 실리콘 기판의 활성 영역과 소자 분리 영역을 구분하는 단계, 상기 실리콘 기판 위에 스텝 게이트 마스크를 형성하는 단계, 상기 스텝 게이트 마스크를 식각 마스크로 상기 활성 영역의 실리콘 기판 및 이와 인접하는 필드 산화막의 일부를 소정 깊이 식각하여 하면, 수직면 및 상면을 가진 계단형 프로파일을 형성하는 단계, 상기 계단형 프로파일의 일부를 식각하여 상기 계단형 프로파일의 수직면을 상기 하면에 대해 90°보다 큰 각을 가지는 경사면으로 변환하는 단계, 상기 실리콘 기판 위에 상기 수직면이 경사면으로 변환된 계단형 프로파일과 중첩하는 복수의 게이트를 형성하는 단계를 포함하는 반도체 소자의 게이트 형성 방법을 제공한다.
여기서, 상기 복수의 게이트를 형성하는 단계는, 상기 실리콘 기판 위에 게이트 유전막, 제 1 게이트 도전막 및 제 2 게이트 도전막을 순차 형성하는 단계, 및 상기 제 1 게이트 도전막 및 제 2 게이트 도전막을 패터닝하여 상기 수직면이 경사면으로 변환된 계단형 프로파일과 중첩하는 복수의 게이트를 형성하는 단계를 포함하는 공정을 통해 진행할 수 있다.
또한, 상기 본 발명에 따른 게이트 형성 방법에 있어서, 상기 계단형 프로파 일의 수직면을 경사면으로 변환하는 단계에서는, 상기 계단형 프로파일의 수직면을 상기 하면에 대해 120°이상의 각을 가지는 경사면으로 변환함이 바람직하다.
그리고, 상기 계단형 프로파일의 수직면을 경사면으로 변환하는 단계에서는, 비활성 가스 플라즈마를 이용하여 상기 계단형 프로파일의 일부를 식각함이 바람직하며, 이러한 비활성 가스 플라즈마로는 아르곤 가스 플라즈마를 이용함이 바람직하다. 이 때, 상기 아르곤 가스 플라즈마와 함께 CxHy(x:y는 1:2 또는 1:3이다.) 가스를 이용하여 상기 계단형 프로파일의 일부를 식각할 수도 있다.
또한, 상기 경사면 변환 단계의 비활성 플라즈마 식각을 in-situ 또는 ex-situ 중 어느 것으로 진행하더라도 상관없다.
부가하여, 상기 비활성 가스 플라즈마는 500-1500W의 플라즈마 소스 파워, 500W 이하의 바이어스 파워 및 50 sccm 이하의 가스량의 조건 하에서 공급됨이 바람직하다.
또한, 상기 본 발명에 의한 게이트 형성 방법에 있어서는, 상기 계단형 프로파일의 수직면을 경사면으로 변환하는 단계에서, 500Å/min 이하의 식각 속도로 상기 계단형 프로파일의 일부를 식각함이 바람직하다.
이하, 본 발명의 바람직한 일 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.
다만, 이하에서는 상기 본 발명의 일 실시예에 따른 게이트 형성 방법의 구 성 중에서, 종래 기술과 동일한 구성을 가지는 부분에 대해서는 간략히 설명하고, 종래 기술과 상이한 구성을 가지는 부분을 중심으로 상술하기로 한다.
도 3a 내지 도 3e는 본 발명의 일 실시예에 따라 반도체 소자의 게이트를 형성하는 공정 단면도이다.
본 실시예에 따라 반도체 소자의 게이트를 형성함에 있어서는, 우선, 도 3a에서 볼 수 있는 바와 같이, 필드 산화막(102)을 형성하여 실리콘 기판(100)을 활성 영역과 소자 분리 영역으로 구분한 후에, 상기 실리콘 기판(100) 위에 계단형 프로파일 형성 영역을 정의하는 소정의 스텝 게이트 마스크(도시 생략)를 형성한다.
그리고 나서, 도 3b에서 볼 수 있는 바와 같이, 상기 스텝 게이트 마스크를 식각 마스크로 상기 활성 영역의 실리콘 기판(100) 및 이와 인접하는 필드 산화막(102)의 일부를 소정 깊이 식각하여, 하면, 수직면 및 상면을 포함하는 계단형 프로파일을 형성한다. 다만, 이상의 공정 구성은 종래 기술과 대동소이하며, 당업자에게 자명한 것이므로 이에 대한 더 이상의 구체적인 설명은 생략하기로 한다.
한편, 상기 계단형 프로파일을 형성한 후에는, 도 3c에서 볼 수 있는 바와 같이, 상기 계단형 프로파일의 일부를 식각하여 상기 계단형 프로파일의 수직면을 상기 하면에 대해 90°보다 큰 각을 가지는 경사면으로 변환한다. 이 때, 상기 계단형 프로파일의 수직면은 상기 하면에 대해 120° 이상의 각을 가지는 경사면으로 변환함이 더욱 바람직하다.
즉, 이와 같은 공정을 통해, 상기 계단형 프로파일의 수직면을 하면에 대해 90°큰 각, 바람직하게는 120°이상의 각을 가지는 완만한 경사면으로 변환함으로서, 상기 수직면에 의한 상기 계단형 프로파일의 하면과 상면의 단차를 크게 완화할 수 있다.
이 때, 상기 계단형 프로파일의 수직면을 경사면으로 변환하는 단계에서는, 비활성 가스 플라즈마를 이용하여 상기 계단형 프로파일의 일부를 식각함이 바람직하며, 이러한 비활성 가스 플라즈마로는 아르곤 가스 플라즈마를 이용함이 바람직하다. 또한, 상기 아르곤 가스 플라즈마와 함께 CxHy(x:y는 1:2 또는 1:3이다.) 가스를 이용하여 상기 계단형 프로파일의 일부를 식각할 수도 있다.
한편, 상기 경사면 변환 단계의 비활성 플라즈마 식각을 in-situ 또는 ex-situ 중 어느 것으로 진행하더라도 소자의 특성에는 상관없다.
이러한 비활성 가스 플라즈마 등을 이용하여 상기 계단형 프로파일의 일부를 식각하면, 실리콘에 대한 식각 능력이 떨어지는 아르곤 가스 등의 비활성 가스가 가지는 특성으로 인하여 실리콘 기판(100)의 수평면, 즉, 상기 계단형 프로파일의 상면에 형성되는 비트라인 노드부(114) 및 상기 계단형 프로파일의 하면에 형성되는 스토리지 노드부(112)에서는 실리콘 기판(100)이 거의 식각되지 않는다. 다만, 상기 계단형 프로파일의 수직면이 형성된 부근, 즉, 상기 계단형 프로파일의 상면 끝단부에서는, 이온화된 비활성 가스에 의한 스퍼터링 현상이 발생하므로, 이러한 부분에서만 실리콘 기판(100)에 대한 식각이 일어난다.
이 때문에, 상기 비활성 가스 플라즈마를 이용하여 식각 공정을 진행하면, 상기 스토리지 노드부(112) 및 비트라인 노드부(114)의 실리콘 기판은 손상되지 않으면서도, 상기 계단형 프로파일의 하면과 90°의 각을 이루는 수직면의 경사가 완화되어, 상기 계단형 프로파일의 하면에 대해 90°보다 큰 각, 바람직하게는 120°이상의 각을 가지는 완만한 경사면으로 변환할 수 있다.
한편, 상기 계단형 프로파일의 일부에 대한 식각 공정에서, 상기 비활성 가스 플라즈마는 500-1500W의 플라즈마 소스 파워, 500W 이하의 바이어스 파워 및 50 sccm 이하의 가스량의 조건 하에서 공급됨이 바람직하며, 500Å/min 이하의 식각 속도로 상기 계단형 프로파일의 일부가 식각됨이 바람직하다. 또한, 상기 바이어스 파워는 상기 플라즈마 소스 파워의 50% 이하로 됨이 바람직하다.
이러한 조건 하에서 상기 식각 공정을 진행함으로서, 상기 계단형 프로파일의 수직면이 상기 하면에 대해 최적의 각도, 즉, 120°이상의 각을 가지는 경사면으로 변환될 수 있다.
한편, 이러한 계단형 프로파일의 일부에 대한 식각 공정은, RIE 또는 ICP 타입의 플라즈마 소오스를 사용하는 식각 장비를 이용하여 진행할 수 있으며, 상기 하면, 수직면 및 상면을 포함하는 계단형 프로파일을 형성하기 위한 이전의 식각 공정과 같은 식각 장비에서 in-situ로 진행될 수도 있고, 다른 식각 장비에서 ex-situ로 진행될 수도 있다.
상기 식각을 통해 계단형 프로파일의 수직면을 경사면으로 변환한 후에는, 도 3d에서 볼 수 있는 바와 같이, 상기 실리콘 기판(100) 위에 산화막으로 이루어진 게이트 유전막(104), 폴리 실리콘으로 이루어진 제 1 게이트 도전막(106) 및 실 리사이드막, 바람직하게는 텅스텐 실리사이드막 또는 티타늄 실리사이드막 등의 금속 실리사이드막으로 이루어진 제 2 게이트 도전막(108)을 순차 형성한다.
이 때, 종래 기술에서는 계단형 프로파일의 수직면에 의한 급격한 단차로 인하여, 계단형 프로파일의 하면에는 상면에 비해 높은 두께로 상기 제 1 게이트 도전막(106)이 형성되었으나, 본 실시예에서는 이미 이전의 공정에서 상기 계단형 프로파일의 수직면이 완만한 경사면으로 변환되었으므로, 도 3d에 도시된 바와 같은 제 1 게이트 도전막(106) 및 제 2 게이트 도전막(108)에 대한 형성 공정을 진행하면, 상기 제 1 게이트 도전막(106)이 이러한 완만한 경사면을 따라 실리콘 기판(100)의 모든 영역 위에 거의 균일한 두께로 형성될 수 있다.
이어서, 도 3e에서 볼 수 있는 바와 같이, 상기 제 1 게이트 도전막(106) 및 상기 제 2 게이트 도전막(108)을 순차적으로 패터닝함으로서, 상기 계단형 프로파일과 중첩하는 복수의 게이트(110)를 형성한다.
이 때, 본 실시예에서는 이전의 공정에서 상기 제 1 게이트 도전막(106)이 스토리지 노드부(112)를 포함한 실리콘 기판(100)의 모든 영역 위에 거의 균일한 두께로 형성되어 있으므로, 상기 제 1 게이트 도전막(106) 등에 대한 패터닝 공정에서 스토리지 노드부(112)의 상기 제 1 게이트 도전막(106)에 대한 과도 식각을 진행하지 않더라도 이를 완전히 제거할 수 있다. 또한, 상기 과도 식각을 진행할 필요가 없기 때문에 비트라인 노드부(114)에 형성되어 있는 게이트 유전막(104)이 손상될 우려도 없다.
결국, 본 실시예에 따르면, 상기 스토리지 노드부(112)에 제 1 게이트 도전 막(106)이 완전히 제거되지 않고 잔류하는 현상을 최소화할 수 있으므로, 결국, 복수의 게이트(110) 사이 및 게이트(110)와 스토리지노드 콘택 또는 비트라인 콘택 등과 같은 다른 소자 사이에 단락이 발생하는 종래 기술의 문제점을 해결할 수 있다.
상기한 바와 같이, 본 발명에 따르면, 게이트 하부와 그 측면에 잔류하는 제 1 게이트 도전막으로 인하여 복수의 게이트 사이 및 게이트와 다른 소자들 사이에 단락이 발생하는 문제점을 해결할 수 있다.
이 때문에, 스텝 게이트가 가지는 장점, 즉, 유효 채널 길이가 증가하는 장점을 그대로 살리면서도, 반도체 소자의 신뢰성을 크게 향상시킬 수 있어서, 반도체 소자의 고집적화 및 초미세화에 크게 기여할 수 있다.
Claims (9)
- 필드 산화막으로 실리콘 기판의 활성 영역과 소자 분리 영역을 구분하는 단계,상기 실리콘 기판 위에 스텝 게이트 마스크를 형성하는 단계,상기 스텝 게이트 마스크를 식각 마스크로 상기 활성 영역의 실리콘 기판 및 이와 인접하는 필드 산화막의 일부를 소정 깊이 식각하여 하면, 수직면 및 상면을 가진 계단형 프로파일을 형성하는 단계,상기 계단형 프로파일의 일부를 식각하여 상기 계단형 프로파일의 수직면을 상기 하면에 대해 90°보다 큰 각을 가지는 경사면으로 변환하는 단계,상기 실리콘 기판 위에 상기 수직면이 경사면으로 변환된 계단형 프로파일과 중첩하는 복수의 게이트를 형성하는 단계를 포함하는 반도체 소자의 게이트 형성 방법.
- 제 1 항에 있어서, 상기 복수의 게이트를 형성하는 단계는,상기 실리콘 기판 위에 게이트 유전막, 제 1 게이트 도전막 및 제 2 게이트 도전막을 순차 형성하는 단계, 및상기 제 1 게이트 도전막 및 제 2 게이트 도전막을 패터닝하여 상기 수직면 이 경사면으로 변환된 계단형 프로파일과 중첩하는 복수의 게이트를 형성하는 단계를 포함하는 반도체 소자의 게이트 형성 방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 계단형 프로파일의 수직면을 경사면으로 변환하는 단계에서는, 상기 계단형 프로파일의 수직면을 상기 하면에 대해 120°이상의 각을 가지는 경사면으로 변환하는 반도체 소자의 게이트 형성 방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 계단형 프로파일의 수직면을 경사면으로 변환하는 단계에서는, 비활성 가스 플라즈마를 이용하여 상기 계단형 프로파일의 일부를 식각하는 반도체 소자의 게이트 형성 방법.
- 제 4 항에 있어서, 상기 비활성 가스 플라즈마로는 아르곤 가스 플라즈마를 이용하는 반도체 소자의 게이트 형성 방법.
- 제 5 항에 있어서, 상기 아르곤 가스 플라즈마와 함께 CxHy(x:y는 1:2 또는 1:3이다.) 가스를 이용하여 상기 계단형 프로파일의 일부를 식각하는 반도체 소자 의 게이트 형성 방법.
- 제 4 항에 있어서, 상기 비활성 가스 플라즈마는 500-1500W의 플라즈마 소스 파워, 500W 이하의 바이어스 파워 및 50 sccm 이하의 가스량의 조건 하에서 공급되는 반도체 소자의 게이트 형성 방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 계단형 프로파일의 수직면을 경사면으로 변환하는 단계에서는, 500Å/min 이하의 식각 속도로 상기 계단형 프로파일의 일부를 식각하는 반도체 소자의 게이트 형성 방법.
- 제 4 항에 있어서, 상기 경사면 변환 단계의 비활성 플라즈마 식각을 in-situ 또는 ex-situ로 진행하는 반도체 소자의 게이트 형성 방법.
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