KR100613281B1 - 박막 커패시터의 제조 방법 - Google Patents

박막 커패시터의 제조 방법 Download PDF

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Abstract

금속/ 절연체/ 금속 (MIM) 구조의 박막 커패시터를 제조하는 방법에 관한 것으로, 그 목적은 전극 면적의 증가 없이 정전용량을 증대시켜 소자의 고집적화에 유리한 고용량의 박막 커패시터를 제공하는 것이다. 이를 위해 본 발명에서는 반도체 기판 상부의 하부절연막 상에, 요철(凹凸) 형상의 표면을 가지는 제1전극층을 형성하는 단계; 제1전극층 상에, 열에 의해 리플로우(reflow)될 수 있는 물질로 이루어진 희생막을 형성하는 단계; 희생막을 열처리하여 리플로우시키는 단계; 리플로우된 희생막 및 제1전극층을 식각하여 제1전극층의 돌출된 부분을 곡면으로 만드는 단계; 제1전극층 상에 유전체층 및 제2전극층을 순차 형성하는 단계를 포함하는 박막 커패시터의 제조 방법을 제공한다.
커패시터, 리플로우, 요철, 곡면

Description

박막 커패시터의 제조 방법 {Fabrication method of thin film capacitor}
도 1은 종래 박막 커패시터의 구조를 도시한 단면도이고,
도 2a 내지 도 2f는 본 발명의 제1실시예에 따른 박막 커패시터 제조 방법을 도시한 단면도이며,
도 3a 내지 도 3f는 본 발명의 제2실시예에 따른 박막 커패시터 제조 방법을 도시한 단면도이다.
본 발명은 반도체 소자 제조 방법에 관한 것으로, 더욱 상세하게는 금속/ 절연체/ 금속 (MIM) 구조의 박막 커패시터를 제조하는 방법에 관한 것이다.
최근 고속 동작을 요구하는 아날로그 회로에서는 고용량의 커패시터를 구현하기 위한 반도체 소자 개발이 진행 중에 있다. 일반적으로, 커패시터가 다결정실리콘(polysilicon), 절연체(insulator), 및 다결정실리콘(polysilicon)이 적층된 PIP 구조일 경우에는 상부전극 및 하부전극을 도전성 다결정실리콘으로 사용하기 때문에 상,하부전극과 유전체 박막 계면에서 산화반응이 일어나 자연산화막이 형성되어 전체커패시턴스의 크기가 줄어들게 되는 단점이 있다.
이를 해결하기 위해 커패시터의 구조를 금속/절연체/실리콘 (metal/insulator/silicon : MIS) 또는 금속/절연체/금속(metal/insulator/metal : MIM)으로 변경하게 되었는데, 그 중에서도 MIM 구조의 커패시터는 비저항이 작고 내부에 공핍(deplection)에 의한 기생 커패시턴스가 없기 때문에 고성능 반도체 장치에 주로 이용되고 있다.
도 1은 종래 MIM 구조의 박막 커패시터가 도시된 단면도이다. 도 1에 도시된 바와 같이 종래 MIM 구조의 박박 커패시터는 반도체 기판(1) 상부의 하부 절연막(2) 상에 하부전극(3)이 형성되어 있고, 하부전극(3)의 표면에는 반사방지막(4)이 형성되어 있고, 그 위에는 유전체층(5) 및 상부전극(6)이 순차 형성되어 있다.
여기서, 하부전극(3)은 MIM 커패시터에서 제1전극층에 해당되고, 상부전극(6)는 MIM 커패시터에서 제2전극층에 해당된다.
상술한 바와 같은 종래 MIM 커패시터에서는 상부전극(6)의 면적에 따라서 정전용량이 결정된다. 따라서 고용량의 커패시터를 만들기 위해서는 전극의 면적을 증가시켜야 하므로 소자의 고집적화에 불리하다는 문제점이 있다.
또한 유전체층(5)을 식각할 때 하부전극(3)이 함께 식각되었다가 유전체층(5)과 상부전극(6)의 측면에 재증착됨으로써 쇼트를 발생시키는 문제점이 있다.
그리고 종래 MIM 커패시터에서는 전극 측면에 프린지(fringe) 용량이 존재하기 때문에 프린지 용량으로 인해 커패시터 특성이 저하되는 문제점이 있다.
본 발명은 상기한 바와 같은 문제점을 해결하기 위한 것으로, 그 목적은 전극 면적의 증가 없이 정전용량을 증대시켜 소자의 고집적화에 유리한 고용량의 박막 커패시터를 제공하는 것이다.
본 발명의 다른 목적은 쇼트의 발생을 방지하고 커패시터의 특성을 향상시키는 것이다.
상기한 바와 같은 목적을 달성하기 위하여, 본 발명에서는 반도체 기판 상부의 하부절연막 상에, 요철(凹凸) 형상의 표면을 가지는 제1전극층을 형성하는 단계; 제1전극층 상에, 열에 의해 리플로우(reflow)될 수 있는 물질로 이루어진 희생막을 형성하는 단계; 희생막을 열처리하여 리플로우시키는 단계; 리플로우된 희생막 및 제1전극층을 식각하여 제1전극층의 돌출된 부분을 곡면으로 만드는 단계; 제1전극층 상에 유전체층 및 제2전극층을 순차 형성하는 단계를 포함하는 박막 커패시터의 제조 방법을 제공한다.
이 때 희생막으로는 포토레지스트를 사용하고, 열처리는 150-300℃에서 수행할 수 있다.
식각할 때에는 희생막과 제1전극층의 식각률이 동일한 조건으로 식각할 수 있으며, 예를 들면 압력 8-13 mTorr, 소스파워 900-1200W, 바이어스파워 140-200W, Cl2 가스의 유량 60-90sccm, BCl3 가스의 유량 40-70sccm, Ar 가스의 유량 30- 50sccm, CHF3 가스의 유량 2-5sccm인 조건에서 플라즈마 식각할 수 있다.
제1전극층을 형성하는 단계에서는, 반도체 기판 상부의 하부절연막 상에, 제1전극층을 형성한 후 제1전극층을 선택적으로 식각하여 요철(凹凸) 형상을 형성하되, 제1전극층의 두께보다 작은 깊이로 선택적 식각할 수도 있고,
또는 반도체 기판 상부의 하부절연막 상에 하부층 및 상부층을 순차 형성한 후, 하부층이 노출될 때까지 상부층을 선택적으로 식각하여 상부층의 일부분이 하부층으로부터 돌출되도록 형성할 수도 있다.
이 때 하부층을 형성한 후에는 하부층 및 하부절연막 상에 상부층 및 하부층과의 식각 선택비가 다른 라이너 금속막을 형성하고, 라이너 금속막 상에 상부층을 형성하여 식각 공정 시 식각 정지막의 역할을 하도록 할 수 있다.
제1전극층으로는 Al, Cu, W, Ti 및 TiN 으로 이루어진 군에서 선택된 한 물질을 형성할 수 있다.
유전체층으로는 TiO2, Al2O3, 및 SiN으로 이루어진 군에서 선택된 한 물질을 형성하되, 제1전극층의 표면 형상을 드러내도록 형성할 수 있다.
제2전극층으로는 Ru, Pt 및 TiN 으로 이루어진 군에서 선택된 한 물질을 형성하되, 제1전극층의 표면 형상을 드러내도록 형성할 수 있다.
이하, 본 발명의 일 실시예에 따른 박막 커패시터의 제조 방법에 대해 상세히 설명한다.
본 발명의 제1실시예에 따라 제조된 박막 커패시터는 도 2f에 도시되어 있으 며, 본 발명의 제2실시예에 따라 제조된 박막 커패시터는 도 3f에 도시되어 있다.
이들 도면에 도시된 바와 같이, 박막 커패시터는 반도체 기판(10, 110) 상부의 하부절연막(20, 120) 상에 형성되어 있다. 이 때 반도체 기판(10, 110)은 개별소자 등이 형성된 기판 상의 구조물을 포함할 수 있다.
하부절연막(20, 120) 상에는 요철(凹凸) 형상의 표면을 가지며, 돌출된 부분이 곡면으로 이루어진 제1전극층이 형성되어 있다.
본 발명의 제1실시예에서는 제1전극층이 상면이 평탄한 하부층(30)과, 하부층(30)의 일부분 상에 하부층(30)의 상면으로부터 돌출되도록 형성되어 요철의 철부(凸部)를 이루는 상부층(60)을 포함할 수 있다.
이 경우 상부층(60) 및 하부층(30)의 돌출된 표면, 즉 하부층(30)의 상면과 측면이 만나는 부분과, 상부층(60)의 표면이 곡면으로 이루어진다.
하부층(30)과 상부층(60)의 사이에는 라이너 금속막(50)이 형성될 수 있다. 이 때 라이너 금속막(50)은 하부층(30) 및 상부층(60)과의 식각 선택비가 다른 금속막으로 형성하는 것이 바람직하다.
본 발명의 제2실시예에서는 제1전극층(130)이 한층으로 이루어져 있고, 제1전극층(130)은 요철형상의 표면을 가지고, 돌출된 부분, 즉 하부절연막(120)으로부터 돌출된 부분 및 요철형상에서 철부(凸部) 표면이 곡면으로 되어 있다.
이러한 제1전극층(30+60, 130)의 요철 형상에서 요부(凹部)의 폭은 반도체 기판으로부터 멀어질수록 넓어지는 형상이며, 제1전극층(30+60, 130)은 Al, Cu, W, Ti 및 TiN으로 이루어진 군에서 선택된 한 물질로 이루어질 수 있다.
제1전극층(30+60, 130) 상에는 유전체층(90, 150)이 형성되어 있고, 이 때 유전체층(90, 150)은 제1전극층(30+60, 130)의 표면 형상을 드러내고 있다.
유전체층(90, 150)은 TiO2, Al2O3, 및 SiN으로 이루어진 군에서 선택된 한 물질로 이루어질 수 있다.
유전체층(90, 150) 상에는 제2전극층(100, 160)이 형성되어 MIM 구조의 박막 커패시터를 이룬다.
제2전극층(100, 160)은 Ru, Pt 및 TiN으로 이루어진 군에서 선택된 한 물질로 이루어질 수 있고 제1전극층의 요철 형상을 그대로 가질 수 있다.
그러면, 상술한 바와 같은 본 발명의 박막 커패시터를 제조하는 방법에 대해 상세히 설명한다.
도 2a 내지 도 2f는 본 발명의 제1 실시예에 따른 박막 커패시터 제조 방법을 도시한 단면도이며, 이들 도면을 참조하여 본 발명의 제1실시예에 따른 박막 커패시터의 제조 방법에 대해 상세히 설명한다.
먼저, 도 2a에 도시된 바와 같이, 반도체 기판의 상부에 통상의 반도체 소자 공정을 진행하여 개별 소자가 형성된 반도체 기판의 구조물(10)을 형성하고, 반도체 기판의 구조물(10) 상에 피에스지(PSG) 등의 산화막으로 이루어진 하부절연막(20)을 형성한 다음, 하부절연막(20)을 화학기계적 연마하여 상면을 평탄화시킨다.
이어서, 상면이 평탄화된 하부절연막(20) 상에 제1전극층을 이루는 하나의 층인 하부층(30)을 형성한 후 패터닝하여 소정 폭으로 남긴다. 이 때 하부층(30)의 표면에는 하부층(30) 및 후속 공정에서 형성되는 상부층과의 식각 선택비가 다른 라이너 금속막(50)을 형성하여 식각 정지막의 역할을 하도록 하는 것이 바람직하며, 하부층(30)의 상면에는 반사방지막(40)을 형성할 수도 있다.
다음, 도 2b에 도시된 바와 같이, 하부층(30) 및 하부절연막(20) 상에 라이너 금속막(50)을 형성한 후, 라이너 금속막(50) 상에 제1전극층을 이루는 또 다른 하나의 층인 상부층(60)을 형성한다.
상부층(60) 및 하부층(30)으로는 Al, Cu, W, Ti 및 TiN으로 이루어진 군에서 선택된 한 물질을 사용할 수 있다.
이어서, 상부층(60) 상에 패터닝을 위한 포토레지스트 패턴(70)을 형성한다.
다음, 도 2c에 도시된 바와 같이 포토레지스트 패턴(70)을 마스크로 하여 노출된 상부층(60) 및 라이너 금속막(50)을 식각하여 반사방지막(40) 상에 소정 폭으로 남긴다.
이렇게 하면 상부층(60)은 하부층(30) 위에서 하부층(30)의 상면으로부터 돌출되도록 형성된다. 상부층(60)과 하부층(30)을 묶어서 MIM 커패시터 구조에서의 제1전극층으로 인식하고, 제1전극층이 요철 형상의 표면을 가지는 조건을 고려할 때, 상부층(60)이 요철 형상 중에서 돌출되는 철부(凸部)에 해당된다.
이어서, 제1전극층의 돌출부를 곡면으로 만들기 위해, 상부층(60) 및 하부층(30)을 포함하여 하부절연막(20)의 상부 전면으로 열에 의해 리플로우(reflow)될 수 있는 물질로 이루어진 희생막(80)을 형성한다. 희생막(80) 의 일 예로는 포토레지스트를 형성할 수 있다.
다음, 도 2d에 도시된 바와 같이, 희생막(80)을 열처리하여 리플로우시킨다. 희생막(80)으로서 포토레지스트를 사용하는 경우, 열처리는 150-300℃에서 수행할 수 있다.
리플로우 과정 중에 희생막(80)은 그 표면에너지가 작아지도록 흘러내려 표면의 경사가 완만해진다.
다음, 도 2e에 도시된 바와 같이, 희생막(80)과 상부층(60) 및 하부층(30)의 식각률이 동일한 조건으로 리플로우된 희생막과, 상부층(60) 및 하부층(30)을 식각한다. 식각할 때에는 하부절연막(20)이 노출될 때까지 식각할 수 있다.
식각은, 예를 들면 압력 8-13 mTorr, 소스파워 900-1200W, 바이어스파워 140-200W, Cl2 가스의 유량 60-90sccm, BCl3 가스의 유량 40-70sccm, Ar 가스의 유량 30-50sccm, CHF3 가스의 유량 2-5sccm인 조건에서 플라즈마 식각할 수 있다.
이렇게 하면 상부층(60)의 표면이 곡면이 되면서 이웃하는 상부층(60) 사이의 공간, 즉 요철 형상의 요부(凹部)의 폭이 반도체 기판(10)에서 멀어질수록 넓어지는 결과를 초래한다.
또한, 하부층(30)의 하부절연막(20)으로부터 돌출된 부분, 즉 하부층(30)의 상면과 측면이 만나는 부분 역시 곡면으로 된다.
이어서, 상부층(60) 및 하부층(30)을 포함하여 하부절연막(20)의 상부전면으로 유전체층(90)을 형성하여 상부층(60) 및 하부층(30)을 덮도록 하고, 유전체층(90) 위에 제2전극층(100)을 형성한다.
유전체층(90) 및 제2전극층(100)은 제1전극층(30+60) 표면의 요철 형상을 그대로 드러낼 수 있는 두께로 균일하게 형성하는 것이 바람직하다.
한편, 도 3a 내지 도 3f는 본 발명의 제2실시예에 따른 박막 커패시터 제조 방법을 도시한 단면도이며, 이들 도면을 참조하여 본 발명의 제2실시예에 따른 박막 커패시터의 제조 방법에 대해 상세히 설명한다.
먼저, 도 3a에 도시된 바와 같이, 제1실시예와 동일한 방법으로 반도체 기판의 구조물(110) 상에 하부절연막(120)을 형성하고, 하부절연막(120) 상에 제1전극층(130)을 형성한다.
이어서, 제1전극층(130) 상에 요철 형성을 위한 포토레지스트 패턴(140)를 형성한다.
다음, 도 3b에 도시된 바와 같이, 포토레지스트 패턴(140)을 마스크로 하여 노출된 제1전극층(130)을 소정깊이만큼 식각한 후, 포토레지스트 패턴(140)을 제거한다. 식각할 때에는 제1전극층(130)의 두께보다 작은 깊이로 식각하여, 제1전극층(130)의 표면이 요철 형상을 가지도록 한다.
다음, 도 3c에 도시된 바와 같이, 제1전극층(130)을 포함하여 하부절연막(120)의 상부 전면으로 열에 의해 리플로우될 수 있는 물질로 이루어진 희생막(140)을 형성한다.
다음, 도 3d에 도시된 바와 같이, 희생막(140)을 열처리하여 리플로우시킨다.
다음, 도 3e에 도시된 바와 같이, 희생막(140)과 제1전극층(130)의 식각률이 동일한 조건으로 리플로우된 희생막(140)과 제1전극층(130)을 식각함으로써, 요철 형상의 표면을 가지면서 돌출된 부분이 곡면인 제1전극층(130)을 만든다.
다음, 도 3f에 도시된 바와 같이, 제1전극층(130) 상에 유전체층(150) 및 제2전극층(160)을 형성하여 MIM 구조의 커패시터를 제조한다.
상술한 바와 같이, 본 발명에 따른 MIM 구조의 박막 커패시터에서는 제2전극층이 제1전극층의 상면 뿐만 아니라 측면까지 덮도록 형성되어 있어서 전극의 측면에서도 정전용량을 형성할 수 있고, 또한 제1전극층이 요철 형상의 표면을 가지면서 곡면으로 이루어져 있기 때문에 증가된 면적에 해당하는 만큼 정전용량이 증대되는 효과가 있다.
따라서 전극의 폭을 증가시키지 않고도 정전용량을 증대시켜 집적화에 유리한 고용량의 박막 커패시터를 제공하는 효과가 있다.
그리고, 본 발명에서는 열에 의해 리플로우될 수 있는 물질, 예를 들면 포토레지스트를 도포한 후 열처리하여 리플로우시키고, 리플로우된 포토레지스트와 그 하부의 전극층을 동시에 식각하여 전극층이 리플로우된 표면의 곡면형상을 가지도록 형성하므로, 전극층의 표면을 곡면 요철 형상으로 만드는 공정이 간단한 효과가 있다.
또한, 종래 유전체층을 식각할 때 하부전극이 함께 식각되었다가 유전체층과 상부전극의 측면에 재증착됨으로써 발생되었던 쇼트가 방지되는 효과가 있다.
그리고 커패시터의 용량 설계 시에 프린지 용량을 고려함으로써 프린지 용량에 기인하는 커패시터의 특성 저하를 방지할 수 있다.
또한, 제1전극층의 표면을 곡면으로 만들고, 특히 요철 형상에서 오목한 철부의 폭이 반도체 기판으로부터 멀어질수록 넓어지도록 만듦으로써 유전체층 및 제2전극층을 증착할 때 스텝 커버리지가 향상되고, 이로 인해 공정 안정화가 실현되는 효과가 있다.

Claims (10)

  1. 반도체 기판 상부의 하부절연막 상에, 모서리를 가지는 요철(凹凸) 형상의 표면을 가지는 제1전극층을 형성하는 단계;
    상기 제1전극층 상에, 열에 의해 리플로우(reflow)될 수 있는 물질로 이루어진 희생막을 형성하는 단계;
    상기 희생막을 열처리하여 리플로우시키는 단계;
    상기 리플로우된 희생막 및 제1전극층을 식각하여 상기 제1전극층의 모서리 부분을 곡면으로 만드는 단계;
    상기 제1전극층 상에 유전체층 및 제2전극층을 순차 형성하는 단계;
    를 포함하는 박막 커패시터의 제조 방법.
  2. 제 1 항에 있어서,
    상기 희생막으로는 포토레지스트를 사용하고,
    상기 열처리는 150-300℃에서 수행하는 박막 커패시터의 제조 방법.
  3. 제 1 항에 있어서,
    상기 식각할 때에는 상기 희생막과 상기 제1전극층의 식각률이 동일한 조건으로 식각하는 박막 커패시터의 제조 방법.
  4. 제 1 항 또는 제 3 항에 있어서,
    상기 식각할 때에는 압력 8-13 mTorr, 소스파워 900-1200W, 바이어스파워 140-200W, Cl2 가스의 유량 60-90sccm, BCl3 가스의 유량 40-70sccm, Ar 가스의 유량 30-50sccm, CHF3 가스의 유량 2-5sccm인 조건에서 플라즈마 식각하는 박막 커패시터의 제조 방법.
  5. 제 1 항에 있어서,
    상기 제1전극층을 형성하는 단계에서는,
    상기 반도체 기판 상부의 하부절연막 상에, 제1전극층을 형성한 후 상기 제1전극층을 선택적으로 식각하여 요철(凹凸) 형상을 형성하되, 상기 제1전극층의 두께보다 작은 깊이로 선택적 식각하는 박막 커패시터의 제조 방법.
  6. 제 1 항에 있어서,
    상기 제1전극층을 형성하는 단계에서는,
    상기 반도체 기판 상부의 하부절연막 상에 하부층 및 상부층을 순차 형성한 후, 상기 하부층이 노출될 때까지 상기 상부층을 선택적으로 식각하여 상기 상부층의 일부분이 상기 하부층으로부터 돌출되도록 형성하는 박막 커패시터의 제조 방법.
  7. 제 6 항에 있어서,
    상기 하부층을 형성한 후에는 상기 하부층 및 하부절연막 상에 라이너 금속막을 형성하고, 상기 라이너 금속막 상에 상기 상부층을 형성하는 박막 커패시터의 제조 방법.
  8. 제 1 항에 있어서,
    상기 제1전극층으로는 Al, Cu, W, Ti 및 TiN 으로 이루어진 군에서 선택된 한 물질을 형성하는 박막 커패시터 제조 방법.
  9. 제 1 항에 있어서,
    상기 유전체층으로는 TiO2, Al2O3, 및 SiN으로 이루어진 군에서 선택된 한 물질을 형성하되, 상기 제1전극층의 표면 형상을 드러내도록 형성하는 박막 커패시터 제조 방법.
  10. 제 1 항에 있어서,
    상기 제2전극층으로는 Ru, Pt 및 TiN 으로 이루어진 군에서 선택된 한 물질을 형성하되, 상기 제1전극층의 표면 형상을 드러내도록 형성하는 박막 커패시터의 제조 방법.
KR1020040041323A 2004-06-07 2004-06-07 박막 커패시터의 제조 방법 KR100613281B1 (ko)

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