KR100818076B1 - 반도체소자의 캐패시터 제조방법 - Google Patents
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- 239000003990 capacitor Substances 0.000 title claims abstract description 25
- 239000004065 semiconductor Substances 0.000 title claims abstract description 25
- 238000000034 method Methods 0.000 title claims description 23
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 27
- 229920005591 polysilicon Polymers 0.000 claims abstract description 27
- 238000004519 manufacturing process Methods 0.000 claims abstract description 20
- 239000000758 substrate Substances 0.000 claims abstract description 6
- 238000001039 wet etching Methods 0.000 claims description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 17
- 229910052814 silicon oxide Inorganic materials 0.000 description 17
- 239000000463 material Substances 0.000 description 4
- 238000005530 etching Methods 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
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Abstract
본 발명은 반도체소자의 캐패시터 제조방법에 관한 것으로, 본 발명에 따른 반도체소자의 캐패시터 제조방법은, 반도체기판상에 절연막을 형성하는 단계; 상기 절연막 내에 콘택홀을 형성하는 단계; 상기 콘택홀을 포함한 절연막 상에 폴리실리콘층을 형성하는 단계; 상기 폴리실리콘층의 표면에 MPS층을 형성하는 단계; 상기 MPS층 및 폴리실리콘층을 상기 절연막 상면이 노출될 때까지 선택적으로 제거하는 단계; 상기 절연막을 제거하여 상기 폴리실리콘층과 MPS층으로 구성된 하부전극을 형성하는 단계; 및 상기 하부전극의 표면에 유전체막과 상부전극을 순차적으로 적층하는 단계;를 포함하여 이루어진다.
Description
도 1 내지 도 5는 종래기술에 따른 반도체소자의 캐패시터 제조방법을 설명하기 위한 공정별 단면도.
도 6 내지 도 11은 본 발명에 따른 반도체소자의 캐패시터 제조방법을 설명하기 위한 공정별 단면도.
[도면부호의설명]
21 : 반도체기판 23 : 절연막
25 : 콘택플러그 27 : 실리콘산화막
31 : 폴리실리콘층
33 : MPS 형성층 35 : 상부전극
본 발명은 반도체소자의 캐패시터 제조방법에 관한 것으로서, 보다 상세하게는 MPS(meta-stable polysilicon)와 CMP 공정 및 습식식각을 이용하여 하부전극의 면적을 확대하는 반도체소자의 캐패시터 제조방법에 관한 것이다.
최근까지는 캐패시터를 구성하는 하부전극은 내부 실린더 형태 또는 오목구조 형태가 대부분이다. 더우기, 디램 소자의 디자인 룰이 점점 작아지면서 내부 실린더 모양의 하부전극에서 캐패시터 용량을 높이기 위해서는 실린더의 높이를 높이거나 하부전극 물질을 폴리실리콘 이외에 TiN 이나 Ru 같은 금속 물질로 대체해야 한다.
그러나, 상기와 같은 종래기술에 의하면, 메탈성 물질의 사용은 공정상의 이유로 아직 상용화가 되지 못하고 있으며, 실린더의 높이를 높이는 문제 역시 점점 작아지는 디자인 룰에 반비례하여 패턴 형성시에 리소그라피공정 및 식각공정에서 어려움이 있으며, 거의 한계에 도달해 있는 상태이다.
한편, 하부전극의 표면적을 증가시키는 방법으로는, 하부전극에서 오목구조의 안쪽면에 MPS를 형성하여 오목구조의 안쪽면만 이용하는 오목구조의 하부전극을 이용하는 방법과 캐패시터 용량을 늘리기 위해 바깥쪽 면까지 이용하는 실린더형 하부전극을 이용하는 방법이 있다.
그런데, 실린더 방식에서 실리콘 산화막을 제거한 후에 MPS를 형성할 경우 하부전극사이의 간격이 좁아서 MPS를 형성할 때 브릿지를 발생시킬 가능성이 매우 높다.
이러한 실린더 방식에서의 브릿지 발생을 억제하기 위해 오목구조의 하부전극을 이용한 종래기술에 따른 반도체소자의 캐패시터 제조방법에 대해 도 1 내지 5를 참조하여 설명하면 다음과 같다.
도 1 내지 5는 종래기술에 따른 반도체소자의 캐패시터 제조방법을 설명하기 위한 공정단면도이다.
종래기술에 따른 반도체소자의 캐패시터 제조방법은, 도 1에 도시된 바와같이, 반도체기판(1)상에 절연막(3)을 증착한후 이를 플러그 마스크(미도시)를 이용하여 선택적으로 패터닝하여 콘택홀(미도시)을 형성한다.
그다음, 상기 콘택홀(미도시)를 포함한 절연막(3)상에 폴리실리콘을 증착한후 이를 전면식각하여 상기 콘택홀(미도시)내에 콘택플러그(5)을 형성한다.
이어서, 상기 콘택플러그(5)를 포함한 전체 구조의 상면에 하부전극 패턴을 형성하기 위한 실리콘산화막(7)을 적층한다.
그다음, 도면에는 도시하지 않았지만, 상기 실리콘산화막(7)상에 감광물질을 도포하고 이를 포토공정 및 식각공정을 통해 감광막패턴(미도시)을 형성한다.
이어서, 도 2에 도시된 바와같이, 상기 감광막패턴(미도시)을 마스크로 상기 실리콘산화막(7)을 선택적으로 패터닝하여 하부전극영역을 한정하는 실리콘산화막패턴(7a)을 형성한다.
그다음, 도 3에 도시된 바와같이, 상기 실리콘산화막패턴(7a)을 포함한 전체 구조의 상면에 하부전극을 형성하기 위한 폴리실리콘층(11)을 증착한다.
이어서, 도 4에 도시된 바와같이, 상기 폴리실리콘층(11)을 전면 식각 또는 CMP처리하여 서로 분리된 하부전극(11a)을 형성한다.
그다음, 도 5에 도시된 바와같이, 상기 하부전극(11a)표면에 MPS형성층(13)을 형성한후 상기 MPS형성층(13)상에 유전체막(미도시) 및 상부전극(15)을 형성하여 캐패시터 제조를 완료한다.
그러나, 상기와 같은 종래기술에 의하면, 서로 분리된 하부전극을 형성한 후, 즉, 상기 폴리실리콘층의 CMP 후, MPS층을 형성하기 때문에 하부전극 간에 브릿지가 발생할 여지가 많다.
이에 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 하부전극간 브릿지를 막을 수 있어 안정적인 공정을 진행할 있으며, 수율을 향상시킬 수 있는 반도체소자의 캐패시터 제조방법을 제공함에 있다
또한, 본 발명의 다른 목적은, 하부전극의 면적을 크게 하여 캐패시터 용량을 증가시킬 수 있는 반도체소자의 캐패시터 제조방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체소자의 캐패시터 제조방법은, 반도체기판상에 절연막을 형성하는 단계; 상기 절연막 내에 콘택홀을 형성하는 단계; 상기 콘택홀을 포함한 절연막 상에 폴리실리콘층을 형성하는 단계; 상기 폴리실리콘층의 표면에 MPS층을 형성하는 단계; 상기 MPS층 및 폴리실리콘층을 상기 절연막 상면이 노출될 때까지 선택적으로 제거하는 단계; 상기 절연막을 제거하여 상기 폴리실리콘층과 MPS층으로 구성된 하부전극을 형성하는 단계; 및 상기 하부전극의 표면에 유전체막과 상부전극을 순차적으로 적층하는 단계;를 포함하여 이루어지는 것을 특징으로한다.
(실시예)
이하, 본 발명에 따른 반도체소자의 캐패시터 제조방법을 첨부된 도면을 참조하여 상세히 설명한다.
도 6 내지 도 11은 본 발명에 따른 반도체소자의 캐패시터 제조방법을 설명하기 위한 공정단면도이다.
본 발명의 일실시예에 따른 반도체소자의 캐패시터 제조방법은, 도 6에 도시된 바와같이, 반도체기판(21)상에 절연막(23)을 증착한후 이를 플러그 마스크(미도시)를 이용하여 선택적으로 패터닝하여 콘택홀(미도시)을 형성한다.
그다음, 상기 콘택홀(미도시)를 포함한 절연막(23)상에 폴리실리콘을 증착한후 이를 전면식각하여 상기 콘택홀(미도시)내에 콘택플러그(25)을 형성한다.
이어서, 상기 콘택플러그(25)를 포함한 전체 구조의 상면에 하부전극 패턴을 형성하기 위한 절연막, 즉,실리콘산화막(27)을 형성한다.
그다음, 도면에는 도시하지 않았지만, 상기 실리콘산화막(27)상에 감광물질을 도포하고 이를 포토공정 및 식각공정을 통해 감광막패턴(미도시)을 형성한다. 이때, 상기 실리콘산화막(27)과 감광막사이에 폴리실리콘층을 삽입하여 실리콘산화막 식각시에 하드마스크로 사용할 수 있다.
이어서, 도 7에 도시된 바와같이, 상기 감광막패턴(미도시)을 마스크로 상기 실리콘산화막(27)을 선택적으로 식각하여 하부전극영역을 한정하는 절연막패턴, 즉, 실리콘산화막패턴(27a)을 형성한다.
그다음, 도 8에 도시된 바와같이, 상기 실리콘산화막패턴(27a)을 포함한 전체 구조의 상면에 하부전극을 형성하기 위한 폴리실리콘층(31)을 증착한다.
이어서, 도 9에 도시된 바와같이, 상기 폴리실리콘층(31)표면에 MPS형성층(33)을 형성한다. 이때, MPS형성층(33)은 셀지역 뿐만 아니라 셀주변지역 까지 형성된다.
그다음, 도면에는 도시하지 않았지만, 상기 MPS형성층(33)상에 감광물질을 도포한후 이를 CMP공정 또는 건식식각의 장벽으로 사용한다.
이어서, 도 10에 도시된 바와같이, CMP 공정 또는 건식식각공정을 이용하여 콘택홀이외의 지역에 있는 MPS층과 폴리실리콘층 부분을 선택적으로 제거한 후, 감광물질을 제거한다. 이때, 상기 선택적으로 제거되고 남은 폴리실리콘층(31a)과 MPS형성층(33a)은 하부전극으로 구성된다.
그다음, 도 11에 도시된 바와같이, 습식식각에 의해 콘택홀외부의 실리콘산화막패턴(27a)을 제거하여 상기 폴리실리콘층(31a)과 MPS형성층(33a)로 구성된 하부전극을 형성한다. 이때, 상기 실리콘산화막패턴(27a)의 제거범위는 선택적으로 할 수 있다.
이어서, 최종적으로, 상기 실리콘산화막패턴(27a)이 제거된 하부전극(31a)(33a)표면에 유전체막(미도시) 및 상부전극(35)을 순차적으로 적층하여 캐패시터 제조를 완료한다.
상기에서 설명한 바와같이, 본 발명에 따른 반도체소자의 캐패시터 제조방법에 있어서는 다음과 같은 효과가 있다.
본 발명에 따른 반도체소자의 캐패시터 제조방법에 의하면, 실린더의 안쪽면에는 MPS층을 형성하여 하부전극의 면적을 크게 하는 한편, 실린더의 바깥쪽 면도 하부전극의 면적으로 사용하므로써 전체 하부전극의 면적을 증가시킬 수 있다.
또한, CMP 공정을 MPS 형성한후 진행하기 때문에 하부전극간의 브릿지를 방 지할 수 있어 안정적인 공정을 진행할 수 있고 수율 향상에 도움이 된다.
한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.
Claims (4)
- 삭제
- 반도체기판상에 절연막을 형성하는 단계;상기 절연막 내에 콘택홀을 형성하는 단계;상기 콘택홀을 포함한 절연막상에 폴리실리콘층을 형성하는 단계;상기 폴리실리콘층의 표면에 MPS층을 형성하는 단계;상기 MPS층 및 폴리실리콘층을 상기 절연막 상면이 노출될 때까지 선택적으로 제거하는 단계;상기 절연막을 제거하여 상기 폴리실리콘층과 MPS층으로 구성된 하부전극을 형성하는 단계; 및상기 하부전극의 표면에 유전체막과 상부전극을 순차적으로 적층하는 단계;를 포함하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
- 제2항에 있어서, 상기 MPS층 및 폴리실리콘층을 상기 절연막 상면이 노출될 때까지 선택적으로 제거하는 단계는 CMP 공정에 의해 진행하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
- 제2항에 있어서, 상기 절연막은 습식식각으로 제거하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010087243A KR100818076B1 (ko) | 2001-12-28 | 2001-12-28 | 반도체소자의 캐패시터 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010087243A KR100818076B1 (ko) | 2001-12-28 | 2001-12-28 | 반도체소자의 캐패시터 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030056902A KR20030056902A (ko) | 2003-07-04 |
| KR100818076B1 true KR100818076B1 (ko) | 2008-03-31 |
Family
ID=32215050
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020010087243A KR100818076B1 (ko) | 2001-12-28 | 2001-12-28 | 반도체소자의 캐패시터 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100818076B1 (ko) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
2001
- 2001-12-28 KR KR1020010087243A patent/KR100818076B1/ko not_active IP Right Cessation
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|---|---|
| KR20030056902A (ko) | 2003-07-04 |
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| B701 | Decision to grant | ||
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