KR100557956B1 - 반도체 소자의 캐패시터 형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 캐패시터 형성방법을 개시한다. 개시된 본 발명의 방법은, 플러그를 구비한 층간절연막이 형성된 실리콘 기판을 제공하는 단계와, 상기 층간절연막 상에 식각방지막 및 캡산화막을 차례로 증착하는 단계와, 상기 캡산화막 상에 금속 물질로 이루어진 제1하드마스크막 및 제2하드마스크막을 차례로 형성하는 단계와, 상기 제2하드마스크막을 패터닝하여 캐패시터의 하부전극이 형성될 영역을 한정하는 제1하드마스크막 부분을 노출시키는 단계와, 상기 패터닝된 제2하드마스크막을 식각장벽으로 이용해서 상기 제1하드마스크막을 식각하는 단계와, 상기 제2 및 제1 하드마스크막을 식각장벽으로 이용해서 캡산화막을 식각하여 트렌치를 형성하는 단계와, 상기 잔류된 제1 하드마스크막을 제거하는 단계와, 상기 플러그를 노출시키도록 식각방지막을 식각하는 단계 및 상기 플러그를 포함한 트렌치 표면에 하부전극과 유전체막 및 상부전극을 차례로 형성하는 단계를 포함한다. 본 발명에 따르면, 캡산화막 식각시 식각 마스크로 산화막에 대한 식각선택비가 뛰어나며, 폴리막으로 이루어진 하드마스크막 보다 얇은 두께의 2중의 금속막을 사용함으로써, 캡산화막의 식각 프로파일 및 식각 마진을 개선할 수 있다.
Description
도 1a 내지 도 1d는 종래의 기술에 따른 캐패시터 형성방법을 설명하기 위한 공정 단면도.
도 2a 내지 도 2c는 종래의 기술에 따른 반도체 소자의 캐패시터의 형성 공정별 단면 이미지.
도 3a 내지 도 3f는 본 발명에 따른 캐패시터 형성방법을 설명하기 위한 공정 단면도.
도 4a는 본 발명의 실시예에 따른 제2하드마스막 식각후의 탑 뷰 이미지.
도 4b는 본 발명의 실시예에 따른 캡 산화막 식각후 단면 이미지.
*도면의 주요 부분에 대한 부호의 설명*
31: 반도체 기판 32: 층간절연막
33: 플러그 34: 식각방지막
35: 캡산화막 36: 제1하드마스크막
37: 제2하드마스크막 38: 난반사막
39: 감광막 패턴 40: 트렌치
본 발명은 반도체 소자의 제조방법에 관한 것으로, 상세하게는, 반도체 소자의 캐패시터 형성방법에 관한 것이다.
디램(DRAM)은 저장된 데이터가 전원과 직접적으로 연결되지 않은 상태로 유지되기 때문에. 일정 시간마다 리프레쉬(Refresh)를 필요로 한다. 또한, 저장된 데이터가 오랜기간 동안 유지되어야 하기 때문에, 캐패시터의 충전용량이 많을 수록 유리하다.
그런데, 반도체 소자의 고집적화가 진행되면서 셀 크기가 감소되고 있고, 상기 셀 크기의 감소는 캐패시터 면적 감소를 수반하며, 또한, 상기 캐패시터 면적 감소는 충전용량의 감소로 이어지므로, 기존의 캐패시터 구조로는 소자 동작 특성을 일정하게 유지하는데 필요한 충전용량 확보에 어려움을 겪고 있다.
이에 따라, 현재 양산 중인 고집적 소자는 셀 동작에 필요한 일정량 이상의 충전용량의 확보를 위해 전하 저장 전극을 다양한 3차원 구조로 형성하거나, 유전체막의 재료로 고유전율 물질을 이용하거나, 또는, 유전체막을 최대한 얇은 두께로 형성하고 있다. 이것은 캐패시터의 충전용량이 전극 표면적 및 유전체막의 유전율에 비례하고, 상,하부전극들간의 간격, 즉, 유전체막의 두께에 반비례하는 것에 근거한 것이다.
상기의 내용을 보다 자세히 설명하면, 첫째, 충전용량을 확보하기 위해 유전체막의 두께를 줄여 상부전극과 하부전극의 간격을 줄이는 방법이 있다. 예를 들 면, ONO막(산화막/질화막/산화막)은 유전체막의 두께 감소를 통한 충전용량의 증대를 꾀한 것이다. 둘째, 유전상수가 높은 물질을 유전체막으로 사용하여 용량을 늘리는 방법이 있는데, 예컨데, Ta2O2, TaON, 및, Al2O3 등의 유전체막은 고유전율 물질을 이용한 충전용량의 증대를 꾀한 것이다. 세째, 하부전극의 표면적을 증가시키는 방법이 있는데, 예컨데, 실린더(Cylinder), 오목(Concave) 및 핀(Pin) 구조 등 3차원 구조의 하부전극은 전극 표면적의 확대를 통한 충전용량의 증대를 꾀한 것이다.
또한, 상기한 바와 같이, 하부 전극의 표면적을 증가시키기 위하여 캐패시터의 경우 높이가 점점 높아지며 소자의 선폭이 점점 줄어감에 따라, 식각 마진이 점점 줄어들고 있는 추세이다.
도 1a 내지 도 1d는 종래의 기술에 따른 캐패시터 형성방법을 설명하기 위한 공정 단면도로서, 이를 설명하면 다음과 같다.
도 1a를 참조하면, 공지의 공정에 따라 반도체 기판(11) 상에 플러그(13)를 구비한 층간절연막(12)을 형성하고, 그런다음, 상기 층간절연막(12) 상에 식각방지막(14) 및 캡산화막(15)을 차례로 형성한다.
이어서, 상기 캡산화막(15) 상에 제1하드 마스크막(16)과 제2하드 마스크막(17) 및 난반사막(18)을 차례로 형성한다.
다음으로, 상기 난반사막(18) 상에 캐패시터의 하부전극이 형성될 영역을 한정하는 감광막 패턴(19)을 형성한다.
도 1b를 참조하면, 상기 감광막 패턴(19)을 식각 장벽으로 이용하여 난반사막(18) 및 제2하드마스크막(17)을 식각한다. 이어서, 상기 감광막 패턴(19) 및 난반사막(18)을 제거한다.
다음으로, 상기 제2하드마스크막(17)을 식각 장벽으로 이용해서 제1하드 마스크막(16)을 식각한다.
도 1c를 참조하면, 상기 제2 및 제1하드마스크막(17)(16)을 식각 마스크로 이용해서 캡산화막(15)을 식각하여 트렌치(20)를 형성한다. 이때, 상기 제2하드마스크막(17)은 제거된다.
도 1d를 참조하면, 상기 제1하드마스크막(16)을 식각 마스크로 이용해서 식각방지막(14)을 식각하여 플러그(13)의 상면을 노출시킨다. 그런 다음, 상기 제1하드마스크막(16)을 스트립 공정을 통해 제거한다.
다음으로, 도시하지는 않았지만, 상기 플러그(13)를 포함한 트렌치(20) 표면 상에 하부전극과 유전체막 및 상부전극을 차례로 형성하여 반도체 소자의 캐패시터를 형성한다.
반도체 소자의 캐패시터 형성방법에 있어서, 0.13㎛ 급의 캐패시터는 감광막 혹은 감광막 및 폴리막 하드 마스크의 이중 마스크를 식각 장벽으로 이용해서 캡 산화막을 패터닝하여 하부전극이 형성될 영역을 한정하는 트렌치를 형성하였다.
또한, 70nm 급의 고집적 소자의 경우에는 감광막의 두께가 낮아져 감광막 두께의 마진을 확보하기 위하여 감광막 아래에 제1 및 제2하드마스크막으로 된 2중의 하드마스크를 적용하였다.
도 2a 내지 도 2c는 종래의 기술에 따른 반도체 소자의 캐패시터 형성을 위한 공정별 단면 이미지이다.
도 2a는 난반사막 및 제2하드마스크막 식각후 상부에서 바라본 이미지이며, 도 2b는 캡산화막 식각후 이미지이고, 도 2c는 캡산화막 식각후 단면 이미지이다.
그러나, 전술한 바와 같은 종래의 기술에 따른 반도체 소자의 캐패시터 형성방법은, 70nm 급 이하의 반도체 소자에서는 감광막 두께의 마진 외에 선폭과 콘택홀 크기의 감소로 인하여 듀얼 하드 마스크를 적용하여도, 도 2b 및 도 2c에 도시한 바와 같이, 버티컬(Vertical)한 프로파일을 구현하기 어려워진다.
또한, 제2하드마스크막을 산화막 계열이나 질화막 계열을 사용할 경우 도 2a에 도시한 바와 같이, 감광막의 변형으로 인하여 불균일한 식각 모양이 형성되어, 심한 경우 캐패시터간 브릿지(Bridge)를 유발시킬 수 있다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 안출된 것으로 캡산화막 식각 마진을 확보할 수 있는 반도체 소자의 캐패시터 형성방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 플러그를 구비한 층간절연막이 형성된 실리콘 기판을 제공하는 단계; 상기 층간절연막 상에 식각방지막 및 캡산화막을 차례로 증착하는 단계; 상기 캡산화막 상에 금속 물질로 이루어진 제1하드마스크막 및 제2하드마스크막을 차례로 형성하는 단계; 상기 제2하드마스크막을 패터닝하여 캐패시터의 하부전극이 형성될 영역을 한정하는 제1하드마스크막 부 분을 노출시키는 단계; 상기 패터닝된 제2하드마스크막을 식각장벽으로 이용해서 상기 제1하드마스크막을 식각하는 단계; 상기 제2 및 제1 하드마스크막을 식각장벽으로 이용해서 캡산화막을 식각하여 트렌치를 형성하는 단계; 상기 잔류된 제1 하드마스크막을 제거하는 단계: 상기 플러그를 노출시키도록 식각방지막을 식각하는 단계; 및 상기 플러그를 포함한 트렌치 표면에 하부전극과 유전체막 및 상부전극을 차례로 형성하는 단계를 포함하는 반도체 소자의 캐패시터 형성방법을 제공한다.
여기서, 상기 제1하드마스크막의 금속 물질로는 텅스텐(W) 또는 루테늄(Ru)을 이용하며, 상기 제2하드마스크막의 물질은 TiN을 이용한다.
그리고, 상기 제1하드마스크막은 텅스텐을 사용하여 습식으로 제거함에 따라, NH4OH : H2O2 : H2O = 1 : 4 : 20의 비율인 식각 용액을 이용하여 제거하고, 상기 제1하드마스크막은 텅스텐을 사용하여 건식으로 제거함에 따라, 주 식각가스를 SF6 또는 NF3를 사용하며, 상기 제1하드마스크막은 루테늄을 사용함에 따라, 주 식각가스를 O2를 사용하여 제거한다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 3a 내지 도 3d는 본 발명에 따른 캐패시터 형성방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 3a를 참조하면, 반도체 기판(31) 상에 층간절연막(32)을 형성한다. 그런다음, 상기 층간절연막(32)의 소정부분을 식각하여 트렌치(도시안됨)를 형성하고, 이를 도전물질로 매립하여 플러그(33)를 형성한다.
다음으로, 상기 플러그(33)가 형성된 층간절연막(32) 상에 식각방지막(34) 및 캡산화막(35)을 차례로 형성한다. 여기서, 상기 캡산화막(35)은 단층 또는 다층 구조로 이루어지며, 다층 구조일 경우, 하부의 산화물은 불순물이 많이 포함되어 있으며, 상부로 갈수록 불순물이 적게 포함되어 있다.
이는, 캐패시터 내부 면적을 증가시키기 위해 캐패시터의 높이가 높아짐에 따라 구조의 안정성 및 식각을 용이하게하기 위함이다.
도 3b를 참조하면, 상기 캡산화막(35) 상에 제1하드마스크막(36)과 제2하드마스크막(37) 및 난반사막(38)을 차례로 형성한다.
여기서, 상기 제1하드마스크막(36)은 텅스텐(W)막 또는 루테늄(Ru)막을 이용하여 증착하고, 제2하드마스크막(37)은 바람직하게는, 티타늄(TiN)막을 이용하며, 질화막, 또는 산화막을 이용할 수 있다.
그런다음, 상기 난반사막(38) 상에 감광막을 도포하고, 이를 노광 및 현상하여 캐패시터의 하부전극이 형성될 영역을 한정하는 감광막 패턴(39)을 형성한다.
도 3c를 참조하면, 상기 감광막 패턴을 식각장벽으로 이용해서 난반사막(38) 및 제2하드마스크막(36)을 차례로 식각한다.
그런다음, 상기 감광막 패턴 및 난반사막을 제거한다.
여기서, 상기 제2하드마스크막(37)은 케미컬을 이용한 식각이 가능한 TiN막과 같은 금속계 물질을 사용함으로써, 식각시 발생할 수 있는 감광막 변형(Deformation)을 억제할 수 있다.
도 3d를 참조하면, 상기 제2하드마스크막(37)을 식각장벽으로 이용해서 제1하드마스크막(36)을 식각한다.
도 3e를 참조하면, 상기 제2 및 제1하드마스크막(37, 36)을 식각장벽으로 이용하여 반도체 소자의 캐패시터가 형성 될 영역의 캡산화막(35)을 식각하여 트렌치(40)를 형성한다. 이때, 제2하드마스크막(37)은 모두 제거된다.
또한, 캡산화막 식각시 산화막과의 식각 선택비가 우수한 텅스텐(W)막을 제1하드마스크막으로 사용함으로써 통상의 폴리막을 이용한 하드마스크막의 두께 보다 50% 이상 감소시킬 수 있어 버티칼(Vertical) 식각 프로파일(Profile)을 확보할 수 있으며, 두께를 감소시킴으로써 하부 산화막 식각시 하드마스크를 통과할 때 발생하는 이온 플럭스(Ion Flux)의 감소를 억제하여 캡산화막 식각을 보다 용이하게 할 수 있다.
도 3f를 참조하면, 상기 제1하드마스크막을 스트립 공정을 통해 제거한다. 이어서, 내부 면적이 늘어나도록 상기 캡산화막(35)을 습식 식각한다.
그런다음, 플러그(33)가 형성된 영역의 상부의 식각방지막(34)을 식각하여 플러그(33)를 노출시킨다.
여기서, 제1하드마스크막으로 텅스텐막을 이용할 경우, 건식 및 습식 식각을 모두 사용할 수 있다. 건식 식각인 경우는 주 식각가스를 SF6 또는 NF3 가스를 이용하는 것이 바람직하며, 습식 식각의 경우에는 식각 용액으로 SC-1(Standard Cleaning - 1)을 사용할 경우 제1하드마스크막인 텅스텐막을 스트립하는 동시에 캡산화막을 습식 식각하여 내부면적을 증가시킬 수 있다.
여기서, 상기 SC-1은 스탠다드 클리닝 원(Standard Cleaning-1) 또는 APM(ammonium hydroxide-peroxide mixture)이라고하며, 상기 SC-1 물질의 구성요소 및 비율은 NH4OH : H2O2 : H2O = 1 : 4 : 20이다.
이는, 캡산화막이 습식 식각 선택비가 다른 2층이상 다층 산화막으로 구성되어 있을 경우, 다층 캡산화막 적용 목적인 캐패시터 하부층 면적증가에 따른 구조 안정화와 함께 캐패시터 면적증가로 인한 Cs(Storage capacitance)를 증가시킬 수 있다는 장점이 있다.
또한, 상기 제1하드마스크막을 루테늄을 사용할 경우, 주 식각 가스를 O2를 사용함이 바람직하다.
이어서, 도시하지는 않았지만, 상기 트렌치 표면에 하부 전극과 유전체막 및 상부전극을 차례로 형성하여 본 발명에 따른 반도체 소자의 캐패시터를 형성한다.
도 4a는 본 발명의 실시예에 따른 제2하드마스막 식각후의 탑 뷰(Top View) 이미지이며, 도 4b는 본 발명의 실시예에 따른 캡 산화막 식각후 단면 이미지이다.
도시한 바와 같이, 본 발명에 따르면, 2중의 금속 물질을 이용한 하드마스크막을 적용함으로써, 제1하드마스크막의 경우, 두께를 50%이하로 낮출수 있고, 산화막과의 식각 선택비가 우수함에 따라, 캐패시터 하부전극의 형성을 위한 캡산화막 식각시 버티칼한 프로파일을 형성할 수 있으며, 또한, 식각 마진을 확보할 수 있다.
이상에서와 같이, 본 발명에 따르면, 캡산화막 식각시 식각 마스크로 산화막 에 대한 식각선택비가 뛰어나며, 폴리막으로 이루어진 하드마스크막 보다 얇은 두께의 2중의 금속막을 사용함으로써, 캡산화막의 식각 프로파일 및 식각 마진을 개선할 수 있다.
따라서, 캐패시터 및 캐패시터 형성 공정의 신뢰성을 확보할 수 있을 뿐만 아니라 생산성 향상에 도움이 된다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (5)
- 플러그를 구비한 층간절연막이 형성된 실리콘 기판을 제공하는 단계;상기 층간절연막 상에 식각방지막 및 캡산화막을 차례로 증착하는 단계;상기 캡산화막 상에 금속 물질로 이루어진 제1하드마스크막 및 제2하드마스크막을 차례로 형성하는 단계;상기 제2하드마스크막을 패터닝하여 캐패시터의 하부전극이 형성될 영역을 한정하는 제1하드마스크막 부분을 노출시키는 단계;상기 패터닝된 제2하드마스크막을 식각장벽으로 이용해서 상기 제1하드마스크막을 식각하는 단계;상기 제2 및 제1 하드마스크막을 식각장벽으로 이용해서 캡산화막을 식각하여 트렌치를 형성하는 단계;상기 잔류된 제1 하드마스크막을 제거하는 단계:상기 플러그를 노출시키도록 식각방지막을 식각하는 단계; 및상기 플러그를 포함한 트렌치 표면에 하부전극과 유전체막 및 상부전극을 차례로 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제 1 항에 의하여, 상기 제1하드마스크막의 금속 물질로는 텅스텐(W) 또는 루테늄(Ru)을 이용하며, 상기 제2하드마스크막의 물질은 TiN을 이용하는 것을 특징 으로 하는 반도체 소자의 캐패시터 형성방법.
- 제 1 항에 의하여, 상기 제1하드마스크막은 텅스텐을 사용하여 습식으로 제거함에 따라, NH4OH : H2O2 : H2O = 1 : 4 : 20의 비율인 식각 용액을 이용하여 제거하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제 1 항에 의하여, 상기 제1하드마스크막은 텅스텐을 사용하여 건식으로 제거함에 따라, 주 식각가스를 SF6 또는 NF3를 사용하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제 1 항에 의하여, 상기 제1하드마스크막은 루테늄을 사용함에 따라, 주 식각가스를 O2를 사용하여 제거하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
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| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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Payment date: 20110126 Year of fee payment: 6 |
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| LAPS | Lapse due to unpaid annual fee |