KR100885483B1 - 캐패시터 및 그의 제조 방법 - Google Patents

Abstract

본 발명은 하부전극의 높이를 높이고 캐패시턴스 향상을 위해 실린더 외벽을 이용하더라도 하부전극의 쓰러짐을 방지하는데 적합한 반도체 소자의 캐패시터 제조 방법을 제공하기 위한 것으로, 본 발명은 반도체 기판 상부에 층간절연막을 관통하여 매립되는 스토리지노드콘택플러그를 형성하는 단계, 상기 층간절연막 상에 상기 스토리지노드콘택플러그를 노출시키는 콘케이브패턴을 갖는 식각배리어막과 스토리지노드산화막의 적층막을 형성하는 단계, 상기 적층막의 콘케이브패턴 내에 실린더형 하부전극을 형성하는 단계, 상기 스토리지노드산화막을 일부 습식식각하여 상기 하부전극의 외벽의 일부를 노출시키는 단계, 상기 노출된 하부전극의 외벽의 일부 및 상기 하부전극의 내벽에 절연성 스페이서를 형성하는 단계, 상기 절연성 스페이서와 상기 식각배리어막을 식각배리어로 하여 상기 스토리지노드산화막을 제거하는 단계, 및 상기 절연성 스페이서을 포함한 상기 하부전극 상에 유전막과 상부전극을 차례로 형성하는 단계를 포함하므로써, 하부전극이 쓰러지더라도 하부전극의 외벽 모서리 부분에 절연성스페이서가 형성되어 있으므로 하부전극간 숏트를 방지할 수 있다.

캐패시터, 브릿지, 숏트, 절연성 스페이서, 에치백, 외벽, 실린더

Description

캐패시터 및 그의 제조 방법{CAPACITOR AND METHOD FOR FABRICATION OF THE SAME}

도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 캐패시터 제조 방법을 도시한 공정 단면도,

도 1d는 종래 기술에 따른 하부전극의 쓰러짐 현상을 나타낸 도면,

도 2는 본 발명의 실시예에 따른 캐패시터를 도시한 구조 단면도,

도 3a 내지 도 3f는 본 발명의 실시예에 따른 캐패시터의 제조 방법을 도시한 공정 단면도.

* 도면의 주요 부분에 대한 부호의 설명

21 : 반도체 기판 22 : 층간절연막

23 : 스토리지노드콘택플러그 24 : 식각배리어막

25, 25a : 스토리지노드산화막 26 : 콘케이브 패턴

27 : 하부전극 28a, 28b : 질화막스페이서

29 : 유전막 30 : 상부전극

본 발명은 반도체 제조 기술에 관한 것으로, 특히 캐패시터 및 그의 제조 방법에 관한 것이다.

최근에 메모리 소자의 고집적화, 소형화 및 고속화에 따라 캐패시터가 차지하는 면적이 감소하고 있으며, 비록 반도체 소자가 고집적화 및 소형화되더라도 반도체 소자를 구동시키기 위한 캐패시터의 정전 용량은 최소한 확보되어야한다.

캐패시터의 정전 용량을 확보하기 위한 한 방안으로 캐패시터의 하부전극을 실린더(Cyclinder) 구조, 스택(Stack) 구조, 오목(Concave) 구조 등 다양한 구조로 형성하여 제한된 면적 하에서 캐패시터의 하부전극의 유효 표면적을 극대화시키고 있다.

또한, 캐패시터 용량을 확보하기 위해 하부전극의 높이를 증가시키고 있다.

도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 캐패시터 제조 방법을 도시한 공정 단면도이다.

도 1a에 도시된 바와 같이, 트랜지스터 및 비트라인 등의 반도체 회로가 형성된 반도체 기판(11) 상부에 층간절연막(12)을 형성한 후, 층간절연막(12)을 식각하여 반도체 기판(11)의 일부를 노출시키는 스토리지노드콘택홀을 형성한다.

다음에, 스토리지노드콘택홀 내에 매립되어 반도체 기판(11)과 연결되는 스토리지노드 콘택플러그(13)를 형성한 후, 스토리지노드 콘택플러그(13)를 포함한 층간절연막(12) 상에 식각배리어막(etch barrier layer)(14)과 하부전극의 높이를 결정짓는 스토리지노드 산화막(15)을 차례로 증착한다.

다음에, 스토리지노드 산화막(15)과 식각배리어막(14)을 식각하여 하부전극이 형성될 영역, 예컨대 콘케이브(concave) 패턴(16)을 형성한다.

도 1b에 도시된 바와 같이, 콘케이브 패턴(16)을 포함한 전면에 하부전극용 도전막을 증착한 후, 콘케이브 패턴(16)을 채울때까지 하부전극용 도전막 상에 감광막을 도포한다. 다음에, 화학적기계적연마를 통해 콘케이브 패턴(16)을 제외한 부분에 형성된 하부전극용 도전막을 제거하여 콘케이브 패턴(16) 내부에만 잔류하는 실린더구조의 하부전극(17)을 형성한 후, 감광막을 제거한다.

도 1c에 도시된 바와 같이, 스토리지노드 산화막(15)을 습식 딥아웃 공정을 통해 제거한다.

다음에, 실린더 구조의 하부전극(17) 상에 유전막(18)과 상부전극(19)를 차례로 형성하여 캐패시터를 완성한다.

그러나, 상술한 종래기술은, 하부전극(17)의 높이를 높이고, 또한 실린더 구조의 하부전극(17)이 스토리지노드산화막(15)을 제거하기 위한 습식 딥아웃 공정시 똑바로 지지되지 못하여 쓰러지는 현상이 발생한다.

도 1d는 종래 기술에 따른 하부전극의 쓰러짐 현상을 나타낸 도면이다.

도 1d에 도시된 것처럼, 하부전극(17)이 쓰러지면 이웃한 하부전극(17)과 붙는 브릿지(bridge, B)가 초래된다.

만약, 하부전극(17)의 쓰러짐을 방지하기 위해 스토리지노드산화막(15)을 제거하지 않는 콘케이브 구조의 캐패시터를 형성하는 경우에는, 실린더 외벽이 캐패 시턴스 증대 작용을 하지 못하므로 캐패시턴스가 저하되는 문제가 있다.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 안출한 것으로, 하부전극의 높이를 높이고 캐패시턴스 향상을 위해 실린더 외벽을 이용하더라도 하부전극의 쓰러짐을 방지하는데 적합한 캐패시터 및 그의 제조 방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명의 캐패시터의 제조 방법은 반도체 기판 상부에 층간절연막을 관통하여 매립되는 스토리지노드콘택플러그를 형성하는 단계, 상기 층간절연막 상에 상기 스토리지노드콘택플러그를 노출시키는 콘케이브패턴을 갖는 식각배리어막과 스토리지노드산화막의 적층막을 형성하는 단계, 상기 적층막의 콘케이브패턴 내에 실린더형 하부전극을 형성하는 단계, 상기 스토리지노드산화막을 일부 습식식각하여 상기 하부전극의 외벽의 일부를 노출시키는 단계, 상기 노출된 하부전극의 외벽의 일부 및 상기 하부전극의 내벽에 절연성 스페이서를 형성하는 단계, 상기 절연성 스페이서와 상기 식각배리어막을 식각배리어로 하여 상기 스토리지노드산화막을 제거하는 단계, 및 상기 절연성 스페이서을 포함한 상기 하부전극 상에 유전막과 상부전극을 차례로 형성하는 단계를 포함하는 것을 특징으로 한다.

그리고, 본 발명의 캐패시터는 반도체 기판, 상기 반도체 기판 상부의 층간절연막, 상기 층간절연막을 관통하여 상기 반도체 기판과 연결되는 스토리지노드콘택플러그, 상기 스토리지노드콘택플러그 상의 실린더형 하부전극, 상기 하부전극의 내벽에 구비된 제1절연성스페이서, 상기 하부전극의 외벽의 상부 모서리에 구비된 제2절연성스페이서, 상기 제1,2절연성스페이서 및 상기 하부전극을 덮는 유전막, 및 상기 유전막 상의 상부전극을 포함하는 것을 특징으로 한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 2는 본 발명의 실시예에 따른 캐패시터를 도시한 구조 단면도이다.

도 2에 도시된 바와 같이, 반도체 기판(21) 상에 층간절연막(22)이 형성되고, 층간절연막(22)을 관통하여 반도체 기판(21)에 스토리지노드콘택플러그(23)가 연결되며, 스토리지노드콘택플러그(23) 상에 실린더 구조의 하부전극(27)이 형성된다. 여기서, 실린더 구조의 하부전극(27)은 내벽은 물론 외벽이 모두 드러나 있고, 외벽의 하부는 식각배리어막(24)에 의해 지지되고 있다.

그리고, 실린더 구조의 하부전극(27)의 내벽의 측벽의 전영역에는 질화막스페이서(28a)가 형성되고, 실린더 구조의 하부전극(27)의 외벽 상부 모서리에도 질화막스페이서(28b)가 형성되어 있다. 여기서, 질화막스페이서(28a,28b)은 절연성이다.

그리고, 실린더 구조의 하부전극(27) 및 질화막스페이서(28a, 28b) 상에 유 전막(29)과 상부전극(30)이 적층되어 있다.

도 2에 도시된 것처럼, 본 발명의 캐패시터는 그 높이가 매우 높아짐에 따라 제조 공정중에 쓰러지더라도 외벽 모서리에 형성된 질화막스페이서(28b)가 하부전극(27)간 숏트를 방지하는 역할을 한다.

또한, 실린더의 내벽 및 외벽을 모두 사용하므로 캐패시턴스를 증대시킬 수 있다.

도 3a 내지 도 3f는 본 발명의 실시예에 따른 캐패시터의 제조 방법을 도시한 공정 단면도이다.

도 3a에 도시된 바와 같이, 트랜지스터 및 비트라인 등의 반도체 회로가 형성된 반도체 기판(21) 상부에 층간절연막(22)을 형성한 후, 층간절연막(22)을 식각하여 반도체 기판(21)의 일부를 노출시키는 스토리지노드콘택홀을 형성한다.

다음에, 스토리지노드콘택홀 내에 매립되어 반도체 기판(21)과 연결되는 스토리지노드 콘택플러그(23)를 형성한 후, 스토리지노드 콘택플러그(23)를 포함한 층간절연막(22) 상에 식각배리어막(24)과 하부전극의 높이를 결정짓는 스토리지노드 산화막(25)을 차례로 증착한다.

다음에, 스토리지노드 산화막(25)과 식각배리어막(24)을 순차적으로 식각하여 하부전극이 형성될 영역, 예컨대 콘케이브 패턴(26)을 형성한다.

도 3b에 도시된 바와 같이, 콘케이브 패턴(26)을 포함한 전면에 하부전극용 도전막을 증착한 후, 콘케이브 패턴(26)을 채울때까지 하부전극용 도전막 상에 감광막을 도포한다. 다음에, 화학적기계적연마를 통해 콘케이브 패턴(26)을 제외한 부분에 형성된 하부전극용 도전막을 제거하여 콘케이브 패턴(26) 내부에만 잔류하는 실린더구조의 하부전극(27)을 형성한 후, 감광막을 제거한다.

도 3c에 도시된 바와 같이, 스토리지노드 산화막(25)을 BOE(Buffered Oxide Etchant)를 이용하여 1차 습식식각하여 하부전극(27)의 상단보다 아래로 꺼지는 형태의 스토리지노드산화막(25a)을 형성한다. 따라서, 하부전극(27)의 외벽 상부가 드러난다.

이때, 높이가 낮아진 스토리지노드산화막(25a)을 형성하기 위한 1차 습식식각시 후속 질화막스페이서 형성이 가능한 정도의 500Å 정도로 약하게 하며, 이는 캐패시터가 형성되는 셀지역을 제외한 주변지역에서 어택(attack)이 발생하지 않을 정도이다.

도 3d에 도시된 바와 같이, 전면에 질화막을 증착한 후, 에치백하여 하부전극(27)의 내벽에 질화막스페이서(28a)를 형성함과 동시에 하부전극(27)의 드러난 외벽에 질화막스페이서(28b)를 형성한다.

이때, 질화막 스페이서를 형성하기 위한 질화막은 후속 스토리지노드산화막(25a)의 2차 습식식각시 에천트(etchant)가 하부전극의 외벽 바닥으로 침투할 수 있을 정도의 바텀 스페이스(bottom space) 확보가 가능한 두께로 증착한다. 또한, 스토리지노드산화막(25a)의 2차 습식식각시 하부전극(27)이 쓰러져 질화막스페이서(28b)간 숏트가 발생할 때의 어깨 마진(shoulder margin)이 고려된 두께로 증착한다.

그리고, 질화막스페이서(28b)를 형성하기 위한 에치백 공정시에는, 하부전극 의 상부가 손상되는 것을 최소화할 수 있도록 선택비가 높은 레시피를 적용한다.

도 3e에 도시된 바와 같이, 주변지역을 마스킹한 후, 셀지역의 스토리지노드 산화막(25a)을 2차 습식식각하되, 습식 딥아웃 공정을 통해 제거한다. 이때, 질화막스페이서(28a, 28b)와 식각배리어막(24)은 질화막 계열로서 선택비를 가져 식각되지 않고 잔류한다.

한편, 스토리지노드산화막(25a)의 2차 습식식각시 에천트에 의해 하부전극(27)의 쓰러짐 현상이 일어나는 경우, 하부전극(27)의 외벽 상부에 형성된 질화막스페이서(28b)와 인접 셀의 질화막스페이서(28b)가 숏트되지만, 하부전극(27)간 숏트는 일어나지 않는다.

도 3f에 도시된 바와 같이, 스토리지노드산화막(25a) 제거후에 드러난 실린더 구조의 하부전극(27) 상에 유전막(29)과 상부전극(30)을 차례로 형성하여 캐패시터를 완성한다.

도면에 도시되지 않았지만, 본 발명의 캐패시터 제조 방법에서 표면적 증대를 위한 MPS(Meta stable PolySilicon) 기술을 적용하는 경우도 가능한데, MPS 성장은 스토리지노드산화막의 1차 습식식각전에 진행하고, 도전성 부여를 위한 PH₃ 도핑 공정은 스토리지노드산화막의 2차 습식식각후에 진행한다. 이와 같이, 본 발명을 MPS 기술을 적용하는 캐패시터에 적용하는 경우, MPS의 과성장 그레인(overgrowing grain)에 의한 셀간 브릿지의 제어가 가능한 효과를 추가로 얻을 수 있다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상술한 바와 같은 본 발명은 초미세 선폭을 적용하는 소자의 감소된 크기의 캐패시터에서도 원하는 타겟의 캐패시턴스를 확보할 수 있는 효과가 있다.

또한, 스토리지노드산화막의 습식딥아웃 공정을 적용하더라도 하부전극간 브릿지를 방지하여 전기적 특성을 향상시킬 수 있는 효과가 있다.

또한, 하부전극의 쓰러짐 현상을 제어할 수 있으므로 하부전극 높이의 상향 마진을 증가시킬 수 있는 효과가 있다.

Claims (7)

1. 반도체 기판 상부에 층간절연막을 관통하여 매립되는 스토리지노드콘택플러그를 형성하는 단계;

   상기 층간절연막 상에 상기 스토리지노드콘택플러그를 노출시키는 콘케이브패턴을 갖는 식각배리어막과 스토리지노드산화막의 적층막을 형성하는 단계;

   상기 적층막의 콘케이브패턴 내에 실린더형 하부전극을 형성하는 단계;

   상기 스토리지노드산화막을 일부 습식식각하여 상기 하부전극의 외벽의 일부를 노출시키는 단계;

   상기 노출된 하부전극의 외벽의 일부 및 상기 하부전극의 내벽에 절연성 스페이서를 형성하는 단계;

   상기 절연성 스페이서와 상기 식각배리어막을 식각배리어로 하여 상기 스토리지노드산화막을 제거하는 단계; 및

   상기 절연성 스페이서을 포함한 상기 하부전극 상에 유전막과 상부전극을 차례로 형성하는 단계

   를 포함하는 캐패시터의 제조 방법.
2. 제1항에 있어서,

   상기 절연성 스페이서를 형성하는 단계는,

   상기 외벽의 일부가 노출된 하부전극을 포함한 상기 스토리지노드산화막 상에 절연막을 형성하는 단계; 및

   상기 절연막을 에치백하는 단계

   를 포함하는 것을 특징으로 하는 캐패시터의 제조 방법.
3. 제2항에 있어서,

   상기 절연막은 질화막을 포함하는 것을 특징으로 하는 캐패시터의 제조 방법.
4. 제1항에 있어서,

   상기 식각배리어막과 상기 절연성 스페이서는 각각 질화막을 이용하는 것을 특징으로 하는 캐패시터의 제조 방법.
5. 반도체 기판;

   상기 반도체 기판 상부의 층간절연막;

   상기 층간절연막을 관통하여 상기 반도체 기판과 연결되는 스토리지노드콘택플러그;

   상기 스토리지노드콘택플러그 상의 실린더형 하부전극;

   상기 하부전극의 내벽에 구비된 제1절연성스페이서;

   상기 하부전극의 외벽의 상부 모서리에 구비된 제2절연성스페이서;

   상기 제1,2절연성스페이서 및 상기 하부전극을 덮는 유전막; 및

   상기 유전막 상의 상부전극

   을 포함하는 캐패시터.
6. 제5항에 있어서,

   상기 제1절연성스페이서 및 상기 제2절연성스페이서는 질화막인 것을 특징으로 하는 캐패시터.
7. 제5항에 있어서,

   상기 제1절연성스페이서는 상기 하부전극 내벽의 측벽의 전영역에 구비됨을 특징으로 하는 캐패시터.

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