KR100895827B1 - 캐패시터의 플레이트 전극 콘택 형성 방법 - Google Patents

Abstract

본 발명은 캐패시터의 플레이트 전극 콘택 형성 방법에 관해 개시한 것으로서, 셀영역과 주변회로영역이 정의된 반도체기판을 제공하는 단계와, 기판 전면에 캡옥사이드막 및 식각베리어막을 차례로 형성하는 단계와, 식각베리어막 및 캡옥사이드막을 선택 식각하여 셀영역에 스토리지노드 콘택을 형성하는 단계와, 결과물 전면에 스토리지노드 콘택의 측벽을 덮도록 다결정 실리콘막을 형성하는 단계와, 다결정 실리콘막 위에 셀영역은 얇고 주변회로영역은 상대적으로 두꺼운 희생산화막을 형성하는 단계와, 상기 구조 전면에 감광막을 도포하고 나서, 셀영역의 희생산화막이 노출되는 시점까지 상기 감광막을 식각하는 단계와, 잔류된 감광막에 의해 노출된 셀영역의 희생산화막, 실리콘 질화막 및 식각베리어막을 선택 식각하여 캡옥사이드막을 노출시키는 단계와, 주변회로영역의 희생산화막 및 다결정 실리콘막을 선택 식각하여 식각베리어막을 노출시키는 단계와, 잔류된 감광막 및 희생산화막을 제거하여 셀영역에 스토리지노드 전극을 형성하는 단계와, 스토리지노드 전극 구조 위에 유전막 및 플레이트 전극용 다결정 실리콘막을 차례로 형성하는 단계와, 주변회로영역의 플레이트 전극용 다결정 실리콘막, 유전막 및 식각베리어막을 선택 식각하여 캡옥사이드막을 노출시키는 단계와, 상기 구조 전면에 절연막을 형성하는 단계와, 셀영역의 절연막, 플레이트 전극 및 유전막의 일부를 식각하여 제 2콘택을 형성하는 동시에 상기 주변회로영역의 절연막, 캡옥사이드막의 일부를 식각하여 제 3콘택을 형성하는 단계를 포함한다.

Description

캐패시터의 플레이트 전극 콘택 형성 방법{method for forming contact of plate electrodes in capacitor}

도 1a 내지 도 1f는 종래 기술에 따른 캐패시터의 플레이트 전극 콘택 형성 방법을 설명하기 위한 공정단면도.

도 2a 내지 도 2h는 본 발명에 따른 캐패시터의 플레이트 전극 콘택 형성 방법을 설명하기 위한 공정단면도.

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 구체적으로는 캐패시터의 플레이트 전극 콘택 형성 방법에 관한 것이다.

반도체 소자가 고집적화됨에 따라, 셀 캐패시터 용량을 확보하기 위해 셀 캐패시터의 높이(height)는 점점 높아지며, 이 과정에서 캐패시터의 플레이트 콘택을 안정적으로 형성시키는데 어려움이 발생된다.

반도체 소자의 캐패시터의 플레이트 전극에 형성되는 콘택은 주변회로영역의 비트라인에 형성되는 콘택과 동시에 진행된다.

상기 주변회로영역의 비트라인에 형성되는 콘택은 식각 타겟이 매우 큰 반면 에, 캐패시터의 플레이트 전극에 형성되는 콘택은 상대적으로 식각 타겟이 작기 때문에 상기 각각의 콘택을 동시에 식각하는 공정에서 플레이트 전극의 콘택이 과도 식각되는 문제가 있다.

도 1a 내지 도 1f는 종래 기술에 따른 캐패시터의 플레이트 전극 콘택 형성 방법을 설명하기 위한 공정단면도이다.

종래 기술에 따른 캐패시터 플레이트 전극 콘택 형성 방법은, 도 1a에 도시된 바와 같이, 먼저 셀영역(Ⅰ)과 주변회로영역(Ⅱ)이 정의된 반도체기판(1)을 제공한다. 이어, 상기 기판(1) 전면에 금속막(미도시)을 형성한 다음, 상기 금속막을 선택 식각하여 셀영역(Ⅰ)에 비트라인(3) 및 제 1더미 패턴(3a)을 형성하는 동시에 주변회로영역(Ⅱ)에 제 2더미 패턴(3b)을 형성한다. 이때, 셀영역(Ⅰ) 가장자리 부분에 형성된 제 1더미 패턴(3a)은 이 후의 주변회로영역(Ⅱ)의 콘택 형성 공정에서 식각 블로킹막으로서의 역할을 한다.

이어, 상기 기판(1) 전면에 실리콘 질화막(미도시)을 형성한 다음, 상기 실리콘 질화막을 식각하여 상기 비트라인(3) 및 제 1및 제 2더미 패턴(3a, 3b)을 덮는 각각의 절연 스페이서(5)를 형성한다. 그런 다음, 상기 절연 스페이서(5)를 포함한 기판(1) 전면에 제 1층간절연막(7)을 형성한 후, 상기 제 1층간절연막(7)을 선택 식각하여 불순물영역(미도시)을 노출시키는 제 1콘택(8)을 형성한다. 이 후, 상기 제 1콘택(8)을 매립시키는 도전 플러그(9)를 형성한다.

이어, 도 1b에 도시된 바와 같이, 상기 도전 플러그(9)를 포함하는 기판(1) 전면에 캡옥사이드막(11)을 형성하고 나서, 상기 캡옥사이드막(11) 위에 도전 플러그(9) 상부의 캡옥사이드막(11) 부분을 노출시키는 소정 형상의 제 1감광막 패턴(30)을 형성한다. 그런 다음, 상기 제 1감광막 패턴(30)을 마스크로 하고 상기 캡옥사이드막(11)을 식각하여 스토리지노드 콘택(12)를 형성한다.

이 후, 도 1c에 도시된 바와 같이, 상기 제 1감광막 패턴을 제거한다. 이어, 상기 스토리지노드 콘택(12)을 포함한 기판(1) 전면에 스토리지 전극용 다결정 실리콘막(13)을 형성한 다음, 감광막(15)을 전면에 코팅하여 스토리지노드 콘택(12) 내부 공간을 채운다.

그런 다음, 도 1d에 도시된 바와 같이, 상기 스토리지 전극용 다결정 실리콘막이 노출되는 시점까지 감광막을 제거하고 나서, 상기 캡옥사이드막(11) 표면이 노출되는 시점까지 상기 스토리지 전극용 다결정 실리콘막을 식각하여 이웃한 캐패시터를 분리한다. 이때, 스토리지노드 콘택(12) 내부에 잔류된 스토리지 전극용 다결정 실리콘막이 캐패시터의 스토리지노드 전극(S1)이 된다. 이 후, 잔류된 감광막을 제거한다.

이어, 도 1e에 도시된 바와 같이, 상기 스토리지노드 전극(S1) 구조 전면에 유전막(17) 및 플레이트 전극용 다결정 실리콘막(19)을 차례로 형성한 후, 상기 플레이트 전극용 다결정 실리콘막(19) 위에 셀영역(Ⅰ)은 덮고 주변회로영역(Ⅱ)은 노출시키는 제 2감광막 패턴(32)을 형성한다. 그런 다음, 상기 제 2감광막 패턴(32)을 마스크로 하고 상기 유전막(17) 및 플레이트 전극용 다결정 실리콘막(19)을 식각하여 주변회로영역(Ⅱ)의 캡옥사이드막(11) 부분을 노출시킨다.

이 후, 도 1f에 도시된 바와 같이, 제 2감광막 패턴을 제거한다. 이어, 상기 결과물 전면에 제 2층간절연막(21)을 형성한 다음, 제 3감광막 패턴(34)을 형성한다. 상기 제 3감광막 패턴(34)을 마스크로 셀영역(Ⅰ)의 제 2층간절연막(21)과 플레이트 전극용 다결정 실리콘막(19) 및 유전막(17)을 식각하여 제 2콘택(18a)을 형성하는 동시에 주변회로영역(Ⅱ)의 제 2층간절연막(21) 및 캡옥사이드막(11)을 식각하여 제 2더미 패턴(3b)을 노출시키는 제 3콘택(18b)을 형성한다. 이때, 상기 제 2콘택(18a) 형성 시, 제 1더미 패턴(3a)은 식각 블로킹막으로서의 역할을 한다. 이어, 도시되지는 않았으나, 제 3감광막 패턴을 제거한다.

그러나, 종래의 기술에서는 주변회로영역의 더미 패턴을 노출시키는 제 3콘택을 형성하는 과정에서, 과도 식각으로 인해 제 2콘택이 셀영역의 제 1층간절연막이 소정 깊이까지 형성되어 식각 콘트롤이 어려운 문제점이 있었다.

이에 본 발명은 상기 종래의 문제점을 해결하기 위해 안출된 것으로, 캐패시터의 플레이트 전극 콘택 형성 시, 플레이트 전극 하부로 과도 식각되는 것을 방지할 수 있는 캐패시터 플레이트 전극 콘택 형성 방법을 제공함에 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명에 따른 캐패시터의 플레이트 전극 콘택 형성 방법은 셀영역과 주변회로영역이 정의된 반도체기판을 제공하는 단계와, 기판 전면에 캡옥사이드막 및 식각베리어막을 차례로 형성하는 단계와, 식각베리어막 및 캡옥사이드막을 선택 식각하여 셀영역에 스토리지노드 콘택을 형성하는 단계와, 결과물 전면에 스토리지노드 콘택의 측벽을 덮도록 다결정 실리콘막을 형성하는 단계와, 다결정 실리콘막 위에 셀영역은 얇고 주변회로영역은 상대적으로 두꺼운 희생산화막을 형성하는 단계와, 상기 구조 전면에 감광막을 도포하고 나서, 셀영역의 희생산화막이 노출되는 시점까지 상기 감광막을 식각하는 단계와, 잔류된 감광막에 의해 노출된 셀영역의 희생산화막, 실리콘 질화막 및 식각베리어막을 선택 식각하여 캡옥사이드막을 노출시키는 단계와, 주변회로영역의 희생산화막 및 다결정 실리콘막을 선택 식각하여 식각베리어막을 노출시키는 단계와, 잔류된 감광막 및 희생산화막을 제거하여 셀영역에 스토리지노드 전극을 형성하는 단계와, 스토리지노드 전극 구조 위에 유전막 및 플레이트 전극용 다결정 실리콘막을 차례로 형성하는 단계와, 주변회로영역의 플레이트 전극용 다결정 실리콘막, 유전막 및 식각베리어막을 선택 식각하여 캡옥사이드막을 노출시키는 단계와, 상기 구조 전면에 절연막을 형성하는 단계와, 셀영역의 절연막, 플레이트 전극 및 유전막의 일부를 식각하여 제 2콘택을 형성하는 동시에 상기 주변회로영역의 절연막, 캡옥사이드막의 일부를 식각하여 제 3콘택을 형성하는 단계를 포함한 것을 특징으로 한다.

상기 식각베리어막은 실리콘 질화막, 폴리사이드막, 티타늄막 및 질화티타늄막 중 어느 하나를 이용하며, 200∼2000Å 두께로 형성하는 것이 바람직하다.

상기 희생산화막은 PE-TEOS 및 USG 중 어느 하나를 이용하며, 500∼3000Å 두께로 형성하는 것이 바람직하다.

이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.

도 2a 내지 도 2h는 본 발명에 따른 캐패시터의 플레이트 전극 콘택 형성 방법을 설명하기 위한 공정단면도이다.

본 발명에 따른 캐패시터 플레이트 전극 콘택 형성 방법은, 도 2a에 도시된 바와 같이, 먼저 셀영역(Ⅲ)과 주변 회로영역(Ⅳ)이 정의된 반도체기판(100)을 제공한다. 이어, 상기 기판(100)의 셀영역(Ⅲ)에 소정 간격의 비트라인(102)을 형성하는 동시에 주변 회로영역(Ⅳ)에 더미 패턴(102a)을 형성한다.

그런 다음, 상기 기판(100) 전면에 실리콘 질화막(미도시)을 형성한 다음, 상기 실리콘 질화막을 식각하여 상기 비트라인(102) 및 더미 패턴(102a)을 덮는 각각의 절연 스페이서(104)를 형성한다. 이 후, 상기 절연 스페이서(104)를 포함한 기판(100) 전면에 제 1층간절연막(106)을 형성한 다음, 상기 제 1층간절연막(106)을 선택 식각하여 불순물영역(미도시)을 노출시키는 제 1콘택(107)을 형성한다. 이어, 상기 제 1콘택(107)을 매립시키는 도전 플러그(108)를 형성한다.

그런 다음, 상기 도전 플러그(108)를 포함하는 기판(100) 전면에 캡옥사이드막(110) 및 실리콘 질화막(112)을 차례로 형성한 다음, 상기 실리콘 질화막(112) 위에 도전 플러그(108) 상부의 캡옥사이드막(110) 부분을 노출시키는 제 1감광막 패턴(130)을 형성한다. 이때, 상기 실리콘 질화막(112)은 이 후의 스토리지노드 콘택 형성을 위한 식각 공정 시 식각 베리어 역할을 하는 것으로, 폴리사이드(polycide)막, Ti막 또는 TiN막으로 대체할 수도 있다.

이 후, 상기 제 1감광막 패턴(130)을 마스크로 하고 상기 실리콘 질화막(112) 및 캡옥사이드막(110)을 식각하여 셀영역(Ⅲ)에 스토리지노드 콘택(111)를 형성한다.

이어, 상기 제 1감광막 패턴을 제거하고 나서, 도 2b에 도시된 바와 같이, 상기 스토리지노드 콘택(111) 구조 전면에 스토리지노드 전극용 다결정 실리콘막(114) 및 희생산화막(116)을 차례로 형성한다. 이때, 상기 희생산화막(116)으로는 PE-TEOS 또는 USG 계열의 산화막을 사용한다. 상기 PE-TEOS 또는 USG 계열의 산화막은 증착 시 하부의 패턴의 밀도에 따라 증착되는 두께에 차이가 생기는 로딩 효과(loading effect)가 크기 때문에 상기 스토리지노드 콘택(111)이 밀집된 셀영역(Ⅲ) 부분에서는 얇게 증착되고, 상대적으로 스토리지노드 콘택(111) 등의 패턴이 없어 표면이 평평한 셀영역(Ⅲ) 부분 및 주변회로영역(Ⅳ)에서는 두껍게 증착된다.

그런 다음, 상기 희생산화막(116)을 포함한 기판(100) 전면에 제 2감광막(132)을 도포하여 스토리지노드 콘택(111)을 채운다.

이 후, 도 2c에 도시된 바와 같이, 캐패시터의 스토리지노드 콘택(111)이 밀집된 셀영역(Ⅲ) 부분의 상부에 얇게 증착되어 있는 희생산화막(116) 부분만을 제거하는 타겟으로 건식 식각한다. 상기 건식 식각 공정 결과, 상기 스토리지노드 콘택(111)이 밀집된 셀영역(Ⅲ) 부분에서는 제 2감광막(132) 및 얇게 증착되어 있던 희생산화막(116) 부분이 제거되어 다결정 실리콘막(114)이 노출되고, 상대적으로 스토리지노드 콘택(111) 등의 패턴이 없어 표면이 평평한 셀영역(Ⅲ) 부분 및 주변회로영역(Ⅳ)에서는 상대적으로 희생산화막(116)이 두꺼우므로, 제 2감광막(132)이 식각될 뿐 희생산화막(116)은 식각되지 않으며, 그래서, 다결정 실리콘막(114)이 희생산화막(116)에 의해 덮여져 있다.

이어, 도 2d에 도시된 바와 같이, 상기 스토리지노드 콘택(111)이 밀집된 셀영역(Ⅲ) 부분의 노출된 다결정 실리콘막(114) 및 실리콘 질화막(112)을 건식 식각하여 제거해서, 캡옥사이드막(110) 부분을 노출시킨다. 이때, 상대적으로 스토리지노드 콘택(111) 등의 패턴이 없어 표면이 평평한 셀영역(Ⅲ) 부분 및 주변회로영역(Ⅳ)에서는 다결정 실리콘막(114)이 희생산화막(116)에 의해 덮여져 있으므로, 식각 선택비 차이로 인해 다결정 실리콘막(114)과 실리콘 질화막(112)이 식각되지 않고 잔류된다.

그런 다음, 2e에 도시된 바와 같이, 상대적으로 스토리지노드 콘택(111) 등의 패턴이 없어 표면이 평평한 셀영역(Ⅲ) 부분 및 주변회로영역(Ⅳ)에 잔류되어 있는 희생산화막 및 다결정 실리콘막(114)을 차례로 식각하여 실리콘 질화막(112)을 노출시킨다. 이때, 스토리지노드 콘택(111)이 밀집된 셀영역(Ⅲ) 부분은 상기 스토리지노드 콘택(111) 내부가 제 2감광막(132)으로 덮여져 있으므로 식각이 진행되지 않는다.

이 후, 도 2f에 도시된 바와 같이, 상기 셀영역(Ⅲ)의 스토리지노드 콘택(111) 내부에 잔류된 제 2감광막 및 희생산화막 부분을 습식 식각하여 제거한다. 이때, 스토리지노드 콘택(111) 내부에 잔류된 다결정 실리콘막이 캐패시터의 스토리지노드 전극(s2)이 된다.

이어, 도 2g에 도시된 바와 같이, 상기 스토리지노드 전극(s2) 구조 전면 및 실리콘 질화막(112a) 상에 유전막(118) 및 플레이트 전극용 다결정 실리콘막(120)을 차례로 형성한 후, 상기 플레이트 전극용 다결정 실리콘막(120) 위에 셀영역(Ⅲ)은 덮고 주변회로영역(Ⅳ)은 노출시키는 제 3감광막 패턴(134)을 형성한다. 그런 다음, 상기 제 3감광막 패턴(134)을 마스크로 하고 상기 주변회로영역(Ⅳ)의 플레이트 전극용 다결정 실리콘막(120), 유전막(118) 및 실리콘 질화막(112a)을 식각하여 주변회로영역(Ⅳ)의 캡옥사이드막(110) 부분을 노출시킨다. 이때, 도면부호 112a는 식각 공정 후에 잔류된 실리콘 질화막을 나타내며, 셀영역(Ⅲ)에 스토리지노드 전극(s2)과 유전막(118) 및 플레이트 전극용 다결정 실리콘막(120)을 포함하는 캐패시터가 형성된다.

이 후, 도 2h에 도시된 바와 같이, 제 3감광막 패턴을 제거한다. 이어, 상기 결과물 전면에 제 2층간절연막(122)을 형성한 다음, 제 4감광막 패턴(136)을 이용하여 셀영역(Ⅲ)의 제 2층간절연막(122), 플레이트 전극용 다결정 실리콘막(120) 및 유전막(118)을 식각하여 제 2콘택(123a)을 형성하는 동시에 주변회로영역(Ⅳ)의 제 2층간절연막(122), 캡옥사이드막(110) 및 절연 스페이서(104)를 식각하여 더미 패턴(102a)을 노출시키는 제 3콘택(123b)을 형성한다. 이때, 상기 식각 공정에서, 제 2콘택(123a)의 하부에 실리콘 질화막(112a)이 있기 때문에 제 2콘택(123a)이 과도 식각됨을 차단시켜 준다.

이상에서와 같이, 본 발명은 캐패시터의 플레이트 전극 콘택 형성 시, 별도 의 추가적인 마스크 공정없이 PE-TEOS 또는 USG계열의 산화막이 지니고 있는 로딩 효과를 이용하여 플레이트 전극 아래에 식각베리어막을 선택적으로 형성시킴으로써, 콘택이 플레이트 전극 하부로 과도 식각되는 것을 방지할 수 있다.

또한, 본 발명은 과도 식각됨이 없이 플레이트 전극 콘택이 안정적으로 형성되므로,플레이트 전극에 걸리는 저항을 균일하게 제어할 수 있다. 따라서, 반도체 소자 제조 시, 공정의 안정화 및 설계 공간 확보를 통한 생산성 향상 및 수율이 증가되는 이점이 있다.

기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (5)

1. 셀영역과 주변회로영역이 정의된 반도체기판을 제공하는 단계와,

   상기 기판 전면에 캡옥사이드막 및 식각베리어막을 차례로 형성하는 단계와,

   상기 식각베리어막 및 캡옥사이드막을 선택 식각하여 상기 셀영역에 스토리지노드 콘택을 형성하는 단계와,

   상기 결과물 전면에 상기 스토리지노드 콘택의 측벽을 덮도록 다결정 실리콘막을 형성하는 단계와,

   상기 다결정 실리콘막 위에 상기 스토리지 노드 콘택이 밀집된 셀영역 부분은 얇고 상기 스토리지노드 콘택이 없는 셀영역 부분 및 주변회로영역은 상대적으로 두꺼운 희생산화막을 형성하는 단계와,

   상기 구조 전면에 감광막을 도포하고 나서, 상기 스토리지노드 콘택이 밀집된 셀영역 부분의 얇은 희생산화막만을 제거하는 타겟으로 상기 스토리지노드 콘택이 밀집된 셀영역 부분의 감광막 및 희생산화막을 식각하여 다결정 실리콘막을 노출시키는 단계와,

   상기 스토리지노드 콘택이 밀집된 셀영역 부분의 노출된 다결정 실리콘막 및 식각베리어막을 선택 식각하여 캡옥사이드막을 노출시키는 단계와,

   상기 스토리지노드 콘택이 없는 셀영역 부분 및 주변회로영역의 희생산화막 및 다결정 실리콘막을 선택 식각하여 식각베리어막을 노출시키는 단계와,

   상기 스토리지노드 콘택 내부에 잔류된 감광막 및 희생산화막을 제거하여 셀영역에 스토리지노드 전극을 형성하는 단계와,

   상기 스토리지노드 전극 구조 및 식각베리어막 상에 유전막 및 플레이트 전극용 다결정 실리콘막을 차례로 형성하는 단계와,

   상기 주변회로영역의 플레이트 전극용 다결정 실리콘막, 유전막 및 식각베리어막을 선택 식각하여 상기 주변회로영역의 캡옥사이드막을 노출시키는 단계와,

   상기 구조 전면에 절연막을 형성하는 단계와,

   상기 셀영역의 절연막, 플레이트 전극용 다결정 실리콘막 및 유전막을 식각하여 제 2콘택을 형성하는 동시에 상기 주변회로영역의 절연막, 캡옥사이드막을 식각하여 제 3콘택을 형성하는 단계를 포함한 것을 특징으로 하는 캐패시터의 플레이트 전극 콘택 형성 방법.
2. 제 1항에 있어서, 상기 식각베리어막은 실리콘 질화막, 폴리사이드막, 티타늄막 및 질화티타늄막 중 어느 하나를 이용하는 것을 특징으로 하는 캐패시터의 플레이트 전극 콘택 형성 방법.
3. 제 1항에 있어서, 상기 식각베리어막은 200∼2000Å 두께로 형성하는 것을 특징으로 하는 캐패시터의 플레이트 전극 콘택 형성 방법.
4. 제 1항에 있어서, 상기 희생산화막은 PE-TEOS 및 USG 중 어느 하나를 이용하는 것을 특징으로 하는 캐패시터의 플레이트 전극 콘택 형성 방법.
5. 제 1항에 있어서, 상기 희생산화막은 500∼3000Å 두께로 형성하는 것을 특징으로 하는 캐패시터의 플레이트 전극 콘택 형성 방법.

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