KR20040008768A - 반도체소자의 저장전극 형성방법 - Google Patents
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Abstract
본 발명은 반도체소자의 저장전극 형성방법에 관한 것으로,
삼차원적 구조를 갖는 캐패시터를 형성하여 반도체소자의 고집적화에 충분한 정전용량을 확보하는데 있어서, 높은 에스펙트비 ( aspect ratio ) 에 따른 저장전극간의 붙음 ( leaning ) 현상을 방지하기 위하여, 저장전극 측벽에 접속되는 질화막패턴을 희생산화막 상부에 형성하되, 희생산화막을 노출시키고 후속 공정으로 상기 희생산화막을 제거한 다음, 질화막패턴을 제거하여 예정된 크기의 정전용량을 가질 수 있도록 저장전극을 형성함으로써 반도체소자의 수율, 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 기술이다.
Description
본 발명은 반도체소자의 저장전극 형성방법에 관한 것으로, 특히 삼차원적 구조를 갖는 캐패시터를 형성하여 반도체소자의 고집적화에 충분한 정전용량을 확보하는데 있어서, 높은 에스펙트비 ( aspect ratio ) 에 따른 저장전극간의 붙음 ( leaning ) 현상을 방지하여 소자의 특성 및 신뢰성을 향상시킬 수 있는 기술에 관한 것이다.
반도체소자가 고집적화되어 셀 크기가 감소됨에 따라 저장전극의 표면적에 비례하는 정전용량을 충분히 확보하기가 어려워지고 있다.
특히, 단위 셀이 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자는 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게 하면서, 면적을 줄이는 것이 디램 소자의 고집적화에 중요한 요인이 된다.
그래서, ( Eo × Er × A ) / T ( 단, 상기 Eo 는 진공유전율, 상기 Er 은 유전막의 유전율, 상기 A 는 캐패시터의 면적 그리고 상기 T 는 유전막의 두께 ) 로 표시되는 캐패시터의 정전용량을 증가시키기 위하여, 하부전극인 저장전극의 표면적을 증가시켜 캐패시터를 형성하거나, 유전체막의 두께를 감소시켜 캐패시터를 형성하였다.
도 1a 및 도 1b 는 종래기술에 따른 반도체소자의 저장전극 형성방법을 도시한 단면도이다.
도 1a를 참조하면, 반도체기판(11)에 소자분리막(도시안됨)을 형성하여 활성영역(도시안됨)을 정의한다.
이때, 상기 소자분리막은 트렌치 방법을 이용하여 형성한다.
그 다음, 상기 반도체기판(11) 상부에 게이트전극인 워드라인(도시안됨), 비트라인(도시안됨) 및 저장전극 콘택플러그(도시안됨)가 형성된 하부절연층을 형성한다.
이때, 상기 하부절연층은 비.피.에스.지. ( boro phospho silicate glass, 이하에서 BPSG 라 함 ) 와 같이 유동성이 우수한 절연물질로 형성한다.
그 다음, 상기 하부절연층 상부에 희생산화막(13)을 증착한다. 이때, 상기 희생산화막(13)은 USG, PSG 또는 BPSG 와 같이 유동성이 우수한 절연산화물질로 형성한다.
그리고, 저장전극 마스크(도시안됨)를 이용한 사진식각공정으로 상기 저장전극 콘택플러그가 노출되는 저장전극 영역을 식각한다.
그 다음, 상기 저장전극 영역을 포함한 전체표면상부에 저장전극용 도전층을 증착하고 상기 저장전극 영역을 포함한 전체표면상부에 감광막을 도포하고 이를 평탄화식각하여 상기 저장전극 영역 표면에 상기 저장전극 콘택플러그과 접속되는 콘케이브형 ( concave type ) 저장전극(15)을 형성한다.
도 1b를 참조하면, 상기 희생산화막(13)을 습식 방법으로 제거하여 상기 반도체기판(11)에 접속되는 저장전극(15)을 형성한다.
그러나, 높은 에스펙트비로 인하여 상기 저장전극(15)이 쓰러져 이웃하는 저장전극(15)과 붙는 리닝 ( leaning ) 현상이 유발된다.
도 2 는 상기 도 1b 에 의한 리닝 현상을 개략적으로 단순화시켜 도시한 평면도로서, 점선으로 표기된 부분의 저장전극(15)이 붙어있음을 도시한다.
상기한 바와 같이 종래기술에 따른 반도체소자의 저장전극 형성방법은, 저장전극의 높은 에스펙트비로 인하여 희생산화막의 제거 공정시 이웃하는 저장전극과붙는 리닝 ( leaning ) 현상이 유발되어 소자의 수율, 특성 및 신뢰성을 저하시키고 그에 따른 반도체소자의 고집적화를 어렵게 하는 문제점이 있다.
본 발명은 상기한 종래기술에 따른 문제점을 해결하기 위하여, 질화막을 이용하여 희생산화막의 제거 공정시 저장전극 간의 붙음 ( leaning ) 현상이 유발되는 것을 방지하여 반도체소자의 수율, 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 반도체소자의 저장전극 형성방법을 제공하는데 그 목적이 있다.
도 1a 및 도 1b 는 종래기술에 따른 반도체소자의 저장전극 형성방법을 도시한 단면도.
도 2 는 종래기술에 따라 형성된 저장전극을 개략적으로 도시한 평면도.
도 3a 및 3b 는 본 발명의 실시예에 반도체소자의 저장전극 형성방법을 도시한 단면도.
도 4 는 본 발명에 따라 형성된 저장전극을 개략적으로 도시한 평면도.
< 도면의 주요부분에 대한 부호의 설명 >
11,21 : 반도체기판13,33 : 희생산화막
15,27 : 저장전극25 : 마스크 질화막
29 : 감광막패턴
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 저장전극 형성방법은,
저장전극 콘택플러그가 구비되는 하부절연층을 반도체기판 상부에 형성하고 그 상부에 희생산화막을 형성하는 공정과,
상기 희생산화막 상부에 질화막을 형성하는 공정과,
저장전극 마스크를 이용한 사진식각공정으로 상기 질화막 및 희생산화막을 식각하여 상기 저장전극 콘택플러그를 노출시키는 저장전극 영역을 형성하는 공정과,
상기 저장전극 영역을 포함한 전체표면상부에 저장전극용 도전층을 형성하고 평탄화식각공정으로 상기 저장전극 영역 표면에만 상기 저장전극용 도전층을 남기는 공정과,
상기 저장전극 영역 사이에 희생산화막 상부에 형성된 질화막을 패터닝하여 상기 희생산화막을 노출시키는 공정과,
상기 희생산화막을 식각하고 상기 질화막을 건식 방법으로 제거하여 저장전극을 형성하는 공정을 포함하는 것과,
상기 평탄화 식각공정은 CMP 공정이나 에치백공정으로 실시하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 3a 및 도 3b 는 본 발명의 실시예에 따른 반도체소자의 저장전극 형성방법을 도시한 단면도이다.
도 3a를 참조하면, 반도체기판(21)에 소자분리막(도시안됨)을 형성하여 활성영역(도시안됨)을 정의한다.
이때, 상기 소자분리막은 트렌치 방법을 이용하여 형성한다.
그 다음, 상기 반도체기판(21) 상부에 게이트전극인 워드라인(도시안됨), 비트라인(도시안됨) 및 저장전극 콘택플러그(도시안됨)가 형성된 하부절연층을 형성한다.
이때, 상기 하부절연층은 비.피.에스.지. ( boro phospho silicate glass, 이하에서 BPSG 라 함 ) 와 같이 유동성이 우수한 절연물질로 형성한다.
그 다음, 상기 하부절연층 상부에 희생산화막(23) 및 질화막(25)의 적층구조를 형성한다.
이때, 상기 희생산화막(23)은 USG, PSG 또는 BPSG 와 같이 유동성이 우수한절연 산화 물질로 형성한다.
그 다음, 저장전극 마스크(도시안됨)를 이용한 사진식각공정으로 상기 저장전극 콘택플러그가 노출되는 저장전극 영역을 식각한다.
그 다음, 상기 저장전극 영역을 포함한 전체표면상부에 저장전극용 도전층을 증착하고 상기 저장전극 영역을 포함한 전체표면상부에 감광막을 도포하고 이를 평탄화식각하여 상기 저장전극 영역 표면에 상기 저장전극 콘택플러그과 접속되는 콘케이브형 ( concave type ) 저장전극(27)을 형성한다.
이때, 상기 평탄화식각공정은 상기 질화막(25)과 저장전극용 도전층과의 식각선택비 차이를 이용하여 실시하되, CMP 공정이나 에치백으로 실시한 것이다.
그 다음, 전체표면상부에 감광막패턴(29)을 형성한다.
이때, 상기 감광막패턴(29)은 이웃하는 저장전극 상부에는 형성되지 않도록 패터닝되지 않도록 형성하되, 이웃하는 저장전극의 측벽과 일정거리 이격되어 구비되도록 형성한 것이다.
그 다음, 상기 감광막패턴을 마스크로 하여 상기 질화막(25)을 식각하여 질화막(25)패턴을 형성한다.
도 3b를 참조하면, 상기 저장전극(27) 사이로 노출된 희생산화막(23)을 모두 제거한다.
그리고, 상기 감광막패턴(29)을 제거하고 상기 질화막(25)을 건식 방법으로 제거하여 저장전극(27)을 완성한다.
도 4 는 상기 도 3a 에 의한 리닝 ( leaning ) 현상이 유발되지 않도록 본발명에 따라 발명된 질화막(25)과 저장전극(27)이 개략적으로 단순화시켜 도시한 평면도이다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 저장전극 형성방법은, 희생산화막의 제거 공정시 높은 에스펙트비를 갖는 저장전극이 무너지는 현상을 방지하기 위하여 질화막을 희생산화막 상부에 형성함으로써 반도체소자의 수율, 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 효과를 제공한다.
Claims (2)
- 저장전극 콘택플러그가 구비되는 하부절연층을 반도체기판 상부에 형성하고 그 상부에 희생산화막을 형성하는 공정과,상기 희생산화막 상부에 질화막을 형성하는 공정과,저장전극 마스크를 이용한 사진식각공정으로 상기 질화막 및 희생산화막을 식각하여 상기 저장전극 콘택플러그를 노출시키는 저장전극 영역을 형성하는 공정과,상기 저장전극 영역을 포함한 전체표면상부에 저장전극용 도전층을 형성하고 평탄화식각공정으로 상기 저장전극 영역 표면에만 상기 저장전극용 도전층을 남기는 공정과,상기 저장전극 영역 사이에 희생산화막 상부에 형성된 질화막을 패터닝하여 상기 희생산화막을 노출시키는 공정과,상기 희생산화막을 식각하고 상기 질화막을 건식 방법으로 제거하여 저장전극을 형성하는 공정을 포함하는 반도체소자의 저장전극 형성방법.
- 제 1 항에 있어서,상기 평탄화 식각공정은 CMP 공정이나 에치백공정으로 실시하는 것을 특징으로 하는 반도체소자의 저장전극 형성방법.
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2002
- 2002-07-19 KR KR1020020042457A patent/KR20040008768A/ko not_active Application Discontinuation
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| KR100949898B1 (ko) * | 2007-03-23 | 2010-03-25 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
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