KR20030033249A - 반도체소자의 캐패시터 형성방법 - Google Patents

Abstract

본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, 반도체소자의 정전용량을 증가시키기 위하여, 반도체기판 상부에 저장전극 콘택홀이 구비되는 층간절연막을 형성하고, 상기 저장전극 콘택홀을 매립하는 도전층을 형성한 다음, 상기 도전층 상부에 소정 두께의 감광막을 도포한 후 노광 및 현상공정을 실시하여 상기 도전층 상부에 감광막이 불규칙적으로 잔류하는 스컴(scum)을 형성한 다음, 상기 스컴이 완전히 제거될 때까지 건식식각공정을 실시하여 상기 도전층 표면에 요철을 형성함으로써 캐패시터의 폭 및 높이를 증가시키지 않고도 표면적을 증가시킬 수 있으므로 캐패시터의 정전용량을 증가시키고 그에 따른 소자의 고집적화를 유리하게 하는 기술이다.

Description

반도체소자의 캐패시터 형성방법{Forming method for capacitor of semiconductor device}

본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, 보다 상세하게 스컴을 이용하여 저장전극의 표면에 요철을 형성함으로써 표면적이 증가된 캐패시터를 형성하는 방법에 관한 것이다.

최근 반도체소자의 고집적화 추세에 따라 셀 크기가 감소되어 충분한 정전용량을 갖는 캐패시터를 형성하기가 어려워지고 있으며, 특히 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자는 반도체기판 상에 세로 및 가로 방향으로 워드선들과 비트선들이 직교배치되어 있으며, 두개의 게이트에 걸쳐 캐패시터가 형성되어 있고, 상기 캐패시터의 중앙에 콘택홀이 형성되어 있다.

이때, 상기 캐패시터는 주로 다결정실리콘을 전극물질로 사용하고, 산화막, 질화막 또는 그 적층막인 오.엔.오.(oxide-nitride-oxide)막을 유전체로 사용하고 있다. 그리고, 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게 하면서, 면적을 줄이는 것이 디램 소자의 고집적화에 중요한 요인이 된다.

따라서, C=(ε0 × εr × A) / T (여기서, ε0 은 진공 유전율(permittivity of vacuum), εr 은 유전막의 유전상수(dielectric constant), A 는 캐패시터의 표면적, T 는 유전막의 두께) 로 표시되는 캐패시터의 정전용량(C)을 증가시키기 위하여 유전상수가 높은 물질을 유전막으로 사용하거나, 유전막을 얇게 형성하거나 또는 캐패시터의 표면적을 증가시키는 등의 방법이 있다.

이하, 첨부된 도면을 참고로 하여 종래기술에 따른 반도체소자의 캐패시터 형성방법에 대하여 설명한다.

도 1a 내지 도 1h 는 종래기술에 따른 반도체소자의 캐패시터 형성방법을 도시한 공정 단면도이다.

먼저,반도체기판(10)에 활성영역을 정의하는 소자분리절연막(11)을 형성한다.

다음, 상기 반도체기판(10) 상부에 워드라인(12) 및 비트라인(13)을 형성하고, 전체표면 상부에 층간절연막(14)을 형성한다.

그 다음, 저장전극 콘택 마스크를 이용한 사진식각공정으로 상기 층간절연막(14)을 식각하여 저장전극 콘택홀(15)을 형성한다.

다음, 상기 저장전극 콘택홀(15)의 측벽에 절연막 스페이서(16)를 형성한다. (도 1a 참조)

그 다음, 전체표면 상부에 제1도전층(17)을 형성한다. 이때, 상기 제1도전층(17)은 다결정실리콘층을 사용하여 상기 저장전극 콘택홀(15)이 완전히 매립되도록 형성된다.

다음, 상기 제1도전층(17) 상부에 코아절연막(19)을 형성한다. (도 1b 참조)

그 다음, 상기 코아절연막(19) 상부에 저장전극으로 예정되는 부분을 보호하는 감광막패턴(21)을 형성한다. (도 1c 참조)

다음, 상기 감광막패턴(21)을 식각마스크로 사용하여 상기 코아절연막(19) 및 제1도전층(17)을 식각하여 코아절연막패턴(20) 및 제1도전층패턴(17)을 형성한다.

그 다음, 상기 감광막패턴(21)을 제거한다. (도 1d 참조)

다음, 상기 전체표면 상부에 제2도전층(22)을 소정 두께 형성한다. 이때, 상기 제2도전층(22)은 다결정실리콘층으로 형성된다. (도 1e 참조)

그 다음, 상기 제2도전층(22)을 전면식각하여 상기 코아절연막패턴(20) 및 제1도전층패턴(18)의 측벽에 제2도전층스페이서(23)를 형성함으로써 제1도전층패턴(18)과 제2도전층스페이서(23)로 구성되는 실린더형 저장전극을 형성한다. (도 1f 참조)

다음, 상기 코아절연막패턴(20)을 습식식각방법에 의해 제거한다. (도 1g 참조)

그 다음, 전체표면 상부에 유전체막(24) 및 플레이트전극용 도전층(25)을 형성한다. (도 1h 참조)

그 후, 플레이트전극 마스크를 이용한 사진식각공정으로 상기 플레이트전극용 도전층(25) 및 유전체막(24)을 식각하여 플레이트전극 및 유전체막패턴을 형성한다.

상기와 같이 종래기술에 따른 반도체소자의 캐패시터 형성방법은, 반도체소자가 고집적화되어 감에 따라 고용량의 캐패시터가 요구되고 있지만 저장전극의 높이 및 폭을 증가시키는데 한계가 있기 때문에 대용량의 정전용량을 갖는 캐패시터를 형성하기 어려운 문제점이 있다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 저장전극으로 사용되는 도전층 상부에 감광막을 도포하고, 노광 및 현상공정을 실시하여 스컴을 형성한 다음, 상기 스컴이 제거될 때까지 전면식각공정을 실시하여 상기 도전층에 요철을 형성함으로써 저장전극의 높이를 증가시키지 않고도 저장전극의 표면적을 증가시킬 수 있는 반도체소자의 캐패시터의 형성방법을 제공하는데 그 목적이 있다.

도 1a 내지 도 1h 는 종래기술에 따른 반도체소자의 캐패시터 형성방법을 도시한 공정 단면도.

도 2a 및 도 2k 는 본 발명에 따른 반도체소자의 캐패시터 형성방법을 도시한 공정 단면도.

< 도면의 주요부분에 대한 부호의 설명 >

10, 30 : 반도체기판 11, 31 : 소자분리절연막

12, 32 : 워드라인 13, 33 : 비트라인

14, 34 : 층간절연막 15, 35 : 저장전극 콘택홀

16, 36 : 절연막 스페이서 17, 37 : 제1도전층

18, 38 : 제1도전층패턴 19, 40 : 코아절연막

20, 41 : 코아절연막패턴 21, 42 : 감광막패턴

22, 43 : 제2도전층 23, 44 : 제2도전층 스페이서

24, 45 : 유전체막 25, 46 : 플레이트전극용 도전층

39 : 스컴(scum)

이상의 목적을 달성하기 위하여 본 발명에 따른 반도체소자의 캐패시터의 형성방법은,

반도체기판에 접속되는 제1도전층 상부에 감광막을 형성하는 공정과,

상기 감광막을 전면노광 및 현상하여 제거하되, 상기 제1도전층 상부에 스컴을 형성하는 공정과,

상기 스컴을 건식방법으로 제거하며 상기 제1도전층 표면에 요철을 형성하는 공정과,

상기 제1도전층 상부에 코아절연막을 형성하는 공정과,

저장전극 마스크를 이용한 사진식각공정으로 상기 코아절연막과 제1도전층을 식각하여 코아절연막패턴과 제1도전층패턴을 형성하는 공정과,

상기 코아절연막패턴 및 제1도전층패턴의 측벽에 제2도전층 스페이서를 형성하는 공정과,

상기 코아절연막패턴을 제거하여 제1도전층패턴과 제2도전층 스페이서로 구성되는 실린더형 저장전극을 형성하는 공정을 포함하는 것을 제1특징으로 한다.

또한, 이상의 목적을 달성하기 위하여 본 발명에 따른 반도체소자의 캐패시터의 형성방법은,

반도체기판에 접속되는 제1도전층을 형성하는 공정과,

상기 제1도전층을 건식식각으로 제거하며 상기 제1도전층 표면에 요철을 형성하는 공정과,

상기 제1도전층 상부에 코아절연막을 형성하는 공정과,

저장전극 마스크를 이용한 사진식각공정으로 상기 코아절연막과 제1도전층을 식각하여 코아절연막패턴과 제1도전층패턴을 형성하는 공정과,

상기 코아절연막패턴 및 제1도전층패턴의 측벽에 제2도전층 스페이서를 형성하는 공정과,

상기 코아절연막패턴을 제거하여 제1도전층패턴과 제2도전층 스페이서로 구성되는 실린더형 저장전극을 형성하는 공정을 포함하는 것을 제2특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.

도 2a 내지 도 2k 는 본 발명에 따른 반도체소자의 캐패시터 형성방법을 도시한 공정 단면도이다.

먼저, 반도체기판(30)에 활성영역을 정의하는 소자분리절연막(31)을 형성한다.

다음, 상기 반도체기판(30) 상부에 워드라인(32) 및 비트라인(33)을 형성하고, 전체표면 상부에 층간절연막(34)을 형성한다.

그 다음, 저장전극 콘택 마스크를 이용한 사진식각공정으로 상기층간절연막(34)을 식각하여 저장전극 콘택홀(35)을 형성한다.

다음, 상기 저장전극 콘택홀(35)의 측벽에 절연막 스페이서(36)를 형성한다. (도 3a 참조)

그 다음, 전체표면 상부에 제1도전층(37)을 형성한다. 이때, 상기 제1도전층(37)은 다결정실리콘층으로 형성된다. (도 3b 참조)

다음, 상기 제1도전층(37) 상부에 소정 두께의 감광막(도시안됨)을 도포한다.

그 다음, 노광 및 현상공정을 실시하여 상기 제1도전층(37) 상부에 상기 감광막이 불규칙적으로 남는 스컴(39)을 형성한다. 이때, 상기 노광 및 현상공정은 상기 감광막이 완전히 제거되지 않는 조건으로 실시되며, 상기 노광 및 현상공정의 조건은 상기 감광막의 종류, 두께, 노광장비 및 현상액(developer)의 조건에 따라 달라질 수 있다. (도 2c 참조)

다음, 상기 스컴(39)이 완전히 제거될 때까지 전면적으로 건식식각공정을 실시하여 상기 제1도전층(37) 표면에 요철을 형성시킨다. 이때, 상기 건식식각공정은 Ar과 Cl₂를 활성화시킨 플라즈마를 이용하여 실시된다. 상기 Ar과 Cl₂를 활성화시킨 플라즈마에서 Ar의 비율이 증가할수록 상기 스컴(39)에 대한 제1도전층(37)의 식각선택비가 같아지고, Cl₂의 비율은 상기 스컴(39)에 대한 제1도전층(37)의 식각선택비에 대하여 비례한다. (도 2d 참조)

그 다음, 상기 제1도전층(37) 상부에 코아절연막(40)을 형성한다. (도 2e 참조)

다음, 상기 코아절연막(40) 상부에 저장전극으로 예정되는 부분을 보호하는 감광막패턴(42)을 형성한다. (도 2f 참조)

그 다음, 상기 감광막패턴(42)을 식각마스크로 상기 코아절연막(40) 및 제1도전층(37)을 식각하여 코아절연막패턴(40)과 제1도전층패턴(38)을 형성한다.

다음, 상기 감광막패턴(42)을 제거한다. (도 2g 참조)

그 다음, 전체표면 상부에 제2도전층(43)을 형성한다. 이때, 상기 제2도전층(43)은 다결정실리콘층으로 형성된다. (도 2h 참조)

다음, 상기 제2도전층(43)을 전면식각하여 상기 코아절연막패턴(41) 및 제1도전층패턴(38)의 측벽에 제2도전층 스페이서(44)를 형성한다. (도 2i 참조)

그 다음, 상기 코아절연막패턴(41)을 습식식각공정으로 제거한다. (도 2j 참조)

다음, 전체표면 상부에 유전체막(45) 및 플레이트전극용 도전층(46)을 형성한다. (도 2k 참조)

그 후, 플레이트전극용 마스크를 이용한 사진식각공정으로 상기 플레이트전극용 도전층(46) 및 유전체막(45)을 식각하여 플레이트전극 및 유전체막패턴을 형성한다.

또 다른 실시예로서 스컴을 이용하지 않고, Ar과 Cl₂를 활성화시킨 플라즈마를 이용한 건식식각공정으로 제1도전층의 표면을 일부 식각하여 요철을 형성함으로써 저장전극의 표면적을 증가시키는 방법이 있다.

이러한 경우 초기 식각공정에서 피식각층의 표면이 매끄럽게 식각되지 않고, 요철이 형성되는 원리를 이용한 것이다.

이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 캐패시터 형성방법은, 반도체기판 상부에 저장전극 콘택홀이 구비되는 층간절연막을 형성하고, 상기 저장전극 콘택홀을 매립하는 도전층을 형성한 다음, 상기 도전층 상부에 소정 두께의 감광막을 도포한 후 노광 및 현상공정을 실시하여 상기 도전층 상부에 감광막이 불규칙적으로 잔류하는 스컴을 형성한 다음, 상기 스컴이 완전히 제거될 때까지 건식식각공정을 실시하여 상기 도전층 표면에 요철을 형성함으로써 캐패시터의 폭 및 높이를 증가시키지 않고도 표면적을 증가시킬 수 있으므로 캐패시터의 정전용량을 증가시키고 그에 따른 소자의 고집적화를 유리하게 하는 이점이 있다.

Claims (6)

1. 반도체기판에 접속되는 제1도전층 상부에 감광막을 형성하는 공정과,

   상기 감광막을 전면노광 및 현상하여 제거하되, 상기 제1도전층 상부에 스컴을 형성하는 공정과,

   상기 스컴을 건식방법으로 제거함으로써 상기 제1도전층 표면에 요철을 형성하는 공정과,

   상기 제1도전층 상부에 코아절연막을 형성하는 공정과,

   저장전극 마스크를 이용한 사진식각공정으로 상기 코아절연막과 제1도전층을 식각하여 코아절연막패턴과 제1도전층패턴을 형성하는 공정과,

   상기 코아절연막패턴 및 제1도전층패턴의 측벽에 제2도전층 스페이서를 형성하는 공정과,

   상기 코아절연막패턴을 제거하여 제1도전층패턴과 제2도전층 스페이서로 구성되는 실린더형 저장전극을 형성하는 공정포함하는 반도체소자의 캐패시터 형성방법.
2. 제 1 항에 있어서,

   상기 스컴의 제거공정은 Ar 과 Cl₂를 활성화시킨 플라즈마를 이용하여 실시되는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
3. 제 2 항에 있어서,

   상기 Ar과 Cl₂를 활성화시킨 플라즈마에서 Ar의 비율이 증가할수록 상기 스컴에 대한 제1도전층의 식각선택비가 같아지는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
4. 제 2 항에 있어서,

   상기 Ar과 Cl₂를 활성화시킨 플라즈마에서 Cl₂의 비율에 상기 스컴에 대한 제1도전층의 식각선택비 차이가 비례하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
5. 반도체기판에 접속되는 제1도전층을 형성하는 공정과,

   상기 제1도전층을 건식식각으로 제거하며 상기 제1도전층 표면에 요철을 형성하는 공정과,

   상기 제1도전층 상부에 코아절연막을 형성하는 공정과,

   저장전극 마스크를 이용한 사진식각공정으로 상기 코아절연막과 제1도전층을 식각하여 코아절연막패턴과 제1도전층패턴을 형성하는 공정과,

   상기 코아절연막패턴 및 제1도전층패턴의 측벽에 제2도전층 스페이서를 형성하는 공정과,

   상기 코아절연막패턴을 제거하여 제1도전층패턴과 제2도전층 스페이서로 구성되는 실린더형 저장전극을 형성하는 공정포함하는 반도체소자의 캐패시터 형성방법.
6. 제 5 항에 있어서,

   상기 건식식각공정은 Ar과 Cl₂를 활성화시킨 플라즈마를 이용하여 전면식각하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.