KR0154154B1 - 반도체소자의 저장전극 형성방법 - Google Patents

Abstract

본 발명은 반도체소자의 저장전극 형성방법에 관한 것으로, 반도체소자가 고집적화됨에 따라 소자의 크기는 작아지고 더욱 많은 정전용량을 요구하게 되었으나 종래기술에서는 정전용량의 문제 외에 많은 한계를 갖게 하였다. 따라서, 본 발명은 종래의 마스크 오버랩 마진을 이용하고, 하부층을 평탄화시켜 안정된 식각공정을 가능하게 하고, 감광막으로 형성한 마스크를 교대로 사용하는 작업과 등방성 건식식각을 실시하여 디자인룰 상의 한계를 극복하고 비등방성 건식식각을 이용하여 표면적이 증가된 다중실린더 구조의 저장전극을 형성함으로써 반도체소자의 생산성 및 신뢰성을 향상시키며 반도체소자의 고집적화를 가능하게 하는 기술이다.

Description

반도체소자의 저장전극 형성방법

제1도 내지 제6도는 본 발명의 실시예에 의한 반도체소자의 저장전극 형성공정을 도시한 단면도.

* 도면의 주요부분에 대한 부호의 설명

1 : 반도체기판 3 : 하부절연층

5 : 제1절연막 7 : 제1도전체

9 : 제2절연막 9' : 제2절연막패턴

11 : 제2도전체 11' : 제2도전체패턴

13 : 제1감광막패턴 15 : 제3절연막

15' : 제3절연막 17 : 제3도전체

17' : 제3도전체패턴 19 : 제2감광막패턴

21 : 제3감광막패턴 23 : 제4도전체

25 : 제4도전체 스페이서 30 : 콘택홀

본 발명은 반도체소자의 저장전극 형성방법에 관한 것으로, 특히 종래의 마스크 오버랩 마진을 이용하고 감광막 처리공정을 반복하며 등방성 건식식각 특성을 이용하여 다중실린더형 저장전극을 형성하는 기술이다.

최근 반도체소자 특히 디램의 고집적화 추세에 따라 셀의 크기가 감소되어 충분한 정전용량을 갖는 캐패시터를 형성하기가 어려워지고 있다.

특히, 하나의 모스펫(MOSFET)과 캐패시터로 구성되는 디램 소자는 반도체기판 상에 세로 및 가로 방향으로 일정간격을 유지하여 워드선인 게이트들과 금속배선인 비트선들이 직교 배치되어 있으며, 두개의 게이트에 걸쳐 캐패시터가 형성되어 있고, 상기 캐패시터의 중앙에 콘택홀이 형성되어 있다.

이때, 상기 캐패시터는 주로 다결정실리콘을 도전체로 하여 산화막, 질화막 또는 그 적층막인 오.엔.오(ONO: Oxide Nitride Oxide)막을 유전체로 사용하고 있는데, 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게하면서, 면적을 줄이는 것이 디램소자의 고집적화에 중요한 요인이 된다.

따라서, C=(ε_oX ε_rX A) / T (여기서, ε_o는 진공유전율(permitivity), ε_r은 유전막의 유전상수(dielectric constant), A는 캐패시터의 면적 그리고 T는 유전막의 두께)로 표시되며 캐패시터의 정전용량(C)을 증가시키기 위하여 유전상수가 높은 물질을 유전체로 사용하거나, 유전막을 얇게 형성하거나 또는 캐패시터의 표면적을 증가시키는 등의 방법에 있다. 그러나, 이러한 방법들은 모두 각각의 문제점을 가지고 있다.

즉, 높은 유전상수를 갖는 유전물질, 예를 들어 Ta₂O₅, TiO₂, PbTiO₃또는 SiTiO₃등이 연구되고 있으나, 이러한 물질들의 유전 파괴전압등과 같은 신뢰도 및 박막특성등이 확실하게 확인되어 있지 않아 실제소자에 적용하기가 어렵고, 유전막 두께를 감소시키는 것은 소자 동작시 유전막이 파괴되어 캐패시터의 신뢰도에 심각한 영향을 준다.

또한 캐패시터의 표면적을 증가시키기 위해서는 저장전극의 표면적을 증가시켜야 하는데, 이때 저장전극의 표면적을 증가시키기 위해서, 다결정실리콘의 다층으로 형성하고 이들을 관통하여 서로 연결시키는 핀(Fin) 구조나, 원통형 또는 사각틀체 형상의 실린더 구조로 형성하거나, 다결정실리콘의 그레인을 이용하는 에이취.에스.지(HSG: HemiSpherical Grain poly silicon, 이하에서 HSG라 함) 공정을 사용하기도 한다.

그러나, 상기 핀형구조의 저장전극은 그로벌단차가 크다는 단점이 있고, 상기 HSG를 이용한 저장전극은 HSG형성과 관련된 재현성 특성이 문제가 될 수 있고 공정이 어려운 것에 비해 충분한 용량의 저장전극 제조가 불확실하다는 문제점이 있다. 그리고, 종래의 상기 실린더형 저장전극은 제조공정이 단순하지만 충분한 용량확보가 어렵고, 다중 실린더형 저장전극은 식각공정중 과식각 마진이 부족하기 때문에 양호한 프로파일을 얻기가 힘들기 때문에 안정된 캐패시터 용량 확보가 어렵다. 또한, 상기 단일 실린더형 또는 다중실린더형 저장전극은 하부층의 평탄화정도에 따라 식각공정중 식각대상박막의 마진이 결정되고, 이와 같은 식각공정의 특성때문에 안정적인 식각공정 수행이 어렵다.

따라서, 본 발명은 종래기술의 문제점을 해결하기 위하여, 종래의 마스크 오버랩 마진을 이요하여 저장전극을 형성하고 하부층을 평탄화시켜 안정된 식각공정을 가능하게 하고, 필요로하는 크기의 실린더 폭을 갖는 감광막 마스크의 교대작업과 등방성 건식식각을 실시함으로써 디자인룰(design rule) 상의 한계를 극복하고, 비등방성 건식식각을 이용하여 다중실린더형 구조를 갖는 반도체소자의 저장전극 형성방법을 제공하는데 있다.

이상의 목적을 달성하기 위한 본 발명의 특징은, 반도체 소자의 저장전극 형성방법에 있어서, 하부절연층, 제1절연막이 형성된 반도체기판에 콘택홀을 형성하는 공정과, 상기 콘택홀을 매립하는 제1도전체를 형성하는 공정과, 상기 제1도전체를 공정마진을 갖는 저장전극 마스크를 이용하여 패터닝하는 공정과, 전체표면상부에 제2절연막을 형성하고, 그 상부에 제2도전체를 형성하는 공정과, 상기 제2도전체 상부에 비트라인 마스크를 이용하여 제1감광막패턴을 형성하는 공정과, 상기 제1감광막패턴을 마스크로 하여 상기 제2도전체를 등방성 건식식각함으로써 제2도전체패턴을 형성하는 공정과, 상기 제2감광막패턴을 제거하고, 전체표면상부에 제3절연막과 제3도전체를 형성하는 공정과, 상기 제3도전체 상부에 상기 제1감광막패턴과 반대의 상을 갖는 제2감광막패턴을 형성하는 공정과, 상기 제2감광막패턴을 마스크로 하여 상기 제3도전체를 등방성 건식식각함으로써 제3도전체패턴을 형성하는 공정과, 전체표면상부에 저장전극마스크를 이용하여 제3감광막패턴을 형성하는 공정과, 상기 제3감광막패턴을 마스크로 하여 상기 제2절연막의 일정두께까지 부분식각하는 공정과, 상기 제1,2,3도전체, 제1절연막과 제2,3절연막간의 식각선택비 차이를 이용한 전면식각공정을 실시하되, 상기 제3도전체패턴을 마스크로 하고 상기 제2도전체패턴을 마스크 및 식각장벽으로 하며 상기 제1절연막을 식각장벽으로 하여 실시함으로써 제3절연막패턴과 제2절연막패턴을 형성하는 공정과, 전체구조 측벽에 제4도전체 스페이서를 형성하되, 과도식각을 수반하여 상기 제2,3도전체패턴을 제거하는 공정과, 상기 노출된 제2,3절연막을 제거하여 다중실린더형 저장전극을 형성하는 공정을 포함하는 것이다.

이하, 첨부된 도면을 참고로하여 본 발명을 상세히 설명하기로 한다.

제1도 내지 제6도는 본 발명의 실시예로서 반도체소자의 저장전극 형성공정을 도시한 단면도이다.제1도를 참조하면, 반도체기판(1) 상부에 하부절연층(3)을 형성하고 그 상부에 제1절연막(5)을 일정두께 증착한 다음, 상기 제1절연막(5)과 하부절연층(3)의 예정된 부위를 순차적으로 식각함으로써 상기 반도체기판(1)을 노출시키는 콘택홀(30)을 형성한다.

이때, 상기 하부절연층(3)은 소자분리산화막, 비트라인 및 워드라인을 형성하고 플로우(Flow)가 잘되는 테오스(TEOS: Tetra Ethyl Ortho Silicate, 이하에서 TEOS라 함) 또는 비.피.에스.지(BPSG: Boro Phospho Silicate Glass)등과 같이 실리콘이 함유된 산화막으로 평탄화시킨 것으로 상기 소자분리산화막, 비트라인 및 워드라인이 생략된 것이다. 그리고, 상기 제1절연막(5)은 탄탈륨산화막(Ta₂O₅)으로 형성하고, 상기 제2절연막(9)는 실리콘이 함유된 산화막인 실리콘산화막으로 형성한 것이다.

그다음, 상기 콘택홀(30)을 통하여 상기 노출된 반도체기판(1) 상부에 접속되도록 제1도전체(7)를 형성하고 약간의 공정마진을 갖는 저장전극 마스크를 이용한 식각공정으로 패터닝한다. 이때, 상기 제1도전체(7)는 도핑된 다결정실리콘막으로 형성한 것이고, 그 다음에, 전체표면상부에 제2절연막(9)을 도포하여 평탄화시키고 그 상부에 제2도전체(11)을 일정두께 증착한 다음, 그 상부에 제1감광막패턴(13)을 형성한다. 이때, 상기 제2도전체(11)는 도핑되지 않은 다결정실리콘막으로 형성한 것이다. 그리고, 상기 제1감광막패턴(13)은 최소선폭의 비트라인을 형성한 레티클(reticle)을 사용하여 형성한 것으로서, 포지티브 감광막으로 형성한다.

제2도를 참조하면, 상기 제1감광막패턴(13)을 마스크로 하여 상기 제2도전체(11)를 등방성 건식식각함으로써 제2도전체패턴(11')을 형성한다. 이때, 상기 등방성 건식식각공정은 SF₆또는 SF₆/C1₂를 기본으로 하는 식각물질을 이용한 식각공정을 빠르게 실시하여 필요한 크기, 즉 0.4㎛ 이하의 크기로 형성한 것이다.

그 다음에, 상기 제1감광막패턴(13)을 제거하고, 전체표면상부에 제3절연막(15)과 제3도전체(17)를 일정두께 형성한다. 이때, 상기 제3절연막(15)은 실리콘산화막으로 형성하고, 상기 제3도전체(17)는 도핑되지 않은 다결정실리콘막으로 형성한다.

그리고, 상기 제3도전체(17) 상부에 제2감광막패턴(19)을 형성한다. 이때, 상기 제2감광막패턴(19)은 상기 제1감광막패턴(13)을 형성한 레티클을 이용하여 네가티브 감광막으로 형성함으로써 상기 제1감광막패턴(13)과 반대의 상으로 형성된다.

제3도를 참조하면, 상기 제2감광막패턴(19)을 마스크로 하고 상기 제3절연막(15)을 식각장벽으로 항 상기 제3도전체(17)를 등방성 건식식각하여 제3도전체패턴(17')을 형성한다. 이때, 상기 제3도전체패턴(17')은 SF₆또는 SF₆/C1₂를 기본으로 하는 식각물질을 이용한 식각공정을 빠르게 실시하여 필요한 크기, 즉 0.4㎛로 형성한다.

그리고, 상기 제2감광막패턴(19)을 제거하고, 전체표면상부에 제3감광막패턴(21)을 형성한다. 이때, 상기 제3감광막패턴(21)은 저장전극 마스크를 이용하여 포지티브 감광막으로 형성한다.

제4도를 참조하면, 상기 제3감광막패턴(21)을 마스크로 하여 상기 노출된 제3도전체(17')과 제3절연막(15) 그리고 제2절연막(9)의 일정두께를 식각한 다음, 상기 제2저장전극 마스크(21)를 제거한다.

이때, 상기 식각공정은 상기 도전체(11,17)를 형성하는 다결정실리콘 대 절연막(9)을 형성하는 산화막의 식각선택비가 1:1정도되는 NF₃나 SF₆를 기본으로 하는 식각물질로 산화막 식각장비에서 한번에 부분식각한다. 그리고, 상기 부분식각공정은 상기 제1도전체(7)의 두께만큼 식각한 것이다.

제5도를 참조하면, 상기 제2도전체패턴(11')과 제3도전체패턴(17')을 마스크로 하여 산화막 대 다결정실리콘의 선택비가 우수한 물질로 산화막 식각장비에서 전면식각공정을 실시함으로써 제2절연막패턴(9') 및 제3절연막패턴(15')을 형성한다. 그리고, 전체구조상부에 도핑된 제4도전체(23)를 일정두께 증착한다.

이때, 상기 전면식각공정은 상기 제2,3절연막(9,15)를 형성하는 산화막과 제1절연막(5)을 형성하는 탄탈륨산화막의 식각선택비를 5:1로 하고 상기 제1절연막(5)을 식각장벽으로하여 상기 제2,3절연막(9,15)을 과식각한 것이다.

제6도를 참조하면, 상기 제4도전체(23)를 이방성식각하되 과도식각하여 제4도전체 스페이서(25)를 형성하는 동시에 상기 제2,3절연막패턴(9',15')을 노출시키고, 습식방법으로 상기 제2,3절연막패턴(9',15')을 제거함으로써 다중실린더형 저장전극을 형성한다.

이때, 상기 습식방법은 비.오.이(BOE: Buffered Oxide Etchant)용액을 사용하여 상기 제2,3절연막패턴(9',15')을 제거한다. 이때, 상기 제1절연막(5)은 식각장벽역할을 한다.

상기한 본 발명에 의하면, 종래기술에서 사용하는 마스크의 오버랩 마진과 건식식각 특성을 이용하여 별도의 장비없이 고용량의 전하축전을 가능케하는 다중실린더형 저장전극을 형성함으로써 반도체소자의 생산성 및 신뢰성을 향상시키며 반도체소자의 고집적화를 가능하게 한다.

Claims (12)

1. 반도체소자의 저장전극 형성방법에 있어서, 하부절연층, 제1절연막이 형성된 반도체기판에 콘택홀을 형성하는 공정과, 상기 콘택홀을 매립하는 제1도전체를 형성하는 공정과, 상기 제1도전체를 공정마진을 갖는 저장전극 마스크를 이용하여 패터닝하는 공정과, 전체표면상부에 제2절연막을 형성하고, 그 상부에 제2도전체를 형성하는 공정과, 상기 제2도전체 상부에 비트라인 마스크를 이용하여 제1감광막패턴을 형성하는 공정과, 상기 제1감광막패턴을 마스크로 하여 상기 제2도전체를 등방성 건식식감함으로써 제2도전체패턴을 형성하는 공정과, 상기 제2감광막패턴을 제거하고, 전체표면상부에 제3절연막과 제3도전체를 형성하는 공정과, 상기제3도전체 상부에 상기 제1감광막패턴과 반대의 상을 갖는 제2감광막패턴을 형성하는 공정과, 상기 제2감광막패턴을 마스크로 하여 상기 제3도전체를 등방성 건식식각함으로써 제3도전체패턴을 형성하는 공정과, 전체표면상부에 저장전극마스크를 이용하여 제3감광막패턴을 형성하는 공정과, 상기 제3감광막패턴을 마스크로 하여 상기 제2절연막의 일정두께까지 부분식각하는 공정과, 상기 제1,2,3도전체, 제1절연막과 제2,3절연막간의 식각선택비 차이를 이용한 전면식각공정을 실시하되, 상기 제3도전체패턴을 마스크로하고 상기 제2도전체패턴을 마스크 및 식각장벽으로 하며 상기 제1절연막을 식각장벽으로 하여 실시함으로써 제3절연막패턴과 제2절연막패턴을 형성하는 공정과, 전체구조 측벽에 제4도전체 스페이서를 형성하되, 과도식각을 수반하여 상기 제2,3도전체패턴을 제거하는 공정과, 상기 노출된 제2,3절연막을 제거하여 다중실린더형 저장전극을 형성하는 공정을 포함하는 반도체소자의 저장전극 형성방법.
2. 제1항에 있어서, 상기 제1,4도전체는 도핑된 다결정실리콘으로 형성하는 것을 특징으로하는 반도체소자의 저장전극 형성방법.
3. 제1항에 있어서, 상기 제2,3도전체는 도핑되지 않은 다결정실리콘으로 형성하는 것을 특징으로 하는 반도체소자의 저장전극 형성방법.
4. 제1항에 있어서, 상기 제2,3절연막은 실리콘이 함유된 산화막으로 형성하는 것을 특징으로하는 반도체소자의 저장전극 형성방법.
5. 제1항에 있어서, 상기 제1,3저장전극 마스크는 포지티브형 감광막을 이용하여 형성하며, 상기 제2저장전극 마스크는 네가티브형 감광막으로 형성하는 것을 특징으로하는 반도체소자의 저장전극 형성방법.
6. 제1항에 있어서, 상기 제2,3도전체패턴의 폭은 0.4㎛이하로 하는 것을 특징으로 하는 반도체소자의 저장전극 형성방법.
7. 제1항에 있어서, 상기 제2저장전극 마스크는 상기 제1저장전극 마스크와 같은 레티클을 사용하되 네가티브형 감광막을 사용하여 형성하는 것을 특징으로하는 반도체소자의 저장전극 형성방법.
8. 제1항에 있어서, 상기 부분식각은 다결정실리콘과 산화막의 식각선택비가 1:1 정도인 SF₆또는 NF₃를 기본으로 하는 식각물질로 실시하는 것을 특징으로 하는 반도체소자의 저장전극 형성방법.
9. 제1항 또는 제8항에 있어서, 상기 부분식각은 상기 제1절연막의 상부에 증착된 제1도전체의 두께 만큼 식각하는 것을 특징으로 하는 반도체소자의 저장전극 형성방법.
10. 제1항에 있어서, 상기 제1절연막은 탄탈륨산화막으로 형성하는 것을 특징으로하는 반도체소자의 저장전극 형성방법.
11. 제1항에 있어서, 상기 등방성 건식식각공정은 SF₆또는 SF₆/C1₂를 기본으로 하는 식각물질을 이용하여 실시하는 것을 특징으로 하는 반도체소자의 저장전극 형성방법.
12. 제1항에 있어서, 상기 전면식각공정은 제2,3절연막을 형성하는 산화막과 제1절연막(5)을 형성하는 탄탈륨산화막의 식각선택비가 5:1이 되도록 실시하는 것을 특징으로 하는 반도체소자의 저장전극 형성방법.