KR100328694B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 콘택홀 형성을 위한 식각 후, 후처리를 비교적 단순한 공정으로 진행하면서 누설전류를 방지하고 콘택저항값을 개선할 수 있는 반도체 소자의 제조방법을 제공한다.
본 발명에 따라 도핑된 폴리실리콘막과 금속-실리사이드막의 적층막으로 이루어지고, 그의 상부에 마스크 산화막이 형성된 다수개의 도전막 패턴이 구비된 반도체 기판을 제공한다. 그런 다음, 다수개의 도전막 패턴 및 상기 마스크 산화막의 측벽에 절연막 스페이서를 형성하고, 기판 전면에 층간절연막을 형성한 후, 층간절연막을 식각하여 도전막 패턴 사이의 기판을 노출시킴과 더불어 소정의 도전막 패턴을 일부 노출시키는 콘택홀을 형성한다. 그리고 나서, 콘택홀의 표면을 ICP 형 플라즈마 소오스를 이용하여 세정한다. 본 실시예에서, 세정은 2 내지 3mTorr의 압력과 60 내지 90℃의 온도에서 진행하고, 플라즈마 개스로서 Cl2/O2또는 Cl2/Ar＋Cl2/O2를 사용한다. 또한, Cl2: O2의 비율은 0.7 내지 0.9 내지 1.0 내지 1.1이고, Cl2및 O2의 유량은 각각 40 내지 50SCCM이다. 또한, 세정시 실리콘에 대한 금속 실리사이드막의 식각선택비는 13 : 1 내지 15 : 1로 유지하여 진행한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 콘택저항값을 개선할 수 있는 반도체 소자의 제조방법에 관한 것이다.
일반적으로, 콘택저항을 감소시키고 신호지연을 방지하기 위하여, 게이트즉, 워드라인 물질로서 전도성이 우수한 물질, 예컨대 도핑된 폴리실리콘막 상부에 텅스텐 실리사이드(WSix) 및 티타늄 실리사이드(TiSix)와 같은 금속막을 적층한 폴리사이드 구조가 사용된다.
또한, 상기한 워드라인은 셀 영역의 액티브 영역을 오픈시키기 위하여 콘택홀의 형성시, 주변영역에서 동시에 오픈되는데, 이러한 콘택홀의 형성후, MERIE, HDP, PMT 및 TCP 등과 같은 플라즈마 방식 또는 등방성(isotropic) 플라즈마 방식을 이용하여 세정공정과 같은 후처리를 진행함으로써, 식각 시 발생된 폴리머를 제거하면서 콘택저항값을 개선하였다.
그러나, 상기한 MERIE, HDP, PMT 및 TCP 등과 같은 플라즈마 방식을 이용하는 경우에는 텅스텐 실리사이드(또는 티타늄 실리사이드)와 실리콘과의 고선택비를 얻을 수 없기 때문에, 액티브 영역이 손상되어 누설전류가 야기된다. 예컨대, 현공정에서 얻을 수 있는 실리콘에 대한 텅스텐 실리사이드(또는 티타늄 실리사이드)의 선택비는 1.8 : 1 이하이다. 따라서, 종래에는 이러한 액티브 영역의 손상을 방지하기 위하여, 콘택홀 형성을 위한 식각 후 2개의 마스크를 이용하여 노출된 액티브 영역과 워드라인 표면에 대한 각각의 후처리를 진행하였다. 그러나, 이러한 방법은 공정이 비교적 복잡할 뿐만 아니라 0.18㎛ 이하의 디자인룰을 갖는 소자에는 적용할 수 없는 문제가 있다.
또한, 등방성 플라즈마 방식을 이용하는 경우, Ar/O2, CF 게열/O2, NF3/O2/N2와 같은 플라즈가 개스가 사용되는데, 이러한 개스는 마이크로로딩 효과 (Microloading Effect)를 유발하여 재현성을 확보하는데 어려움이 있다.
또한, 상기한 바와 같은 후처리 공정시 산화막과 같은 층간절연막의 손실이 야가되어 절연특성이 저하되는 문제가 발생한다.
따라서, 본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로서, 콘택홀 형성을 위한 식각 후, 후처리를 비교적 단순한 공정으로 진행하면서 누설전류를 방지하고 콘택저항값을 개선할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
도 1은 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도.
도 2 및 도 3은 본 발명의 실시예에 따라 콘택홀의 형성후 후처리를 진행한 후의 단면도.
(도면의 주요부분에 대한 부호의 설명)
10 : 반도체 기판 11 : 게이트 절연막
12 : 도핑된 폴리실리콘막 13 : 금속-실리사이드막
14 : 마스크 산화막 15 : 절연막 스페이서
16 : 층간절연막 17A, 17B : 콘택홀
100A, 100B, 100C : 워드라인
상기한 목적을 달성하기 위하여, 본 발명에 따라 도핑된 폴리실리콘막과 금속-실리사이드막의 적층막으로 이루어지고, 그의 상부에 마스크 산화막이 형성된 다수개의 도전막 패턴이 구비된 반도체 기판을 제공한다. 그런 다음, 다수개의 도전막 패턴 및 상기 마스크 산화막의 측벽에 절연막 스페이서를 형성하고, 기판 전면에 층간절연막을 형성한 후, 층간절연막을 식각하여 도전막 패턴 사이의 기판을 노출시킴과 더불어 소정의 도전막 패턴을 일부 노출시키는 콘택홀을 형성한다. 그리고 나서, 콘택홀의 표면을 ICP 형 플라즈마 소오스를 이용하여 세정한다.
본 실시예에서, 세정은 2 내지 3mTorr의 압력과 60 내지 90℃의 온도에서 진행하고, 플라즈마 개스로서 Cl2/O2또는 Cl2/Ar＋Cl2/O2를 사용한다. 또한, Cl2: O2의 비율은 0.7 내지 0.9 내지 1.0 내지 1.1이고, Cl2및 O2의 유량은 각각 40 내지50SCCM이다. 또한, 세정시 실리콘에 대한 금속 실리사이드막의 식각선택비는 13 : 1 내지 15 : 1로 유지하여 진행한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.
도 1은 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도이다.
도 1을 참조하면, 셀영역(C)과 주변영역(D)이 구비된 반도체 기판(10) 상에 게이트 절연막(11), 도핑된 폴리실리콘막(12), 금속-실리사이드막(13) 및 마스크 산화막(14)을 순차적으로 증착한다. 여기서, 반도체 기판(10)을 실리콘을 포함하고, 금속-실리사이드막(13)은 텅스텐 실리사이드막을 화학기상증착(Chemical Vapor Deposition; CVD)으로 형성하거나 티타늄 실리사이드막을 물리기상증착(Physical Vapor Deposition; PVD)으로 형성한다. 그런 다음, 마스크 산화막(14)을 식각하여 패터닝하고, 패터닝된 마스크 산화막(14)을 이용하여 금속-실리사이드막(13), 도핑된 폴리실리콘막(12) 및 게이트 절연막(11)을 패터닝하여 폴리사이드 구조의 워드라인(100A, 100B, 100C)을 형성한다.
그런 다음, 기판 전면에 산화막과 같은 절연막을 증착하고 블랭킷 식각하여, 마스크 산화막(14) 및 워드라인(100A, 100B, 100C) 측벽에 절연막 스페이서(15)를 형성하고, 기판 전면에 층간절연막(16)을 형성한다. 그런 다음, 층간절연막(16) 상에 포토레지스트막 패턴(미도시)을 형성하고, 상기 포토레지스트막 패턴을 식각 마스크로하여 층간절연막(16)을 식각하여, 셀영역(C)의 워드라인(100A, 100B) 사이의기판(10)의 표면을 노출시킴과 동시에 주변영역(D)의 워드라인(100C)의 금속-실리사이드막(17B)의 표면을 노출시키는 콘택홀(17A, 17B)을 형성한다. 이때, 도시되지는 않았지만, 콘택홀(17A, 17B)의 표면에 폴리머가 발생된다.
그리고 나서, 상기 폴리머를 제거하면서, 이후 콘택저항값을 개선하기 위하여, 콘택홀(17A, 17B) 표면을 ICP(Inductively Coupled Plasma) 형 플라즈마 소오스를 이용하여 2 내지 3mTorr의 압력과 60 내지 90℃, 바람직하게 80℃의 온도에서 세정한다. 또한, 플라즈마 개스로서 Cl2/O2또는 Cl2/Ar＋Cl2/O2를 사용하여 진행한다. 바람직하게, Cl2: O2의 비율은 0.7 내지 0.9 내지 1.0 내지 1.1, 더욱 바람직하게 0.8 : 1.1로서, Cl2및 O2의 유량은 각각 40 내지 50SCCM, 더욱 바람직하게 45SCCM 이다. 이때, 콘택홀(17A, 17B)내의 노출된 기판(10)의 실리콘에 대한 워드라인(100C)의 금속-실리사이드막(13)의 선택비를 13 내지 15 : 1로 유지하여 진행한다. 예컨대, 텅스텐 실리사이드막의 경우에는 선택비를 13 : 1로 유지하고, 티타늄 실리사이드막의 경우에는 선택비를 15 : 1로 유지한다. 또한, 선택비가 14 : 1 인 경우, 금속-실리사이드막(13)의 식각률은 2,616Å/min이고, 실리콘의 식각률은 182Å/min이다. 이에 따라, 도 1에 도시된 바와 같이, 워드라인(100C)의 금속-실리사이드막 (13)이 선택적으로 제거된다.
또한, 이러한 세정공정의 진행전과 진행후의 콘택저항값을 비교해보면, 예컨대 콘택사이즈가 0.45×0.5㎛인 경우, 세정후에는 1,000Ω/□ 이하로 비교적 낮은 콘택저항을 얻을 수 있다.
그리고 나서, 공지된 방법으로 상기 포토레지스트막 패턴을 제거한다.
한편, 도 2 및 도 3은 상기한 세정공정과 같은 후처리 공정의 진행후, 워드라인 사이의 기판 및 워드라인과 이후 배선과의 콘택을 각각 나타낸 도면으로서, 도 2에서, 기판의 실리콘 손실은 콘택시 발생한 것으로서 상기한 바와 같은 후처리의 진행후 기판의 손상이 발생되지 않음을 알 수 있다. 또한, 도 3에서, 상기한 후처리의 진행 후, 워드라인의 금속-실리사이드막이 실리콘과의 높은 선택비에 의해 선택적으로 제거됨을 알 수 있다.
상기한 본 발명에 의하면, 콘택홀의 형성후 ICP형 플라즈마 소오스를 이용하여 후처리를 진행함으로써, 실리콘에 대한 금속-실리사이드막의 높은 식각 선택비를 확보할 수 있으므로, 실리콘의 손상으로 인한 누설전류 발생이 방지된다. 또한, 콘택홀 형성시 사용된 포토레지스트막 패턴을 이용하여 한번의 공정으로 콘택홀 표면을 세정하여 콘택저항값을 용이하게 개선할 수 있을 뿐만 아니라 공정이 단순해지는 효과를 얻을 수 있다.
또한, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.
Claims (10)
- 셀 영역과 주변영역이 정의된 반도체 기판을 제공하는 단계와;상기 기판에 도핑된 폴리실리콘막과 금속-실리사이드막의 적층막으로 이루어진 다수개의 도전막 패턴을 형성하는 단계와;상기 다수개의 도전막 패턴상에 마스크 산화막을 형성하는 단계와;상기 다수개의 도전막 패턴 및 상기 마스크 산화막 측벽에 절연막 스페이서를 형성하는 단계와;상기 기판 전면에 층간 절연막을 형성하는 단계와;상기 층간 절연막을 선택적으로 식각하여 상기 셀 영역의 도전막 패턴 사이의 기판 표면을 노출시켜 제 1 콘택홀을 형성함과 동시에 주변영역의 도전막 패턴을 일부 노출시키는 제 2 콘택홀을 형성하는 단계; 및상기 제 1, 제 2 콘택홀의 표면을 플라즈마 소오스를 이용하여 세정하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 플라즈마 소오스는 ICP 플라즈마 소오스인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 세정하는 단계는 2 내지 3mTorr의 압력과 60 내지 90℃의 온도에서 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서, 상기 세정하는 단계는 플라즈마 개스로서 Cl2/O2또는 Cl2/Ar＋Cl2/O2를 사용하여 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 4 항에 있어서, 상기 Cl2: O2의 비율은 0.7 내지 0.9 내지 1.0 내지 1.1인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 5 항에 있어서, 상기 Cl2및 O2의 유량은 각각 40 내지 50SCCM인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 6 항에 있어서, 상기 세정하는 단계에서 상기 실리콘에 대한 금속 실리사이드막의 식각선택비는 13 : 1 내지 15 : 1로 유지하여 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 금속-실리사이드막은 텅스텐 실리사이드막 또는 티타늄 실리사이드막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 8 항에 있어서, 상기 텅스텐 실리사이드막은 화학기상증착으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 8 항에 있어서, 상기 티타늄 실리사이드막은 물리기상증착으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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