KR19990005143A - 반도체 장치의 콘택홀 형성방법 - Google Patents

Abstract

본 발명은 한번의 사진식각공정으로 다양한 하부막질에 대하여 마이크로로딩(microloading) 현상을 억제하면서 종횡비가 큰 다수의 콘택홀을 동시에 형성하는 방법을 개시한다. 본 발명은 반도체기판상에 제1 전극 및 제2 전극을 소정간격 이격시켜 형성하는 단계, 상기 제1 전극 및 상기 제2 전극을 덮는 제1 층간절연막을 형성하는 단계, 상기 반도체기판과 접속된 커패시터를 형성하는 단계, 상기 커패시터가 형성된 결과물을 덮는 제2 층간절연막을 형성하는 단계, 및 팔불화 시클로부탄(C₄F₈) ＋ 아르곤(Ar) ＋ 산소(O₂)의 가스조성물을 사용하여 상기 제1 층간절연막 및 상기 제2 층간절연막을 식각함으로써, 상기 반도체기판, 상기 제1 전극, 상기 제2 전극 및 상기 커패시터의 상부전극을 각각 노출시키는 콘택홀들을 동시에 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체장치의 콘택홀 형성방법

본 발명은 반도체장치의 콘택홀 형성방법에 관한 것으로, 특히 마이크로로딩(microloading) 현상을 억제하면서 상부의 층간절연막을 건식식각하여 다양한 하부막질상에 종횡비가 높은 다수의 콘택홀을 동시에 형성하는 방법에 관한 것이다.

64 메가 DRAM 및 DRAM 소자와 LOGIC 소자를 원칩(one chip)화한 MDL(Merged DRAM Logic)등의 고집적 및 고속도가 요구되는 소자에 있어서는 콘택 사이즈(지름)가 0.4㎛ 이하이고, 콘택 깊이는 1㎛ 이상의 높은 종횡비(aspect ratio)를 가지는 콘택홀을 형성하여야 한다.

이러한 높은 종횡비의 콘택홀을 종래의 CF_4,CHF₃을 기본으로 한 가스조성물

을 사용하여 식각함으로써 형성하는 데에는 한계가 있다. 즉, 상기 가스조성물을 사용하여 층간절연막을 식각함으로써 콘택 사이즈의 차이가 큰 다수의 종횡비가 높은 콘택홀들을 한번의 사진식각공정으로 형성하는 경우 마이크로로딩(microloading) 현상을 극복하기 어렵다. 여기서, 마이크로로딩(microloading) 현상이란 콘택 사이즈가 다른 콘택홀들을 식각할 때, 콘택 사이즈가 작은 것은 얕게 식각되고, 콘택 사이즈가 큰 것은 깊이 식각되는 현상을 말한다. 따라서, 상기한 종래의 가스조성물을 사용하여 콘택 사이즈의 차이가 크지만 모두 종횡비가 큰 콘택홀들을 한번의 사진식각공정으로 동시에 형성하는 경우, 사이즈가 작은 콘택홀이 오픈(open)되지 않거나, 또는 사이즈가 큰 콘택홀이 과도하게 식각되는 문제점이 발생한다.

상기한 문제점은 콘택홀의 하부막들의 종류가 다양할수록 더 커진다. 따라서, 콘택홀과 접촉하는 하부막이 주로 단결정실리콘막, 다결정실리콘막, 텅스텐 실리사이드막인 DRAM 소자영역과, 콘택홀과 접촉하는 하부막이 콘택저항을 감소시키기 위하여 샐리사이드 공정(salicide process)을 이용하여 형성한 티타늄 실리사이드막 또는 코발트 실리사이드막인 LOGIC 소자영역이 원칩화한 MDL 소자를 제조하는 경우, 콘택홀 형성시 상기한 마이크로로딩(microloading) 현상이 특히 문제가 된다.

따라서, 본 발명이 이루고자 하는 기술적 과제는, 한번의 사진식각공정에 의하여 다양한 하부막질 상에 마이크로로딩(microloading) 현상을 억제하면서 콘택 사이즈의 차이가 크지만 모두 종횡비가 높은 다수의 콘택홀들을 동시에 형성할 수 있는 방법을 제공하는 데 있다.

도 1 내지 도 5는 본 발명의 바람직한 실시예에 따른 반도체장치의 콘택홀 형성방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.

*도면의 주요부분에 대한 부호의 설명

100 : 반도체기판 101 : 게이트 절연막

103 : 다결정실리콘 105 : 텅스텐 실리사이드(WSi_X)막

106 : 제1 게이트전극 107 : 제1 층간절연막

108 : 제2 게이트전극 109 : 커패시터의 하부전극

111 : 커패시터의 유전막 113 : 커패시터의 상부전극

115 : 티타늄 실리사이드(TiSi_X)막 117 : 제2 층간절연막

h₁내지 h₆: 제1 콘택홀 내지 제6 콘택홀

상기 기술적 과제를 달성하기 위하여 본 발명은, (a) 반도체기판상에 제1 전극 및 제2 전극을 소정간격 이격시켜 형성하는 단계; (b) 상기 제1 전극 및 상기 제2 전극을 덮는 제1 층간절연막을 형성하는 단계; (c) 상기 반도체기판과 접속된 커패시터를 형성하는 단계; (d) 상기 커패시터가 형성된 결과물을 덮는 제2 층간절연막을 형성하는 단계; 및 (e) 팔불화 시클로부탄(C₄F₈) ＋ 아르곤(Ar) ＋ 산소(O₂)의 가스조성물을 사용하여 상기 제1 층간절연막 및 상기 제2 층간절연막을 식각함으로써, 상기 반도체기판, 상기 제1 전극, 상기 제2 전극 및 상기 커패시터의 상부전극을 각각 노출시키는 콘택홀들을 동시에 형성하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 콘택홀 형성방법을 제공한다.

본 발명에 있어서, 상기 제1전극 및 상기 제2 전극은, 다결정실리콘막과 실리사이드막이 차례로 적층된 구조로 형성하는 것이 바람직하다.

본 발명에 있어서, 상기 제1 전극은 다결정실리콘막과 텅스텐 실리사이드막이 차례로 적층된 구조로 형성하고, 상기 제2 전극은 다결정실리콘막과 티타늄 실리사이드막 또는 다결정실리콘막과 텅스텐 실리사이드막이 차례로 적층된 구조로 형성하는 것이 바람직하다.

본 발명에 있어서, 상기 (e) 단계의 가스조성물의 조성비는, 팔불화 시클로부탄(C₄F₈)은 5 ∼ 30 sccm, 아르곤(Ar)은 300 ∼ 600 sccm, 산소(O₂) 는 5 ∼ 20 sccm인 것이 바람직하다.

본 발명에 있어서, 상기 (e) 단계의 식각은, 1000 Watt ∼ 2000 Watt 의 RF 전력과, 30 mTorr ∼ 60 mTorr 의 챔버압력으로 진행하는 것이 바람직하다.

본 발명에 있어서, 상기 (e)단계의 콘택홀은, 그 깊이가 1㎛ ∼ 3㎛ 이 되도록 형성하는 것이 바람직하다.

본 발명에 있어서, 상기 (e)단계의 콘택홀은, 그 사이즈가 0.2㎛ ∼ 0.4㎛ 이 되도록 형성하는 것이 바람직하다.

상기 기술적 과제를 달성하기 위하여 본 발명은, 또한 (a) 반도체기판의 디램(DRAM) 영역 및 논리회로(LOGIC) 영역에 각각 제1 게이트전극 및 제2 게이트전극을 형성하는 단계; (b) 상기 제1 게이트전극을 덮는 제1 층간절연막을 형성하는 단계; (c) 상기 제1 층간절연막 상에, 상기 반도체기판의 디램(DRAM) 영역과 접속된 커패시터를 형성하는 단계; (d) 상기 제2 게이트전극 주위의 상기 반도체기판에 실리사이드막을 형성하는 단계; (e) 상기 결과물 상의 전면에 제2 층간절연막을 형성하는 단계; 및 (f) 팔불화 시클로부탄(C₄F₈) ＋ 아르곤(Ar) ＋ 산소(O₂)의 가스조성물을 사용하여 상기 제1 층간절연막 및 상기 제2 층간절연막을 식각함으로써, 상기 반도체기판, 상기 제1 게이트전극, 상기 제2 게이트전극, 상기 커패시터의 상부전극, 및 상기 실리사이드막을 각각 노출시키는 콘택홀들을 동시에 형성하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 콘택홀 형성방법을 제공한다.

본 발명에 있어서, 상기 (a)단계의 상기 제1 게이트전극 및 상기 제2 게이트전극은 다결정실리콘막과 실리사이드막이 차례로 적층된 구조로 형성하고, 상기 (d) 단계의 실리사이드막은 티타늄 실리사이드막 또는 코발트 실리사이드막으로 형성하는 것이 바람직하다.

본 발명에 있어서, 상기 제1 게이트전극 및 상기 제2 게이트전극의 실리사이드막은, 텅스텐 실리사이드막으로 형성하는 것이 바람직하다.

본 발명에 있어서, 상기 (f) 단계의 가스조성물의 조성비는, 팔불화 시클로부탄(C₄F₈)은 5 ∼ 30 sccm, 아르곤(Ar)은 300 ∼ 600 sccm, 산소(O₂) 는 5 ∼ 20 sccm인 것이 바람직하다.

본 발명에 있어서, 상기 (f) 단계의 식각은, 1000 Watt ∼ 2000 Watt 의 RF 전력과, 30 mTorr ∼ 60 mTorr 의 챔버압력으로 진행하는 것이 바람직하다.

본 발명에 있어서, 상기 (f) 단계의 콘택홀은, 그 깊이가 1㎛ ∼ 3㎛ 이 되도록 형성하는 것이 바람직하다.

본 발명에 있어서, 상기 (f) 단계의 콘택홀은, 그 사이즈가 0.2㎛ ∼ 0.4㎛ 이 되도록 형성하는 것이 바람직하다.

본 발명에 의하면, 상기한 다양한 하부막질에 대하여 상부의 실리콘산화막(제1 층간절연막 및 제2 층간절연막)의 식각선택비가 모두 높도록 식각할 수 있다. 따라서, 본 발명에 의하면 한번의 사진식각공정에 의하여 다양한 하부막질 상에 마이크로로딩(microloading) 현상을 억제하면서 콘택 사이즈의 차이가 크지만 모두 종횡비가 높은 다수의 콘택홀들을 동시에 형성할 수 있다. 즉, 본 발명에 의하면, 사이즈의 차이가 큰 콘택홀들을 종횡비가 높게 형성할 때 사이즈가 작은 콘택홀이 오픈(open)되지 않거나, 또는 사이즈가 큰 콘택홀이 과도하게 식각되는 것을 방지할 수 있다. 특히, 본 발명에 의한 가스조성물은 LOGIC 영역의 하부막인 티타늄 실리사이드막 또는 코발트 실리사이드막에 대하여 식각선택비가 높다. 따라서, 본 발명은 콘택 저항(contact resistance)과 누설 전류(leakage current)를 감소시키면서 반도체장치의 고속동작을 실현시킬 수 있다. 또한, 본 발명은 반도체장치의 제조공정을 단순화함으로써 제조 비용을 절감시킬 수 있다.

이하, 본 발명의 바람직한 실시예에 대하여 첨부한 도 1 내지 도 5를 참조하여 상세히 설명한다.

도 1은 게이트 절연막(101)이 형성된 반도체기판(100)의 DRAM 영역(a) 및 LOGIC 영역(b) 상에, 각각 불순물이 도핑된 다결정실리콘막(103) 및 실리사이드막 (105)으로 이루어진 제1 게이트전극(106) 및 제2 게이트전극(108)을 형성하는 단계를 설명하기 위한 단면도이다.

구체적으로 설명하면, 먼저 반도체기판(100) 상의 전면에 게이트 절연막(101)을 형성한다. 이어서, 상기 게이트절연막(101) 상에 불순물이 도핑된 다결정 실리콘막(103) 및 실리사이드막(105)을 차례로 적층하여 이들로 구성된 폴리사이드막을 형성한다. 여기서, 상기 실리사이드막(105)은 텅스텐 실리사이드막 또는 티타늄 실리사이드막일 수 있다. 계속하여, 상기 폴리사이드막의 소정영역을 덮는 포토레지스트 패턴(도시생략)을 형성하고, 이를 식각마스크로 하여 상기 폴리사이드막을 식각함으로써 게이트절연막(101)이 형성된 상기 반도체기판(100)의 DRAM 영역(a) 및 LOGIC 영역(b) 상에 각각 불순물이 도핑된 다결정실리콘막(103) 및 실리사이드막(105)으로 이루어진 제1 게이트전극(106) 및 제2 게이트전극(108)을 형성한다.

도 2는 상기 반도체기판(100)의 DRAM 영역(a) 상에 제1 층간절연막(107)을 형성한 후, 상기 제1 층간절연막(107)에 제1 콘택홀(h₁)을 형성하는 단계를 설명하기 위한 단면도이다.

구체적으로 설명하면, 먼저 상기 결과물 상의 전면에 층간절연막(도시생략)을 형성한 후, 상기 반도체기판(100)의 DRAM 영역(a) 상의 층간절연막을 덮는 포토레지스트 패턴(도시생략)을 형성하고, 이를 식각마스크로 하여 상기 층간절연막을 식각함으로써 상기 LOGIC 영역(b) 상의 제2 게이트전극(108) 및 게이트절연막(101)을 노출시키는 제1 층간절연막(107)을 형성한다. 계속하여, 상기 반도체기판(100)의 전면에 상기 DRAM 영역(a) 상의 제1 층간절연막(107)의 소정영역을 노출시키는 포토레지스트 패턴(도시생략)을 형성하고, 이를 식각마스크로 하여 상기 제1 층간절연막(107) 및 게이트절연막(101)을 순차적으로 식각함으로써, 상기 DRAM 영역(a) 의 반도체기판(100)의 소정영역을 노출시키는 제1 콘택홀(h₁)을 형성한다. 이어서, 상기 포토레지스트 패턴(도시생략)을 제거한다.

도 3은 상기 제1 콘택홀(h₁)을 통하여 상기 반도체기판과 접속된 커패시터를 형성하는 단계를 설명하기 위한 단면도이다.

구체적으로 설명하면, 먼저 상기 결과물 상의 전면에 불순물이 도핑된 다결정실리콘막을 증착한 후, 이를 패터닝하여 상기 제1 콘택홀(h₁)을 매립하는 커패시터의 하부전극(109)을 형성한다. 이어서, 상기 결과물 상의 전면에 커패시터의 유전막(111)으로 사용될 ONO(Oxide/Nitride/Oxide)막 및 상부전극(113)으로 사용될 불순물이 도핑된 다결정실리콘막을 순차적으로 형성한 후, 이를 연속적으로 패터닝하여 상기 하부전극(109) 상에 유전막(111) 및 상부전극(113)을 형성함으로써 커패시터를 완성한다.

도 4는 상기 LOGIC 영역(b) 상의 게이트절연막(101)을 식각하여 제거한 후 티타늄 실리사이드막(115)을 형성하는 단계를 설명하기 위한 단면도이다.

구체적으로 설명하면, 먼저 상기 LOGIC 영역(b) 상의 게이트절연막(101)을 식각하여 제거함으로써 하부의 반도체기판(100)을 노출시킨다. 이어서, 상기 결과물 상의 전면에 티타늄(Ti)을 스퍼터링법으로 침착한 후, 550℃ 정도에서 열처리하면 상기 게이트절연막(101)이 제거되어 반도체기판(100)이 노출된 LOGIC 영역(b)에서는 실리콘(Si)과 티타늄(Ti)이 반응하여 티타늄 실리사이드(TiSi_x)막이 형성된다. 이때, 티타늄 실리사이드(TiSi_x)막 대신 코발트 실리사이드(CoTi_x)막을 형성시킬 수도 있다. 계속하여, 황산(H₂SO₄) 및 과산화수소(H₂O₂)가 혼합된 수용액으로 미반응 티타늄을 제거하면, 활성영역이 실리콘으로 이루어진 DRAM 소자(a)와 활성영역이 티타늄 실리사이드(TiSi_x)로 이루어진 LOGIC 소자(b)가 하나의 칩(one chip)에 함께 형성된다.

도 5는 DRAM 영역(a) 및 LOGIC 영역(b)에 제2 콘택홀 내지 제6 콘택홀(h₂내지 h₆)을 동시에 형성하는 단계를 설명하기 위한 단면도이다.

구체적으로 설명하면, 먼저 상기 결과물 상의 전면에 제2 층간절연막(117), 예를 들면 PE-TEOS(TetraEthyl OrthoSilicate)막, HTO 막 또는 PE-OXIDE 막을 형성한 후, 화학기계적 연마(Chemical Mechanical Polishing; CMP) 공정에 의하여 제2 층간절연막(117)을 평탄화시킨다. 이어서, 상기 제2 층간절연막(117) 상의 소정영역을 덮는 포토레지스트 패턴(도시생략)을 형성하고, 이를 식각마스크로 하여 상기 제1 층간절연막(107) 및 상기 제2 층간절연막(117)을 연속적으로 건식식각함으로써 상기 제1 게이트전극(106), 상기 커패시터의 상부전극(113), 상기 DRAM 영역(a)의 반도체기판(100), 상기 제2 게이트전극(108) 및 상기 LOGIC 영역(b)의 티타늄 실리사이드막(115)을 각각 노출시키는 제2 콘택홀 내지 제6 콘택홀(h₂내지 h₆)들을 동시에 형성한다.

이때, 상기 제2 콘택홀 내지 제6 콘택홀(h₂내지 h₆)이 형성되는 하부막질이 단결정실리콘(h₄의 경우), 다결정실리콘(h₃의 경우), 텅스텐 실리사이드(h₂및 h₅의 경우) 및 티타늄 실리사이드(h₆의 경우)로 다른 점과, 상기 콘택홀들 사이에는 0.05㎛ ∼ 0.10㎛ 정도의 콘택 사이즈의 차이가 존재하는 점과, 상기 콘택홀들은 모두 종횡비가 높은 점 등이 한번의 사진식각공정으로 상기 제2 콘택홀 내지 제6 콘택홀(h₂내지 h₆)들을 동시에 형성할 때 마이크로로딩 현상이 일어나기 쉽게 한다.

그러나, 본 발명에서는 에천트(etchant)로서 팔불화 시클로부탄(C₄F₈) ＋ 아르곤(Ar) ＋ 산소(O₂)의 가스조성물을 사용하고 이의 조성비, RF 전력의 세기, 및 챔버 압력의 세기를 조정함으로써 마이크로로딩 현상을 억제하여 상기한 문제점을 극복할 수 있다.

즉, 상기 가스조성물의 조성비는, 팔불화 시클로부탄(C₄F₈)은 5 ∼ 30 sccm, 아르곤(Ar)은 300 ∼ 600 sccm, 산소(O₂) 는 5 ∼ 20 sccm이 되고, 상기 건식식각시 인가되는 RF 전력은 1000 Watt ∼ 2000 Watt 이 되고, 상기 건식식각이 이루어지는 챔버의 압력은 30 mTorr ∼ 60 mTorr 이 되도록 조정한다.

본 발명에서 식각가스로 사용한 C₄F_8,Ar 및 O₂는 플라즈마 상태에서 다양한 라디칼(radical)과 이온(ion)의 형태로 활성화되어 실리콘산화막질을 식각하는 반응에 참여한다. 실리콘산화막질의 식각은 주로 불소(F) 라디칼, 불화탄소(CF_X) 라디칼에 의하여 진행된다. 반응식은 하기의 화학식 1 및 화학식 2와 같다.

반응부산물인 SiF_4,CO_2,CO 및 O₂는 모두 휘발성가스이므로 이들을 펌핑하여 배출시키면서 반응을 진행시킨다. CF_X에 의한 반응은 주로 실리콘산화막질(제1 층간절연막(107) 및 제2 층간절연막(117))의 표면에 CF_X가 화학흡착(chemisorption)된 후, 표면반응을 통하여 진행된다. 이때, 하부막질이 실리콘인 경우 실리콘산화막이 모두 식각되어 하부의 실리콘이 노출되면 표면의 CF_X가 중합되어 (CF_X)_n구조의 폴리머층(필름)을 형성하게 되므로, 더 이상 식각이 진행되지 않는다. 따라서, 실리콘막에 대한 실리콘산화막의 고식각선택비를 얻을 수 있다.

하부막질이 티타늄 실리사이드인 경우에는, 실리콘산화막질이 모두 식각되고 티타늄 실리사이드막이 노출되면 플라즈마 내의 불소(F)가 티타늄(Ti)과 반응하여 티타늄 플루오라이드(TiF_X) 계의 반응물을 형성한다. 상기 티타늄 플루오라이드(TiF_X) 계의 반응물은 비휘발성이므로, 티타늄 실리사이드막의 표면에 잔류하여 필름 형태의 폴리머막을 형성하게 되므로 더 이상 식각이 진행되지 않는다. 따라서, 티타늄 실리사이드막에 대한 실리콘 산화막의 고식각선택비를 얻을 수 있다.

실리콘 하부막과 티타늄 실리사이드 하부막이 동시에 노출되는 경우에는 상기한 두 가지 경우가 동시에 만족되어야 하는 데, 이를 위하여는 불화탄소 계열의 식각가스중 탄소/불소(C/F)의 비율이 높으며 플라즈마 상태에서 많은 수의 불소를 해리시킬 수 있는 C₄F₈과 같은 가스가 유리하다.

따라서, 본 발명에서는 C₄F₈을 기본 식각가스로 하여 상기한 조성비로 아르곤(Ar) 및 산소(O₂)와의 조성비를 조정하고, 또한 상기한 조건으로 RF 전력의 세기, 및 챔버 압력을 조정함으로써 상기한 다양한 하부막에 대하여 실리콘산화막(제1 층간절연막(107) 및 제2 층간절연막(117))을 동시에 고식각선택비로 식각할 수 있게 된 것이다. 이에 의하여, 한번의 사진식각공정에 의하여 다양한 하부막질 상에 마이크로로딩(microloading) 현상을 억제하면서 콘택 사이즈의 차이가 크지만 모두 종횡비가 높은 다수의 콘택홀(h₂내지 h₆)들을 동시에 형성할 수 있다.

상기한 바와 같이, 본 발명에 의하면, 상기한 다양한 하부막질에 대하여 상부의 실리콘산화막(제1 층간절연막 및 제2 층간절연막)의 식각선택비가 모두 높도록 식각할 수 있다. 따라서, 본 발명에 의하면 한번의 사진식각공정에 의하여 다양한 하부막질 상에 마이크로로딩(microloading) 현상을 억제하면서 콘택 사이즈의 차이가 크지만 모두 종횡비가 높은 다수의 콘택홀들을 동시에 형성할 수 있다. 즉, 본 발명에 의하면, 사이즈의 차이가 큰 콘택홀들을 종횡비가 높게 형성할 때 사이즈가 작은 콘택홀이 오픈(open)되지 않거나, 또는 사이즈가 큰 콘택홀이 과도하게 식각되는 것을 방지할 수 있다. 특히, 본 발명에 의한 가스조성물은 LOGIC 영역의 하부막인 티타늄 실리사이드막 또는 코발트 실리사이드막에 대하여 식각선택비가 높다. 따라서, 본 발명은 콘택 저항(contact resistance)과 누설 전류(leakage current)를 감소시키면서 반도체장치의 고속동작을 실현시킬 수 있다. 또한, 본 발명은 반도체장치의 제조공정을 단순화함으로써 제조 비용을 절감시킬 수 있다.

이상, 본 발명을 구체적인 실시예를 들어 상세하게 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.

Claims (14)

1. (a) 반도체기판상에 제1 전극 및 제2 전극을 소정간격 이격시켜 형성하는 단계; (b) 상기 제1 전극 및 상기 제2 전극을 덮는 제1 층간절연막을 형성하는 단계; (c) 상기 반도체기판과 접속된 커패시터를 형성하는 단계; (d) 상기 커패시터가 형성된 결과물을 덮는 제2 층간절연막을 형성하는 단계; 및 (e) 팔불화 시클로부탄(C₄F₈) ＋ 아르곤(Ar) ＋ 산소(O₂)의 가스조성물을 사용하여 상기 제1 층간절연막 및 상기 제2 층간절연막을 식각함으로써, 상기 반도체기판, 상기 제1 전극, 상기 제2 전극 및 상기 커패시터의 상부전극을 각각 노출시키는 콘택홀들을 동시에 형성하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 콘택홀 형성방법.
2. 제1항에 있어서, 상기 제1전극 및 상기 제2 전극은, 다결정실리콘막과 실리사이드막이 차례로 적층된 구조로 형성하는 것을 특징으로 하는 반도체장치의 콘택홀 형성방법.
3. 제2항에 있어서, 상기 제1 전극은 다결정실리콘막과 텅스텐 실리사이드막이 차례로 적층된 구조로 형성하고, 상기 제2 전극은 다결정실리콘막과 티타늄 실리사이드막 또는 다결정실리콘막과 텅스텐 실리사이드막이 차례로 적층된 구조로 형성하는 것을 특징으로 하는 반도체장치의 콘택홀 형성방법.
4. 제1항에 있어서, 상기 (e) 단계의 가스조성물의 조성비는, 팔불화 시클로부탄(C₄F₈)은 5 ∼ 30 sccm, 아르곤(Ar)은 300 ∼ 600 sccm, 산소(O₂) 는 5 ∼ 20 sccm인 것을 특징으로 하는 반도체장치의 콘택홀 형성방법.
5. 제1항에 있어서, 상기 (e) 단계의 식각은, 1000 Watt ∼ 2000 Watt 의 RF 전력과, 30 mTorr ∼ 60 mTorr 의 챔버압력으로 진행하는 것을 특징으로 하는 반도체장치의 콘택홀 형성방법.
6. 제1항에 있어서, 상기 (e)단계의 콘택홀은, 그 깊이가 1㎛ ∼ 3㎛ 이 되도록 형성하는 것을 특징으로 하는 반도체장치의 콘택홀 형성방법.
7. 제1항에 있어서, 상기 (e)단계의 콘택홀은, 그 사이즈가 0.2㎛ ∼ 0.4㎛ 이 되도록 형성하는 것을 특징으로 하는 반도체장치의 콘택홀 형성방법.
8. (a) 반도체기판의 디램(DRAM) 영역 및 논리회로(LOGIC) 영역에 각각 제1 게이트전극 및 제2 게이트전극을 형성하는 단계; (b) 상기 제1 게이트전극을 덮는 제1 층간절연막을 형성하는 단계; (c) 상기 제1 층간절연막 상에, 상기 반도체기판의 디램(DRAM) 영역과 접속된 커패시터를 형성하는 단계; (d) 상기 제2 게이트전극 주위의 상기 반도체기판에 실리사이드막을 형성하는 단계; (e) 상기 결과물 상의 전면에 제2 층간절연막을 형성하는 단계; 및 (f) 팔불화 시클로부탄(C₄F₈) ＋ 아르곤(Ar) ＋ 산소(O₂)의 가스조성물을 사용하여 상기 제1 층간절연막 및 상기 제2 층간절연막을 식각함으로써, 상기 반도체기판, 상기 제1 게이트전극, 상기 제2 게이트전극, 상기 커패시터의 상부전극, 및 상기 실리사이드막을 각각 노출시키는 콘택홀들을 동시에 형성하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 콘택홀 형성방법.
9. 제8항에 있어서, 상기 (a)단계의 상기 제1 게이트전극 및 상기 제2 게이트전극은 다결정실리콘막과 실리사이드막이 차례로 적층된 구조로 형성하고, 상기 (d) 단계의 실리사이드막은 티타늄 실리사이드막 또는 코발트 실리사이드막으로 형성하는 것을 특징으로 하는 반도체장치의 콘택홀 형성방법.
10. 제9항에 있어서, 상기 제1 게이트전극 및 상기 제2 게이트전극의 실리사이드막은, 텅스텐 실리사이드막으로 형성하는 것을 특징으로 하는 반도체장치의 콘택홀 형성방법.
11. 제8항에 있어서, 상기 (f) 단계의 가스조성물의 조성비는, 팔불화 시클로부탄(C₄F₈)은 5 ∼ 30 sccm, 아르곤(Ar)은 300 ∼ 600 sccm, 산소(O₂) 는 5 ∼ 20 sccm인 것을 특징으로 하는 반도체장치의 콘택홀 형성방법.
12. 제8항에 있어서, 상기 (f) 단계의 식각은, 1000 Watt ∼ 2000 Watt 의 RF 전력과, 30 mTorr ∼ 60 mTorr 의 챔버압력으로 진행하는 것을 특징으로 하는 반도체장치의 콘택홀 형성방법.
13. 제8항에 있어서, 상기 (f)단계의 콘택홀은, 그 깊이가 1㎛ ∼ 3㎛ 이 되도록 형성하는 것을 특징으로 하는 반도체장치의 콘택홀 형성방법.
14. 제8항에 있어서, 상기 (f)단계의 콘택홀은, 그 사이즈가 0.2㎛ ∼ 0.4㎛ 이 되도록 형성하는 것을 특징으로 하는 반도체장치의 콘택홀 형성방법.